CN104347428A - 制造半导体器件的方法及半导体器件 - Google Patents
制造半导体器件的方法及半导体器件 Download PDFInfo
- Publication number
- CN104347428A CN104347428A CN201410368009.8A CN201410368009A CN104347428A CN 104347428 A CN104347428 A CN 104347428A CN 201410368009 A CN201410368009 A CN 201410368009A CN 104347428 A CN104347428 A CN 104347428A
- Authority
- CN
- China
- Prior art keywords
- gate regions
- semiconductor device
- substrate
- source area
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000012535 impurity Substances 0.000 claims abstract description 39
- 238000005468 ion implantation Methods 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 29
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 58
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 29
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 20
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 5
- 238000009826 distribution Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 41
- 239000010410 layer Substances 0.000 description 41
- 229910052814 silicon oxide Inorganic materials 0.000 description 41
- 239000010936 titanium Substances 0.000 description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 238000001312 dry etching Methods 0.000 description 16
- 239000004411 aluminium Substances 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 14
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 11
- 238000001259 photo etching Methods 0.000 description 11
- 229910052719 titanium Inorganic materials 0.000 description 11
- 230000008859 change Effects 0.000 description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- 230000003321 amplification Effects 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 239000012528 membrane Substances 0.000 description 8
- 238000003199 nucleic acid amplification method Methods 0.000 description 8
- 229910052799 carbon Inorganic materials 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 238000010374 somatic cell nuclear transfer Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 102100032912 CD44 antigen Human genes 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 108010069264 keratinocyte CD44 Proteins 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
提供一种制造半导体器件的方法及半导体器件，该半导体器件是具有优良截止态性能而没有降低生产率的垂直JFET的半导体器件。通过杂质离子注入在源极区下面形成沿着沟道宽度方向的横截面中的栅极区四边形。通过第一蚀刻，去除了栅极区上表面上方的源极区，以在它们之间分开。然后，通过具有在栅极区侧表面处比在栅极区中央处低的蚀刻速率的第二蚀刻，处理栅极区的上表面。获得的栅极区具有平行于衬底表面的下表面和低于源极区和沟道形成区之间的边界的上表面，且上表面在沿着沟道宽度方向的横截面中具有从侧表面向中央的向下倾斜。结果，可以获得具有减少的变化的沟道长度。
Description
相关申请的交叉引用
于2013年7月30日提交的日本专利申请No.2013-157692的公开，包括说明书、附图和摘要，其全部内容通过参考并入本文中。
技术领域
本发明涉及一种半导体器件的制造方法及半导体器件，例如，适合用于具有垂直结型场效应晶体管(JFET)的半导体器件中。
背景技术
例如，美国专利No.20100148186(专利文献1)描述了一种具有装配有向内逐渐变细的斜侧壁的区域的垂直JFET。这些侧壁形成从垂直平面到衬底表面5°或以上的角度。由于侧壁的掺杂可以在没有倾斜离子注入的情况下进行，所以可以根据该文件形成具有均匀且充分地控制沟道宽度的垂直JFET。
日本专利特开No.2003-209263(专利文献2)中描述了具有n+型漏极半导体部和p+型漏极半导体部的垂直JFET的结构以及制造它的方法。沟道半导体部位于p+型栅极半导体部之间，并且由p+型栅极半导体部进行控制。
日本专利特开No.2010-147405(专利文献3)描述了一种能够通过将杂质引入栅极区和沟道区之间的pn结附近而具有提高的击穿电压和减小的电阻的常闭JFET。
[专利文献]
[专利文献1]美国专利No.20100148186
[专利文献2]日本专利特开No.2003-209263
[专利文献3]日本专利特开No.2010-147405
发明内容
垂直JFET可以通过增加其沟道长度具有改善的截止态性能。
例如，专利文献1公开了一种通过在衬底中形成具有倾斜侧壁的沟槽以及通过离子注入将杂质引入侧壁以在沟槽的侧壁中具有栅极区来制造垂直JFET的方法。通过使用这种方法，沟道长度可以增加，使得由此获得的垂直JFET具有改善的截止态性能。然而有如下问题，生产成品率不稳定，因为倾斜侧壁的角度不容易控制并且沟道宽度会根据倾斜侧壁的角度的变化而变化。
从本文的说明书和附图来看，另一个问题和新颖性特征将是显而易见的。
根据一个实施例，通过杂质离子注入在源极区下面形成具有沿沟道宽度方向得到的横截面为四边形形状的栅极区。然后，进行第一蚀刻，去除位于栅极区的上表面上的源极区以使源极区与栅极区隔开。然后进行具有在栅极区的侧表面处比在栅极区的中央处低的蚀刻速率的第二蚀刻，以处理栅极区的上表面。结果，这样获得的栅极区具有平行于衬底的表面形成的下表面以及位于源极区和沟道形成区之间的边界下方并且具有斜面的上表面，该斜面在沿沟道宽度方向得到的横截面从侧表面向中央降低。
根据一个实施例，可以在不降低成品率的情况下制造具有垂直JFET的并且具有优良的截止态性能的半导体器件。
附图说明
图1是示出根据第一实施例的半导体器件的平面布局结构(从外延层到第一层金属膜(源电极和栅电极))的一个示例的局部平面图；
图2是示出根据第一实施例的半导体器件的平面布局结构(从接触孔到第二层金属膜(源极焊盘和栅极焊盘))的一个示例的局部平面图；
图3是示出根据第一实施例的半导体器件的结构的一个示例的局部截面图(沿图1和图2中所示的A-A线得到的局部截面图)；
图4A(a)是第一实施例中的栅极区的放大截面图，图4A(b)是比较例中的栅极区的放大截面图；
图4B(a)是第一实施例中的栅极区的上表面的斜面的第一变形例的放大截面图，图4B(b)是第一实施例中的栅极区的上表面的斜面的第二变形例的放大截面图；
图5A是第一实施例中的栅极区的第一变形例的放大截面图，图5B是第一实施例中的栅极区的第二变形例的放大截面图；
图6是示出根据第一实施例的半导体器件的制造步骤的局部截面图；
图7是示出图6之后的半导体器件的制造步骤的局部截面图；
图8是示出图7之后的半导体器件的制造步骤的局部截面图；
图9是示出图8之后的半导体器件的制造步骤的局部截面图；
图10是示出图9之后的半导体器件的制造步骤的局部截面图；
图11是示出图10之后的半导体器件的制造步骤的局部截面图；
图12是示出图11之后的半导体器件的制造步骤的局部截面图；
图13是示出图12之后的半导体器件的制造步骤的局部截面图；
图14是示出图13之后的半导体器件的制造步骤的局部截面图；
图15是示出图14之后的半导体器件的制造步骤的局部截面图；
图16是示出图15之后的半导体器件的制造步骤的局部截面图；
图17是示出图16之后的半导体器件的制造步骤的局部截面图；
图18是示出根据第二实施例的半导体器件的结构的一个示例的局部截面图；
图19是示出根据第二实施例的半导体器件的制造步骤的局部截面图；
图20是示出图19之后的半导体器件的制造步骤的局部截面图；
图21是示出图20之后的半导体器件的制造步骤的局部截面图；
图22是示出图21之后的半导体器件的制造步骤的局部截面图；以及
图23是示出图22之后的半导体器件的制造步骤的局部截面图。
具体实施方式
在下面描述的实施例中，当提及部件的数量等(包括数量、数值、量、范围等)时，该数量不限于特定数量，也可以是多于或小于特定数量，除非另有明确说明或者主要显而易见地该数量被限制为特定数量。
另外，在后述的实施例中，不用说，构成部件(包括构成步骤等)并不总是必不可少的，除非另有明确说明或者主要显而易见的它们是必不可少的。
不用说，术语“由A构成”、“包括A”、“具有A”或“包含A”不排除其他部件，除非另有明确说明，它是由该部件构成、由该部件组成、具有该部件、或只包含该部件。同样，在以下实施例中，当提及构成部件的形状、位置关系等时，基本上近似或类似的是也包括，除非另有明确说明或者主要显而易见的事实并非如此。这也适用于上述的数值和范围。
在以下实施例中所使用的附图中，甚至平面图也划影线以便于它的理解。在用于描述这些实施例的所有附图中，类似功能的组件将用相同的附图标记表示，并且将省略重复的说明。在下文中将参考附图详细描述实施例。
(第一实施例)
在下文中将参照图1到3描述根据第一实施例的具有垂直JFET的半导体器件。作为第一实施例中使用的衬底的材料，例如，使用具有比简单的硅物质的带隙宽的碳化硅(SiC)。
图1是示出根据第一实施例的半导体器件的平面布局结构(从外延层到第一层金属膜(源电极和栅电极))的一个示例的局部平面图。图2是示出根据第一实施例的半导体器件的平面布局结构(从接触孔到第二层金属膜(源极焊盘和栅极焊盘))的一个示例的局部平面图。图3是示出根据第一实施例的半导体器件的结构的一个示例的局部截面图(沿图1和图2中所示的A-A线得到的局部截面图)。
如图1和3所示，将成为漏极区DR的衬底SUB，在其表面上，具有将成为漂移区FR的外延层EPI。衬底SUB和外延层EPI每个都由在其中引入n型杂质的碳化硅(SiC)制成。引入外延层EPI中的n型杂质的浓度比引入衬底SUB中的n型杂质的浓度低。外延层EPI具有，例如，从5到10μm的厚度。
外延层EPI具有在其中的从上表面延伸到其内部的多个栅极区GR，同时在x方向(在第一方向上或沟道宽度方向上)上彼此分开。这些栅极区GR每个都由通过将p型杂质引入外延层EPI中获得的半导体区制成。栅极区GR在与方向x正交的方向y(第二方向)上延伸，并且夹在彼此相邻的两个栅极区GR之间的一部分外延层EPI用作沟道形成区。这意味着，这两个相邻的栅极区GR之间的距离是沟道宽度Wch，栅极区GR在其侧表面的深度(从上表面到下表面的距离)是沟道长度Lch。沟道宽度Wch，例如，是1μm；沟道长度Lch，例如，是1.5μm。
栅极引出区PGR(图1中的阴影区)包围在其中具有多个栅极区GR的每个有源区的外周。栅极引出区PGR由通过将p型杂质引入到外延层EPI中获得的半导体区制成，并且其被电耦合到多个栅极区GR。掺杂到栅极引出区PGR中的p型杂质的浓度比引入到多个栅极区GR中的p型杂质的浓度高。
该栅极引出区PGR具有在其上的栅电极GE，氧化硅膜SO5位于其间。栅电极GE通过形成于氧化硅膜SO5中的栅极接触孔GCNT电耦合到栅极引出区PGR，并且栅电极GE与栅极引出区PGR在其之间具有硅化物层。例如，栅电极GE是通过依次按顺序沉积钛(Ti)膜、氮化钛(TiN)膜和铝(Al)膜所获得的叠层膜制成的。例如，该硅化物层是由硅化镍(NiSi)层NSPG制成的。因此，所提供的硅化物层对于减小栅极引出区PGR和栅电极GE之间的接触电阻是有用的，从而减小了栅极布线的电阻。
端接区TE被提供为包围所有有源区的外周。该端接区TE是为了缓和半导体器件外周的电场强度所提供的区域。端接区TE是由通过将p型杂质引入到外延层EPI中所获得的半导体区制成的并且电耦合到多个栅极区GR和栅极引出区PGR。引入到端接区TE中的p型杂质的浓度比引入到多个栅极区GR的p型杂质的浓度低。
层夹在两个相邻的栅极区GR之间的外延层EPI，在其上表面区域中，具有源极区SR。源极区SR是由通过将n型杂质引入到外延层EPI中得到的半导体区制成的。引入到源极区SR中的n型杂质的浓度比引入到外延层EPI中的n型杂质的浓度高。
源极区SR具有在其上的源电极SE，同时具有在其之间的氧化硅膜SO5。源电极SE通过形成于氧化硅膜SO5中的源极接触孔SCNT电耦合到源极区SR，并且源电极SE和源极区SR具有在其之间的硅化物层。例如，源电极SE是由通过按顺序依次沉积钛(Ti)膜、氮化钛(TiN)膜和铝(Al)膜得到的叠层膜制成的。例如，该硅化物层是由硅化镍(NiSi)层NSS制成的，并且由此提供的硅化物层对于减小源极区SR和源电极SE之间的接触电阻是有用的，从而减小了源极布线的电阻。
将成为漏极区DR的衬底SUB，在其背表面上，具有漏电极DE，同时具有位于其间的硅化物层。例如，漏电极DE是由通过按顺序依次沉积钛(Ti)膜、氮化钛(TiN)膜和铝(Al)膜得到的叠层膜制成的。例如，该硅化物层是由硅化镍(NiSi)层NSD制成的，并且由此提供的硅化物层对于减小衬底SUB和漏电极DE之间的接触电阻是有用的，从而减小了漏极布线的电阻。
此外，如图2和3所示，源电极SE和栅电极GE覆盖有层间绝缘膜ISL。该层间绝缘膜ISL具有在其上面的源极焊盘SP和栅极焊盘GP。通过形成于层间绝缘膜ISL中的通孔(TC)，源极焊盘SP电耦合到源电极SE并且栅极焊盘GP电耦合到栅电极GE。结果，具有垂直JFET的半导体器件在衬底SUB的表面侧上具有源极焊盘SP和栅极焊盘GP，并且在衬底SUB的背面侧上具有漏电极DE。通过从外部对这些终端施加电信号，可以操作多个垂直JFET。
根据第一实施例的器件的特征在于，沿垂直JFET的沟道宽度方向延伸的栅极区GR的横截面形状。
具体描述地，如图3所示，栅极区GR的侧表面(pn结部分，其是沟道形成区和栅极区GR之间的边界)与衬底SUB的表面垂直。栅极区GR的下表面(更靠近衬底SUB的表面的一侧的表面)是平的，并且平行于衬底SUB的表面。
另一方面，栅极区GR的上表面(更远离衬底SUB的表面侧上的表面，与下表面相反的侧上的表面)位于源极区SR和沟道形成区之间的边界下面，并且与衬底SUB的表面不平行。在沿沟道宽度方向的横截面中，栅极区的上表面从侧表面向中央具有向下的斜面。
具体描述地，栅极区GR的上表面在其中央部分是平的，并且与衬底SUB的表面平行。对于从中央部分到两个侧表面的栅极区GR的上表面，另一方面，其具有朝向两个侧表面的斜面且与衬底SUB的表面逐渐分开。形成栅极区GR使得在沿沟道宽度方向的横截面中，栅极区GR的侧表面从下表面到上表面的距离比栅极区GR的中央部分从下表面到上表面的距离长。
接下来，将描述第一实施例的栅极区GR的横截面形状的优点。
(1)接下来将参照图4A(a)和图4A(b)描述使栅极区GR的下表面与衬底SUB的表面平行的优点。图4A(a)是第一实施例中的栅极区的放大截面图，图4A(b)是比较例中的栅极区的放大截面图。
在第一实施例中，如图4A(a)所示，栅极区GR1的下表面与衬底SUB的表面平行。另一方面，在比较例中，如图4A(b)所示，栅极区GR2在其中央部分的下表面与衬底SUB的表面平行。然而，对于从中央部分到两个侧表面的栅极区GR2的下表面，其具有朝着两个侧表面的斜面并且与衬底SUB的表面逐渐分开。
这意味着，在第一实施例的栅极区GR1的中央部分的上表面和下表面之间的距离等于在比较例的栅极区GR2的中央部分的上表面和下表面之间的距离。然而，在第一实施例的栅极区GR1的侧表面的上表面和下表面之间的距离比在比较例的栅极区GR2的侧表面上的上表面和下表面之间的距离长。
垂直JFET的沟道长度是由沟道形成区和栅极区之间的边界的pn结部分的长度确定的，也就是说，栅极区在其侧表面的上表面和下表面之间的距离。因此，具有第一实施例的栅极区GR1的垂直JFET的沟道长度Lch1比具有比较例的栅极区GR2的垂直JFET的沟道长度Lch2长(Lch1>Lch2)。结果，具有平坦下表面的栅极区GR1的第一实施例的垂直JFET具有比具有斜面下表面的栅极区GR2的比较例的垂直JFET更加提高的截止态性能。
(2)接下来将参照图3描述位于源极区SR和沟道形成区之间的边界下面的并且具有从栅极区GR的侧表面向着其中央向下的斜面的栅极区GR的上表面优点。
当源极区SR和栅极区GR彼此接触时，电流在源极区SR和栅极区GR之间流动，并且这样获得的垂直JFET具有劣化的可靠性。因此，有必要使源极区SR与栅极区GR完全隔开。在第一实施例中，如上述的图3所示，为了实现源极区SR和栅极区GR之间的完全隔开，通过干法蚀刻去除外延层EPI和位于栅极区GR的上表面上的源极区SR使源极区SR和栅极区GR彼此隔开。
与第一实施例不同，当栅极区GR与源极区SR隔开而没有形成从栅极区GR的侧表面到其中央的向下斜面时，蚀刻栅极区GR的上表面为平坦的，直到栅极区GR与源极区SR完全隔开。在该蚀刻期间蚀刻深度的变化，如果有的话，可能会导致在栅极区GR的侧表面的上表面和下表面之间的距离的变化，也就是，垂直JFET的沟道长度的变化。
另一方面，在第一实施例中，在其中通过形成从栅极区GR的侧表面到其中央的向下斜面，将栅极区GR与源极区SR隔开的第一实施例中，在栅极区GR的上表面上的源极区被平坦地蚀刻至能够实现源极区SR和栅极区GR之间隔开的深度(第一蚀刻)。然后，进一步蚀刻栅极区GR的上表面以使源极区SR和栅极区GR之间完全隔开(第二蚀刻)。
在使得在栅极区GR的侧表面的上表面的蚀刻速率比在栅极区GR的中央的上表面的蚀刻速率小的这种条件下进行该第二蚀刻。这使得即使在栅极区GR中的蚀刻深度发生变化，也能够减小在栅极区GR的侧表面的蚀刻深度的变化。结果，可以获得具有沟道深度的更少变化的垂直JFET。
在描述具有垂直JFET的半导体器件的制造方法期间，将随后对通过干法蚀刻对源极区SR和栅极区GR之间的隔离的处理进行详细的描述。
在图4A(a)中，斜面从栅极区GR1的上表面开始。斜面的起始位置并不局限于此。例如，斜面可以从如图4B(a)所示的源极区SR内的位置开始，或者，例如，可以从如图4B(b)所示的位于源极区SR和栅极区GR1之间的外延层EPI开始。可以采用这样的结构，只要它们可以在源极区和SR的栅极区GR1之间隔开。在这种情况下，可以获得与图4A(a)类似的优点。
上述图3所示的栅极区GR，在沿沟道宽度方向的横截面中，具有平面部分和倾斜部分。栅极区不局限于此。例如，如图5A所示，栅极区GR的上表面沿沟道宽度方向的横截面可以是V形的；或者例如，如图5B所示，栅极区GR的上表面沿沟道宽度方向的横截面可以是U形的。
接下来，将参照图6至17按照步骤的顺序描述根据第一实施例的具有垂直JFET的半导体器件的制造方法。图6至17是根据第一实施例的半导体器件的局部截面图。
首先，如图6所示，提供由碳化硅(SiC)制成的衬底SUB作为使用具有带隙比简单的硅物质宽的材料的衬底。可以使用衬底SUB作为漏极区DR，并且其具有例如约20mΩ·cm的特定电阻。然后，通过外延生长在衬底SUB的表面上形成由碳化硅(SiC)制成的外延层EPI。外延层EPI可以用作漂移区FR。外延层EPI具有例如为从5至10μm的厚度，并且具有例如从1×1016cm-3到2×1016cm-3的杂质浓度。
接下来，在外延层EPI的上表面上形成氧化硅膜SO1。氧化硅膜SO1例如是TEOS(原硅酸四乙酯)膜，并且它的厚度例如为2μm。然后，利用光刻形成抗蚀图案PR1。通过利用该抗蚀图案PR1作为掩模进行干法蚀刻，从将要形成多个垂直JFET的有源区ACT去除氧化硅膜SO1。
接着，如图7所示，在去除抗蚀图案RP1后，利用氧化硅膜SO1作为掩模通过离子注入将n型杂质引入到外延层EP1中，以形成源极区SR。源极区SR距离外延层EPI的上表面的深度，例如，为0.2μm。
例如，n型杂质是氮(N)。通过进行离子注入多次，可以形成具有所希望的浓度分布的源极区SR。例如，当进行两次离子注入时，第一离子注入是在3E14cm-2的剂量和50keV的能量的条件下进行的，第二离子注入是在2E14cm-2的剂量和100keV的能量的条件下进行的。
接下来，如图8所示，在通过湿法蚀刻去除氧化硅膜SO1后，在外延层EPI的上表面上形成氧化硅膜SO2。氧化硅膜SO2例如是TEOS膜，并且它的厚度例如为1.5μm。然后，利用由光刻技术形成的抗蚀图案(未示出)作为掩模，通过干法蚀刻，从将要形成栅极区的区域去除氧化硅膜SO2。
接下来，在去除抗蚀图案之后，通过用氧化硅膜SO2作为掩模进行离子注入，将p型杂质引入到外延层EP1中，以沿沟道宽度方向形成彼此隔开的两个或者更多个栅极区GR。在该离子注入期间，注入p型杂质，使得栅极区GR具有沿沟道宽度方向的四边形横截面，同时，栅极区GR在外延层EPI的深度方向具有均匀的杂质浓度。栅极区GR形成在源极区SR下面的外延层EPI中，与源极区SR的下表面有一预定距离。从外延层EPI的上表面到栅极区GR的下表面的距离，例如，为1μm。
例如，p型杂质为铝(Al)。通过进行离子注入多次，可以形成沿沟道宽度方向具有四边形横截面的并且在外延层EPI的深度方向上具有均匀杂质浓度的栅极区GR。例如，当进行6次离子注入时，离子注入条件的示例如下：第一离子注入的剂量为2E14cm-2，能量为50keV；第二离子注入的剂量为2E14cm-2，能量为75keV；第三离子注入的剂量为2E14cm-2，能量为250keV；第四离子注入的剂量为2E14cm-2，能量为350keV；第五离子注入的剂量为2E14cm-2，能量为450keV；以及第六离子注入的剂量为4E14cm-2，能量为750keV。
接着，如图9所示，用氧化硅膜SO2作为掩模，通过干法蚀刻来蚀刻包括源极区SR的外延层EPI，直至露出栅极区GR。与衬底SUB的表面垂直地进行外延层EPI的这种蚀刻(在下文中其被称为“垂直蚀刻”)。通过该蚀刻，栅极区GR的上表面变得平坦。
接下来，如图10所示，通过用氧化硅膜SO2作为掩模的干法蚀刻，蚀刻栅极区GR的上表面，以在源极区SR和栅极区GR之间完全隔开。进行该蚀刻，同时将栅极区GR侧表面上的蚀刻速率设定得比栅极区GR中央上的蚀刻速率低，允许栅极区GR具有倾斜的上表面(其将在下文中称为“锥角蚀刻”)。这使得即使发生栅极区GR的蚀刻深度变化也能够减小栅极区GR的侧表面的蚀刻深度的变化。结果，可以获得沟道长度很少变化的垂直JFET。
在第一实施例中，使用离子注入预先形成了栅极区GR，使得栅极区GR可以与源极区SR相对容易地隔开。如上述的图4B(a)和4B(b)所示，当栅极区GR显然与源极区SR隔开时，在源极区SR中可以停止参照图9的上述的垂直蚀刻，或者可以在位于源极区SR和栅极区GR之间的外延层EPI中停止。
表1中列出了垂直蚀刻和锥角蚀刻之间的蚀刻条件的对比。
表1
气体比率(蚀刻气体/沉积气体)在垂直蚀刻时大而在锥角蚀刻时小。RF功率在垂直蚀刻时大而在锥角蚀刻时小。处理压力在垂直蚀刻时低而在锥形蚀刻时高。下电极的温度在垂直蚀刻时高而在锥角蚀刻时低。
接下来，如图11所示，在通过湿法蚀刻去除氧化硅膜SO2之后，在外延层EPI的上表面上形成氧化硅膜SO3。氧化硅膜SO3例如是TEOS膜，且它的厚度例如是1.5μm。然后，利用由光刻技术形成的抗蚀图案(未示出)作为掩模的干法蚀刻，将氧化硅膜SO3从要形成端接区的区域去除。
接下来，在去除抗蚀图案之后，通过用氧化硅膜SO3作为掩模进行离子注入，将p型杂质引入到外延层EPI中以形成端接区TE。形成端接区TE，以缓和半导体器件的外周上的电场强度。它具有比栅极区GR大的深度，并且具有比栅极区GR低的杂质浓度。
p型杂质例如是铝(Al)。通过进行多次离子注入，形成距离外延层EPI的上表面几乎具有均匀深度且在外延层EPI的深度方向上具有均匀杂质浓度的端接区TE。例如，当进行六次离子注入时，离子注入条件的示例如下：第一离子注入的剂量为2E12cm-2，能量为50keV；第二离子注入的剂量为2E12cm-2，能量为75keV；第三离子注入的剂量为2E12cm-2，能量为250keV；第四离子注入的剂量为2E12cm-2，能量为4000 keV；第五离子注入的剂量为2E12cm-2，能量为550keV；以及第六离子注入的剂量为4E12cm-2，能量为850keV。
接下来，如图12所示，在通过湿法蚀刻去除氧化硅膜SO3之后，在外延层EPI的上表面上形成氧化硅膜SO4。氧化硅膜SO4例如是TEOS膜，且其厚度例如是1.5μm。然后，利用由光刻技术形成的抗蚀图案(未示出)作为掩模的干法蚀刻，将氧化硅膜SO4从将要形成栅极引出区的区域去除。
接下来，在去除抗蚀图案之后，通过用氧化硅膜SO4作为掩模的离子注入，将p型杂质引入到外延层EPI中，以形成栅极引出区PGR。栅极引出区PGR形成为与一些栅极区GR耦合，并且具有比栅极区GR的杂质浓度高的杂质浓度。
p型杂质例如是铝(Al)。通过进行多次离子注入，可以形成具有期望浓度分布的栅极引出区PGR。例如，当进行三次离子注入时，离子注入条件的示例如下：第一离子注入的剂量为1E15cm-2，能量为50keV；第二离子注入的剂量为1E15cm-2，能量为75keV；以及第三离子注入的剂量为1E15cm-2，能量为250keV。
接下来，在通过湿法蚀刻除去氧化硅膜SO4之后，在外延层EPI的上表面上形成碳(C)膜。然后，例如在1800℃下进行热处理，以活化引入到外延层EPI中的n型杂质和p型杂质。通过用碳(C)膜作为掩模进行热处理，可以防止硅(Si)从外延层EPI流出。
接下来，如图13所示，在通过等离子体灰化除去碳(C)膜之后，在外延层EPI的上表面上形成氧化硅膜SO5。氧化硅膜SO5例如是TEOS膜，且它的厚度例如约1μm。然后，利用由光刻技术形成的抗蚀图案(未示出)作为掩模的干法蚀刻，将氧化硅膜SO5处理成由其可暴露源极区SR的上表面(由第一层金属膜制成的源电极是连续的部分)的源极接触孔SCNT和由其可暴露栅极引出区PGR的上表面的一部分(由第一层金属膜制成的栅电极是连续的部分)的栅极接触孔GCNT。
接下来，在除去抗蚀图案之后，通过溅射在包括源极接触孔SCNT和栅极接触孔GCNT的内壁(底表面和侧表面)的氧化硅膜SO5的上表面上形成镍(Ni)膜。
接下来，如图14所示，进行第一硅化物退火，使镍(Ni)与源极区SR和一部分栅极引出区PGR的碳化硅(SiC)反应，分别形成硅化镍(NiSi)膜NSS和NSPG。然后，去除残余未反应的镍(Ni)。进行第一硅化物退火的温度例如是700℃，并且通过该处理，硅化镍(NiSi)膜NSS选择性地形成在源极区SR的上表面上，且硅化镍(NiSi)膜NSPG选择性地形成在栅极引出区PGR的一部分上表面上。
此外，进行第二硅化物退火，以减小硅化镍(NiSi)膜NSS和NSPG的电阻。该第二硅化物退火温度例如是1000℃。
类似地，通过上面提到的硅化工艺在衬底SUB的背表面上形成硅化镍(NiSi)膜NSD。
接下来，在包含源极接触孔SCNT和栅极接触孔GCNT内部的氧化硅膜SO5的上表面上形成第一层金属膜。第一层金属膜例如是通过提到的次序顺序沉积钛(Ti)膜、氮化钛(TiN)膜和铝(Al)膜而获得的叠层膜。钛(Ti)膜和氮化钛(TiN)膜的厚度例如是20 nm，而铝(Al)膜的厚度例如为3μm。
然后，如图15所示，利用由光刻技术形成的抗蚀图案(未示出)作为掩模的干法蚀刻，将第一层金属膜处理成要通过硅化镍(NiSi)膜NSS电耦合到源极区SR的源电极SE和要通过硅化镍(NiSi)膜NSPG电耦合到栅极引出区PGR的栅电极GE。
接下来，在去除抗蚀图案之后，在衬底SUB的背表面上，穿过硅化镍(NiSi)膜NSD，形成漏电极DE。漏电极DE例如是通过按照提到的次序顺序沉积钛(Ti)膜、氮化钛(TiN)膜和铝(Al)膜获得的叠层膜。
接下来，如图16所示，在氧化硅膜SO5的上表面上形成层间绝缘膜ISL，以覆盖源电极SE和栅电极GE。层间绝缘膜ISL例如是TEOS膜，且它的厚度例如是1μm。然后，利用由光刻技术形成的抗蚀图案(未示出)作为掩模的干法蚀刻，将层间绝缘膜ISL处理成通孔TC(参照上述图2)，通过该通孔分别暴露了源电极SE上表面的一部分和栅电极GE上表面的一部分。
接下来，如图17所示，在去除抗蚀图案之后，在包含通孔TC内部的层间绝缘膜ISL的上表面上形成第二层金属膜。第二层金属膜例如是通过按照提到的次序顺序沉积钛(Ti)膜、氮化钛(TiN)膜和铝(Al)膜获得的叠层膜。钛(Ti)膜和氮化钛(TiN)膜每个都具有例如20 nm的厚度，且铝(Al)膜具有例如3μm的厚度。
然后，利用由光刻技术形成的抗蚀图案(未示出)作为掩模的干法蚀刻，将第二层金属膜处理成与源电极SE电耦合的源极焊盘SP和与栅电极GE电耦合的栅极焊盘GP(参照上述图2)。
如上所述，可以制造具有根据第一实施例的垂直JFET的半导体器件。
在第一实施例中，硅化镍(NiSi)膜NSS、NSPG和NSD分别形成在源极区SR的上表面上、栅极引出区PGR的上表面的一部分上和衬底SUB的背表面上。硅化物膜不限于这些，但另外一个，例如，代替地可以形成硅化钛(TiSi2)膜或硅化钼(MoSi2)膜。
由此，根据第一实施例，能够避免源极区SR和栅极区GR之间的接触，并且可以增加沟道长度，使获得的垂直JFET具有改良的截止态性能。因此，能够实现具有截止态性能优良的垂直JFET且没有降低生产率的半导体器件。
(第二实施例)
第二实施例与第一实施例的不同在于：根据第二实施例的垂直JFET在其栅极区的上表面上具有硅化物层。这意味着，除了根据第二实施例的垂直JFET在其栅极区的上表面上具有硅化物层之外，根据第二实施例的具有垂直JFET的半导体器件的基本结构与上面提到的根据第一实施例的具有垂直JFET的半导体器件的基本结构相同。
首先，参照图18，描述根据第二实施例的垂直JFET的结构的特征。图18是示出根据第二实施例的半导体器件的结构的一个示例的局部横截面图。
为了获得高性能的垂直JFET，需要增加源极区SR的面积比率。为了增加源极区SR的面积比率而不增加半导体器件的尺寸，应该减小沟道宽度方向上栅极区GR的宽度。然而栅极区GR的宽度减小会导致一个问题，即，增加了栅极布线的电阻。
用于抑制增加栅极布线电阻的一种方法是在栅极区GR的上表面上形成硅化物层。然而当栅极区GR和硅化物层之间的接触面积小时，即使在栅极区GR的上表面上形成了硅化物层，也不能有效地减小栅极布线的电阻。
因此，如图18所示，在栅极区GR的上表面上提供从栅极区GR的侧表面向其中央的向下斜面，使栅极区GR的上表面的面积比平坦的栅极区GR的上表面的面积大。然后在该上表面上形成硅化物层。这能够减小栅极布线的电阻，因为即使在沟道宽度方向上栅极区GR的宽度小，也增加了栅极区GR和硅化物层之间的接触面积。
图18示出了栅极区GR，在沿着沟道宽度方向的横截面中具有平坦部分和倾斜部分，但是栅极区的形状并不局限于此。例如，如图5A所示，栅极区GR的上表面在沿沟道宽度方向的横截面中可以是V形的。可选地，如图5B所示，栅极区GR的上表面在沿沟道宽度方向的横截面中可以是U形的。
接下来，将按照步骤的次序描述具有根据第二实施例的垂直JFET的半导体器件的制造方法。图19至23是根据第二实施例的半导体器件的局部截面图。直到形成栅极引出区PGR的过程与第一实施例相同，因此省略对它们的说明。
在参照图12描述的第一实施例的步骤之后，利用湿法蚀刻去除氧化硅膜SO4。然后，在外延层EPI的上表面上形成碳(C)膜。然后，例如，通过在1800℃下热处理，激活注入到外延层EPI中的n型杂质和p型杂质。通过利用碳(C)膜作为掩模的这种热处理，可以防止硅(Si)从外延层EPI流出。
接下来，如图19所示，在利用等离子体灰化去除碳(C)膜之后，依次在外延层EPI的上表面上形成氧化硅膜SO6和氮化钛(TiN)膜。氧化硅膜SO6的厚度例如是10 nm，并且氮化钛(TiN)膜的厚度例如是50μm。然后，使用干法蚀刻来蚀刻氮化钛(TiN)膜TN，以形成用其覆盖源极区SR的侧表面且由氮化钛(TiN)膜TN制成的侧壁。
此外，使用光刻形成抗蚀图案RP2。通过利用该抗蚀图案RP2作为掩模的干法蚀刻，去除暴露的氧化硅膜SO6，由此源极区SR的侧壁用氮化钛(TiN)膜TN和氧化硅膜SO6覆盖，并且暴露了源极区SR的上表面、栅极引出区PGR的一部分上表面和栅极区GR的上表面。
接下来，在去除抗蚀图案RP2之后，通过溅射在外延层EPI的上表面上形成镍(Ni)膜。然后，如图20所示，进行第一硅化物退火，以允许源极区SR、一部分栅极引出区和栅极区GR的碳化硅(SiC)与镍(Ni)反应，形成硅化镍(NiSi)膜NSS、NSPG和NSG。然后去除残留未反应的镍(Ni)。第一硅化物退火温度例如是700℃。通过该退火，在源极区SR的上表面上选择性地形成了硅化镍(NiSi)膜NSS，同时在栅极引出区PGR的上表面的部分上选择性地形成了硅化镍(NiSi)膜NSPG。此外，硅化镍(NiSi)膜NSG选择性地形成在栅极区GR的上表面上。
此外，进行第二硅化物退火，以减小这些硅化镍(NiSi)膜NSS、NSPG和NSG的电阻。第二硅化物退火的温度例如是1000℃。然后，通过用SPM(硫酸过氧化氢混合物)清洗，去除氮化钛(TiN)膜TN。
类似地，通过上述硅化工艺，在衬底SUB的背表面形成硅化镍(NiSi)膜NSD。
接下来，如图21所示，在外延层EPI的上表面上形成氧化硅膜SO5。氧化硅膜SO5例如是TEOS膜，且它例如具有1μm的厚度。然后，利用由光刻技术形成的抗蚀图案(未示出)作为掩模的干式蚀刻，将氧化硅膜SO5处理成由其可暴露形成在源极区SR的上表面上的硅化镍(NiSi)层NSS(要与第一层金属膜制成的源电极接触的部分)的源极接触孔SCNT和由其可暴露形成在栅极引出区PGR的上表面上的硅化镍(NiSi)层NSPG(要与第一层金属膜制成的栅电极接触的部分)的栅极接触孔GCNT。
接下来，如图22所示，在去除抗蚀图案之后，在包含源极接触孔SCNT的内部和栅极接触孔GCNT的内部的氧化硅膜SO5的上表面上形成第一层金属膜。第一层金属膜是通过按照提到的次序顺序沉积钛(Ti)膜、氮化钛(TiN)膜和铝(Al)膜获得的叠层膜。钛(Ti)膜和氮化钛(TiN)膜每个都具有例如20 nm的厚度，且铝(Al)膜具有例如3μm的厚度。
接下来，利用由光刻技术形成的抗蚀图案(未示出)作为掩模的干式蚀刻，将第一层金属膜处理成通过硅化镍(NiSi)膜NSS电耦合到源极区SR的源电极SE和利用其间的硅化镍(NiSi)膜NSPG电耦合到栅极引出区PGR的栅电极。
接下来，在去除抗蚀图案之后，在衬底SUB的背表面上形成漏电极DE，在其间存在硅化镍(NiSi)膜NSD。漏电极DE是通过按照提到的次序连续沉积钛(Ti)膜、氮化钛(TiN)膜和铝(Al)膜而获得的叠层膜。
然后，如图23所示，类似于第一实施例，形成层间绝缘膜ISL和每个都由第二层金属膜制成的源极焊盘SP、栅极焊盘GP等，以完成根据第二实施例的具有垂直JFET的半导体器件的制造。
在第二实施例中，硅化镍(NiSi)膜NSS、NSPG、NSG和NSD分别形成在源极区SR的上表面上、栅极引出区PGR的上表面部分上、栅极区GR的上表面上和衬底SUB的背表面上，但硅化物膜并不限于此。可以形成其它硅化物膜，例如硅化钛(TiSi2)膜或硅化钼(MoSi2)膜。
根据第二实施例，栅极区GR的上表面和硅化物层之间的接触面积增大了，使得由此获得的垂直JFET具有减小的栅极布线电阻。结果，可以获得拥有除了上面第一实施例提到的优点之外还具有增强性能的垂直JFET的半导体器件。
根据一些实施例具体描述了由本发明人作出的发明。然而很显然，本发明并不限于上述实施例，而是在不脱离本发明的范围的情况下可以以各种方式变化。
Claims (14)
1.一种制造半导体器件的方法，包括以下步骤：
(a)提供具有碳化硅的第一导电类型的衬底；
(b)在所述衬底的表面上方形成所述第一导电类型的外延层；
(c)通过第一离子注入，将所述第一导电类型的杂质引入到所述外延层中，以形成距离所述外延层的上表面具有第一深度的源极区；
(d)通过第二离子注入，将与所述第一导电类型不同的第二导电类型的杂质引入到所述源极区下面的所述外延层中，以形成在第一方向上彼此隔开的两个或者多个栅极区；
(e)通过第一蚀刻，去除位于所述栅极区的上表面上方的所述源极区；
(f)在步骤(e)之后，通过第二蚀刻，处理所述栅极区的所述上表面，所述第二蚀刻具有在所述栅极区的侧表面处比在所述栅极区的中央处低的蚀刻速率；
(g)形成将被电耦合到所述源极区的源电极；
(h)形成将被电耦合到所述栅极区的栅电极；以及
(i)形成将被电耦合到所述衬底的背表面的漏电极。
2.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(e)中，所述栅极区的所述上表面平行于所述衬底的所述表面，以及
其中在步骤(f)中，在沿着所述第一方向的横截面中，所述栅极区的所述上表面具有从所述栅极区的所述侧表面到所述栅极区的所述中央的向下的斜面。
3.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(d)中，所述栅极区的下表面平行于所述衬底的所述表面，并且所述栅极区的所述侧表面垂直于所述衬底的所述表面。
4.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(f)中，在沿着所述第一方向的横截面中，所述栅极区的所述上表面具有V形状、U形状、或者在所述上表面的中央部分处平行于所述衬底的所述表面且具有从所述中央部分到两个所述侧表面的斜面的形状。
5.根据权利要求1所述的制造半导体器件的方法，
其中所述栅极区是通过多次执行所述第二导电类型的杂质的离子注入来形成的，并且在所述栅极区的所述侧表面处，在从所述上表面向所述下表面的方向上具有均匀的浓度分布。
6.根据权利要求1所述的制造半导体器件的方法，其中在步骤(f)和步骤(g)之间包括以下步骤：
(j)在所述外延层的所述上表面上方顺序地形成绝缘膜和氮化钛膜；
(k)蚀刻所述氮化钛膜，以在所述源极区的侧壁上方形成所述氮化钛膜的侧壁；
(l)除去暴露的所述绝缘膜以暴露出所述栅极区的所述上表面和所述源极区的上表面；
(m)在所述栅极区的所述上表面和所述源极区的所述上表面上方选择性地形成硅化物层；以及
(n)去除所述侧壁。
7.根据权利要求6所述的制造半导体器件的方法，
其中所述硅化物层具有硅化镍。
8.一种半导体器件，包括：
具有碳化硅的第一导电类型的衬底；
形成在所述衬底的表面上方的所述第一导电类型的外延层；
多个源极区，所述多个源极区距离所述外延层的上表面具有第一深度并且在第一方向上彼此隔开；
多个沟道形成区，所述多个沟道形成区位于所述源极区下面；
多个栅极区，所述多个栅极区提供在彼此相邻的所述沟道形成区之间；
源电极，所述源电极电耦合到所述源极区；
栅电极，所述栅电极电耦合到所述栅极区；以及
漏电极，所述漏电极电耦合到所述衬底的背表面，
其中所述栅极区具有位于所述源极区和所述沟道形成区之间的边界下面的上表面，并且在沿着所述第一方向的横截面中具有从所述栅极区的侧表面向所述栅极区的中央的向下的斜面。
9.根据权利要求8所述的半导体器件，
其中所述栅极区具有平行于所述衬底的所述表面的下表面，并且
其中所述栅极区具有垂直于所述衬底的所述表面的侧表面。
10.根据权利要求8所述的半导体器件，
其中在沿着所述第一方向的横截面中，所述栅极区的所述上表面具有V形状、U形状、或者在所述上表面的中央部分处平行于所述衬底的所述表面且具有从所述中央部分向两个所述侧表面的斜面的形状。
11.根据权利要求8所述的半导体器件，
其中在所述栅极区的所述侧表面处从所述下表面到所述上表面的距离长于在所述栅极区的所述中央处从所述下表面到所述上表面的距离。
12.根据权利要求8所述的半导体器件，
其中在所述栅极区的所述侧表面处，在从所述上表面到所述下表面的方向上，所述栅极区具有均匀的浓度分布。
13.根据权利要求8所述的半导体器件，
其中所述栅极区在所述栅极区的所述上表面上方具有硅化物层。
14.根据权利要求13的半导体器件，
其中所述硅化物层具有硅化镍。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013157692A JP6138619B2 (ja) | 2013-07-30 | 2013-07-30 | 半導体装置の製造方法および半導体装置 |
| JP2013-157692 | 2013-07-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104347428A true CN104347428A (zh) | 2015-02-11 |
Family
ID=52426865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410368009.8A Pending CN104347428A (zh) | 2013-07-30 | 2014-07-30 | 制造半导体器件的方法及半导体器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9466734B2 (zh) |
| JP (1) | JP6138619B2 (zh) |
| CN (1) | CN104347428A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106057806A (zh) * | 2015-04-02 | 2016-10-26 | 意法半导体公司 | 竖直结型鳍式fet器件及制造方法 |
| CN108511393A (zh) * | 2017-02-27 | 2018-09-07 | 瑞萨电子株式会社 | 制造半导体器件的方法和半导体器件 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6324838B2 (ja) * | 2014-08-04 | 2018-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6535204B2 (ja) * | 2015-04-23 | 2019-06-26 | 株式会社タムラ製作所 | Ｇａ２Ｏ３系結晶膜の形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861643A (en) * | 1996-08-26 | 1999-01-19 | Chartered Semiconductor Manufacturing, Ltd. | Self-aligned JFET |
| CN1838390A (zh) * | 2005-03-23 | 2006-09-27 | 本田技研工业株式会社 | 结型半导体装置的制造方法 |
| CN1838435A (zh) * | 2005-03-23 | 2006-09-27 | 本田技研工业株式会社 | 结型半导体装置及其制造方法 |
| US7465968B2 (en) * | 2005-11-21 | 2008-12-16 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4423068C1 (de) * | 1994-07-01 | 1995-08-17 | Daimler Benz Ag | Feldeffekt-Transistoren aus SiC und Verfahren zu ihrer Herstellung |
| JP2003209263A (ja) | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| JP4230869B2 (ja) * | 2003-09-25 | 2009-02-25 | 株式会社東芝 | 高耐圧半導体装置 |
| US7314799B2 (en) * | 2005-12-05 | 2008-01-01 | Semisouth Laboratories, Inc. | Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making |
| CA2740223A1 (en) | 2008-11-05 | 2010-05-14 | Semisouth Laboratories, Inc. | Vertical junction field effect transistors having sloped sidewalls and methods of making |
| JP2010147405A (ja) | 2008-12-22 | 2010-07-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| CN102396070A (zh) * | 2009-04-13 | 2012-03-28 | 罗姆股份有限公司 | 半导体装置及半导体装置的制造方法 |
| WO2011071973A2 (en) * | 2009-12-08 | 2011-06-16 | Semisouth Laboratories, Inc. | Methods of making semiconductor devices having implanted sidewalls and devices made thereby |
| JP5607947B2 (ja) * | 2010-02-17 | 2014-10-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| DE102010038736A1 (de) * | 2010-07-30 | 2012-02-02 | Globalfoundries Dresden Module One Llc & Co. Kg | Verfahren zum Steuern der kritischen Abmessungen von Gräben in einem Metallisierungssystem eines Halbleiterbauelements während des Ätzens einer Ätzstoppschicht |
-
2013
- 2013-07-30 JP JP2013157692A patent/JP6138619B2/ja active Active
-
2014
- 2014-07-08 US US14/325,614 patent/US9466734B2/en active Active
- 2014-07-30 CN CN201410368009.8A patent/CN104347428A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861643A (en) * | 1996-08-26 | 1999-01-19 | Chartered Semiconductor Manufacturing, Ltd. | Self-aligned JFET |
| CN1838390A (zh) * | 2005-03-23 | 2006-09-27 | 本田技研工业株式会社 | 结型半导体装置的制造方法 |
| CN1838435A (zh) * | 2005-03-23 | 2006-09-27 | 本田技研工业株式会社 | 结型半导体装置及其制造方法 |
| US7465968B2 (en) * | 2005-11-21 | 2008-12-16 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106057806A (zh) * | 2015-04-02 | 2016-10-26 | 意法半导体公司 | 竖直结型鳍式fet器件及制造方法 |
| CN108511393A (zh) * | 2017-02-27 | 2018-09-07 | 瑞萨电子株式会社 | 制造半导体器件的方法和半导体器件 |
| CN108511393B (zh) * | 2017-02-27 | 2023-09-19 | 瑞萨电子株式会社 | 制造半导体器件的方法和半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150035015A1 (en) | 2015-02-05 |
| US9466734B2 (en) | 2016-10-11 |
| JP6138619B2 (ja) | 2017-05-31 |
| JP2015028994A (ja) | 2015-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5544918B2 (ja) | 炭化珪素絶縁ゲート型半導体素子およびその製造方法 | |
| CN100517748C (zh) | 具有布线沟道的场效应晶体管(fet)及其制造方法 | |
| KR100415490B1 (ko) | 파워 모스 소자 및 그 제조 방법 | |
| JP5244291B2 (ja) | ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法 | |
| US7172933B2 (en) | Recessed polysilicon gate structure for a strained silicon MOSFET device | |
| WO2013118203A1 (ja) | 半導体装置及びその製造方法 | |
| WO2013114477A1 (ja) | 半導体装置及びその製造方法 | |
| JP2004342660A (ja) | 半導体装置及びその製造方法 | |
| CN104733531A (zh) | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet | |
| JP5767869B2 (ja) | 半導体装置の製造方法 | |
| JP2022088613A (ja) | 半導体装置の製造方法 | |
| CN104347428A (zh) | 制造半导体器件的方法及半导体器件 | |
| CN105529262A (zh) | 一种垂直双扩散金属氧化物半导体场效应管及其制作方法 | |
| US9105495B2 (en) | Semiconductor device and related fabrication methods | |
| JP5743246B2 (ja) | 半導体装置及び関連する製造方法 | |
| CN115939175A (zh) | 欧姆接触结构及其制作方法、碳化硅器件及其制作方法 | |
| TW201114035A (en) | Improved trench termination structure | |
| JPH0923000A (ja) | 半導体装置の製造方法 | |
| TWI808856B (zh) | 帶有遮罩電極的底部源極溝槽mosfet | |
| JP5223040B1 (ja) | 半導体装置及びその製造方法 | |
| JP7131409B2 (ja) | トレンチゲート型のスイッチング素子の製造方法 | |
| CN211238262U (zh) | 半导体器件结构 | |
| CN113394097B (zh) | 半导体器件结构的制备方法 | |
| CN113394263A (zh) | 半导体器件结构 | |
| JP2009004554A (ja) | Ｍｏｓ型半導体装置およびｍｏｓ型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| CB02 | Change of applicant information |
Address after: Tokyo, Japan Applicant after: Renesas Electronics Corporation Address before: Kanagawa Applicant before: Renesas Electronics Corporation |
|
| COR | Change of bibliographic data | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned |
Effective date of abandoning: 20190910 |
|
| AD01 | Patent right deemed abandoned |