KR20150059084A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20150059084A
KR20150059084A KR1020140105116A KR20140105116A KR20150059084A KR 20150059084 A KR20150059084 A KR 20150059084A KR 1020140105116 A KR1020140105116 A KR 1020140105116A KR 20140105116 A KR20140105116 A KR 20140105116A KR 20150059084 A KR20150059084 A KR 20150059084A
Authority
KR
South Korea
Prior art keywords
region
layer
push
source
active region
Prior art date
Application number
KR1020140105116A
Other languages
English (en)
Inventor
히로후미 시노하라
히데까즈 오다
도시아끼 이와마쯔
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20150059084A publication Critical patent/KR20150059084A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Abstract

본 발명은, 반도체 장치의 성능 저하를 억제하기 위한 것이다.
이를 해결하기 위하여, 전계 효과 트랜지스터 Q1이 형성되는 활성 영역 ACT1의 폭이, 전계 효과 트랜지스터 Q2가 형성되는 활성 영역 ACT2의 폭보다도 작은 경우, 전계 효과 트랜지스터 Q1의 밀어올림 소스층 EP(S1)의 표면의 높이는, 전계 효과 트랜지스터 Q2의 밀어올림 소스층 EP(S2)의 표면의 높이보다도 높다. 또한, 전계 효과 트랜지스터 Q1의 밀어올림 드레인층 EP(D1)의 표면의 높이는, 전계 효과 트랜지스터 Q2의 밀어올림 드레인층 EP(D2)의 표면의 높이보다도 높다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것이며, 예를 들어 활성 영역에 형성된 전계 효과 트랜지스터를 구비하는 반도체 장치 및 그 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
일본 특허 공개 제2010-45394호 공보(특허문헌 1)에는, 실리콘(Si)을 선택 성장함으로써, 소스 영역 위 및 드레인 영역 위에 밀어올림 실리콘층을 에피택셜 성장시키는 기술이 기재되어 있다.
일본 특허 공개 제2010-45394호 공보
예를 들어, 전계 효과 트랜지스터는, 소자 분리 영역에 의해 구획된 활성 영역에 형성되지만, 반도체 장치의 제조 공정에서 실시되는 산화 공정(열처리 공정)에 의해, 소자 분리 영역에 접하는 활성 영역의 단부가 산화되어, 활성 영역의 폭이 설계값보다도 좁아져 버리는 것이 발생할 우려가 있다. 이 경우, 전계 효과 트랜지스터의 전류가 저하되어 성능이 저하되어 버리는 점에서, 반도체 장치의 성능 저하를 억제하는 관점에서 개선의 여지가 존재한다.
그 밖의 과제와 새로운 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 있어서의 반도체 장치는, 제1 전계 효과 트랜지스터가 형성되는 제1 활성 영역의 폭이, 제2 전계 효과 트랜지스터가 형성되는 제2 활성 영역의 폭보다도 작은 경우, 제1 전계 효과 트랜지스터의 제1 밀어올림 소스층의 표면의 높이는, 제2 전계 효과 트랜지스터의 제2 밀어올림 소스층의 표면의 높이보다도 높다. 또한, 제1 전계 효과 트랜지스터의 제1 밀어올림 드레인층의 표면의 높이는, 제2 전계 효과 트랜지스터의 제2 밀어올림 드레인층의 표면의 높이보다도 높다.
상술한 반도체 장치의 구성을 실현하는 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 디클로로실란과 염화수소를 원료 가스에 포함하는 동일 조건의 선택 에피택셜 성장법으로, 제1 밀어올림 소스층과, 제1 밀어올림 드레인층과, 제2 밀어올림 소스층과, 제2 밀어올림 드레인층을 동시에 형성하는 공정을 갖는다.
일 실시 형태에 의하면, 반도체 장치의 성능 저하를 억제할 수 있다.
도 1은 실시 형태에 있어서의 반도체 칩의 레이아웃 구성예를 도시하는 도면.
도 2는 SRAM의 메모리 셀을 도시하는 등가 회로도.
도 3은 복수의 SRAM 형성 영역 각각에 형성되어 있는 전계 효과 트랜지스터의 평면 구성을 도시하는 도면.
도 4는 열처리 공정에 의해, 활성 영역의 단부로의 산화막의 침식이 발생한 후의 전계 효과 트랜지스터의 평면 구성을 도시하는 도면.
도 5는 실시 형태에 있어서, 복수의 SRAM 형성 영역 각각에 형성된 전계 효과 트랜지스터의 평면 구성을 도시하는 도면.
도 6은 도 5의 A1-A1선으로 절단한 단면도와, 도 5의 A2-A2선으로 절단한 단면도를 배열하여 도시하는 도면.
도 7은 도 5의 B1-B1선으로 절단한 단면도와, 도 5의 B2-B2선으로 절단한 단면도를 배열하여 도시하는 도면.
도 8은 실시 형태에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 9는 도 8에 이은 반도체 장치의 제조 공정을 도시하는 단면도.
도 10은 도 9에 이은 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 도 10에 이은 반도체 장치의 제조 공정을 도시하는 단면도.
도 12는 도 11에 이은 반도체 장치의 제조 공정을 도시하는 단면도.
도 13은 도 12에 이은 반도체 장치의 제조 공정을 도시하는 단면도.
도 14는 디클로로실란에 기인하는 성막 레이트의 사이즈 의존성과, 염화수소에 기인하는 에칭 레이트의 사이즈 의존성이 동등한 경우의 예를 나타내는 그래프.
도 15는 디클로로실란에 기인하는 성막 레이트의 사이즈 의존성이, 염화수소에 기인하는 에칭 레이트의 사이즈 의존성보다도 큰 경우의 예를 나타내는 그래프.
도 16은 도 13에 이은 반도체 장치의 제조 공정을 도시하는 단면도.
도 17은 도 16에 이은 반도체 장치의 제조 공정을 도시하는 단면도.
도 18은 변형예에 있어서의 전계 효과 트랜지스터의 평면 구성을 도시하는 도면.
이하의 실시 형태에 있어서는 편의상 필요에 따라서는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니며, 한쪽은 다른 쪽의 일부 또는 모든 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이든 이하이든 좋다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아님은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전도에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 부여하고, 그 반복되는 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위하여 평면도이어도 해칭하는 경우가 있다.
(실시 형태)
<반도체 칩의 구성예>
본 실시 형태에 있어서의 반도체 장치에 대하여 도면을 참조하면서 설명한다. 먼저, 마이크로컴퓨터를 포함하는 시스템이 형성된 반도체 칩의 레이아웃 구성에 대하여 설명한다. 도 1은 본 실시 형태에 있어서의 반도체 칩 CHP의 레이아웃 구성예를 도시하는 도면이다. 도 1에 있어서, 반도체 칩 CHP는, CPU(Central Processing Unit)(1), RAM(Random Access Memory)(2), 아날로그 회로(3), EEPROM(Electrically Erasable Progra㎜able Read Only Memory)(4), 플래시 메모리(5) 및 I/O(Input/Output) 회로(6)를 갖고 있다.
CPU(회로)(1)는 중앙 연산 처리 장치라고도 불리며, 컴퓨터 등의 심장부에 해당한다. 이 CPU(1)는, 기억 장치로부터 명령을 읽어내어 해독하고, 거기에 기초하여 다종다양한 연산이나 제어를 행하는 것이다.
RAM(회로)(2)은, 기억 정보를 랜덤하게, 즉 수시로 기억되어 있는 기억 정보를 읽어내거나, 기억 정보를 새로 기입하거나 할 수 있는 메모리이며, 수시로 기입 및 읽어내기를 할 수 있는 메모리라고도 불린다. IC 메모리로서의 RAM에는, 다이내믹 회로를 사용한 DRAM(Dynamic RAM)과 스태틱 회로를 사용한 SRAM(Static RAM)의 2종류가 있다. DRAM은 기억 유지 동작이 필요한 수시 기입 읽어내기 메모리이며, SRAM은 기억 유지 동작이 불필요한 수시 기입 읽어내기 메모리이다. 본 실시 형태에서는, RAM(2)을 SRAM으로 구성하기로 한다.
아날로그 회로(3)는, 시간적으로 연속하여 변화하는 전압이나 전류의 신호, 즉 아날로그 신호를 취급하는 회로이며, 예를 들어 증폭 회로, 변환 회로, 변조 회로, 발진 회로, 전원 회로 등으로 구성되어 있다.
EEPROM(4) 및 플래시 메모리(5)는 기입 동작 및 소거 동작 모두 전기적으로 재기입 가능한 불휘발성 메모리의 일종이며, 전기적 소거 가능한 프로그래머블 읽어내기 전용 메모리라고도 불린다. 이 EEPROM(4) 및 플래시 메모리(5)의 메모리 셀은, 기억(메모리)용의 예를 들어 MONOS(Metal Oxide Nitride Oxide Semiconductor)형 트랜지스터나 MNOS(Metal Nitride Oxide Semiconductor)형 트랜지스터로 구성된다. EEPROM(4) 및 플래시 메모리(5)의 기입 동작 및 소거 동작에는, 예를 들어 파울러-노드하임형 터널 현상을 이용한다. 또한, 핫 일렉트론이나 핫 홀을 사용하여 기입 동작이나 소거 동작시키는 것도 가능하다. EEPROM(4)과 플래시 메모리(5)의 상위점은, EEPROM(4)이, 예를 들어 바이트 단위로 소거할 수 있는 불휘발성 메모리인 것에 반하여, 플래시 메모리(5)가, 예를 들어 워드선 단위로 소거할 수 있는 불휘발성 메모리인 점이다. 일반적으로, 플래시 메모리(5)에는 CPU(1)로 다양한 처리를 실행하기 위한 프로그램 등이 기억되어 있다. 이에 반하여, EEPROM(4)에는 재기입 빈도가 높은 각종 데이터가 기억되어 있다.
I/O 회로(6)는 입출력 회로이며, 반도체 칩 CHP 내로부터 반도체 칩 CHP의 외부에 접속된 기기로의 데이터의 출력이나, 반도체 칩 CHP의 외부에 접속된 기기로부터 반도체 칩 내로의 데이터의 입력을 행하기 위한 회로이다.
본 실시 형태에 있어서의 반도체 칩 CHP는, 상기한 바와 같이 구성되어 있고, 이하에서는, 반도체 칩 CHP에 형성된 다양한 회로 중 특히 RAM(2)을 구성하는 SRAM과, CPU(1)를 구성하는 로직 회로를 주목하여 설명하기로 한다.
<SRAM의 구성 및 동작>
먼저, SRAM을 구성하는 메모리 셀 MC의 등가 회로에 대하여 설명한다. 도 2는 본 실시 형태에 있어서의 SRAM의 메모리 셀 MC를 도시하는 등가 회로도이다. 도 2에 도시한 바와 같이, 이 메모리 셀 MC는 한 쌍의 상보성 데이터선(데이터선 DL, 데이터선/(바)DL)과 워드선 WL의 교차부에 배치되고, 한 쌍의 구동용 트랜지스터 Qd1, Qd2, 한 쌍의 부하용 트랜지스터 Qp1, Qp2 및 한 쌍의 전송용 트랜지스터 Qt1, Qt2에 의해 구성되어 있다. 구동용 트랜지스터 Qd1, Qd2 및 전송용 트랜지스터 Qt1, Qt2는 ｎ채널형 전계 효과 트랜지스터로 구성되고, 부하용 트랜지스터 Qp1, Qp2는 p 채널형 전계 효과 트랜지스터로 구성되어 있다.
메모리 셀 MC를 구성하는 상기 6개의 트랜지스터 중, 구동용 트랜지스터 Qd1 및 부하용 트랜지스터 Qp1은 CMOS 인버터 INV1을 구성하고, 구동용 트랜지스터 Qd2 및 부하용 트랜지스터 Qp2는 CMOS 인버터 INV2를 구성하고 있다. 이들 한 쌍의 CMOS 인버터 INV1, INV2의 상호의 입출력 단자(축적 노드 A, B)는 교차 결합되고, 1비트의 정보를 기억하는 정보 축적부로서의 플립플롭 회로를 구성하고 있다. 또한, 이 플립플롭 회로의 한쪽 입출력 단자(축적 노드 A)는, 전송용 트랜지스터 Qt1의 소스 영역, 드레인 영역 중 한쪽에 접속되고, 다른 쪽 입출력 단자(축적 노드 B)는, 전송용 트랜지스터 Qt2의 소스 영역, 드레인 영역 중 한쪽에 접속되어 있다.
또한, 전송용 트랜지스터 Qt1의 소스 영역, 드레인 영역 중 다른 쪽은 데이터선 DL에 접속되고, 전송용 트랜지스터 Qt2의 소스 영역, 드레인 영역 중 다른 쪽은 데이터선/DL에 접속되어 있다. 또한, 플립플롭 회로의 일단부(부하용 트랜지스터 Qp1, Qp2의 각 소스 영역)는 전원 전압(Vcc)에 접속되고, 타단부(구동용 트랜지스터 Qd1, Qd2의 각 소스 영역)는 기준 전압(Vss)에 접속되어 있다.
상기 회로의 동작을 설명하면 한쪽의 CMOS 인버터 INV1의 축적 노드 A가 고전위("H")일 때에는 구동용 트랜지스터 Qd2가 ON이 되므로, 다른 쪽 CMOS 인버터 INV2의 축적 노드 B가 저전위("L")로 된다. 따라서, 구동용 트랜지스터 Qd1이 OFF가 되어, 축적 노드 A의 고전위("H")가 유지된다. 즉, 한 쌍의 CMOS 인버터 INV1, INV2를 교차 결합시킨 래치 회로에 의해 상호의 축적 노드 A, B의 상태가 유지되고, 전원 전압이 인가되고 있는 동안 정보가 보존된다.
전송용 트랜지스터 Qt1, Qt2 각각의 게이트 전극에는 워드선 WL이 접속되고, 이 워드선 WL에 의해 전송용 트랜지스터 Qt1, Qt2의 도통, 비도통이 제어된다. 즉, 워드선 WL이 고전위("H")일 때에는 전송용 트랜지스터 Qt1, Qt2가 ON이 되어, 래치 회로와 상보성 데이터선(데이터선 DL, /DL)이 전기적으로 접속되므로, 축적 노드 A, B의 전위 상태("H" 또는 "L")가 데이터선 DL, /DL에 나타나, 메모리 셀 MC의 정보로서 읽어내어진다.
메모리 셀 MC에 정보를 기입하기 위해서는, 워드선 WL을 "H" 전위 레벨, 전송용 트랜지스터 Qt1, Qt2를 ON 상태로 하여 데이터선 DL, /DL의 정보를 축적 노드 A, B로 전달한다. 이상과 같이 하여, SRAM을 동작시킬 수 있다.
<로직 회로의 구성>
상술한 CPU(1)는, 로직 회로로 구성되지만, 임의의 기능을 갖는 로직 회로는, 인버터 회로와, NAND 회로와, NOR 회로의 조합에 의해 실현할 수 있다. 즉, CPU(1)를 구성하는 로직 회로는, 인버터 회로와, NAND 회로와, NOR 회로를 포함하고 있다. 그리고, CPU(1)는 인버터 회로의 동작과, NAND 회로의 동작과, NOR 회로의 동작 조합에 의해, 기억 장치로부터 명령을 읽어내어 해독하고, 거기에 기초하여 다종다양한 연산이나 제어를 행할 수 있다.
<개선의 여지>
상술한 SRAM이나 로직 회로에는 전계 효과 트랜지스터가 사용되지만, 이 전계 효과 트랜지스터는 소자 분리 영역에 의해 구획된 활성 영역에 형성된다. 여기서, SRAM이나 로직 회로에 사용되는 전계 효과 트랜지스터는, 미세화된 저내압 트랜지스터로 구성되지만, 반도체 칩에는, 예를 들어 도 1에 도시한 바와 같이 외부 회로와의 인터페이스를 취하기 위한 I/O 회로(6)도 형성된다. 이 I/O 회로(6)에는 고내압 트랜지스터가 사용된다. 즉, 도 1에 도시하는 반도체 칩 CHP에는 서로 종류가 상이한 저내압 트랜지스터와 고내압 트랜지스터가 형성되게 된다. 이때, 고내압 트랜지스터의 게이트 절연막의 막 두께는 내압을 확보하기 위하여, 저내압 트랜지스터의 게이트 절연막의 막 두께보다도 두껍게 되어 있다. 그리고, 게이트 절연막의 형성은, 예를 들어 열산화법으로 대표되는 산화 공정(열처리 공정)으로 실시된다. 이로 인해, 저내압 트랜지스터와 고내압 트랜지스터 모두 포함되어 있는 반도체 장치의 제조 공정에 있어서는, 막 두께가 얇은 저내압 트랜지스터의 게이트 절연막을 형성할 뿐만 아니라, 막 두께가 두꺼운 고내압 트랜지스터의 게이트 절연막도 형성할 필요가 있어, 산화 공정이 증가하게 된다.
이 결과, 소자 분리 영역에 의해 구획되어 있는 활성 영역에서는, 상술한 산화 공정의 증가에 의해, 소자 분리 영역과의 경계로부터 활성 영역의 단부로의 산화막의 침식이 발생하기 쉬워, 활성 영역의 면적(사이즈)이 작아지는 현상이 발생할 우려가 높게 된다. 그리고, 이 현상이 발생하면, 예를 들어 게이트 폭 방향의 활성 영역의 폭이 좁아지는 결과, 전계 효과 트랜지스터의 전류가 저하되어, 전계 효과 트랜지스터의 성능 저하가 야기된다. 나아가, 복수의 트랜지스터 각각이 형성되어 있는 활성 영역마다 산화막의 침식 정도는 상이하다고 생각되어진다. 이것은, 복수의 트랜지스터 각각이 형성되어 있는 활성 영역의 폭이 상이하게 되는 것을 의미하고, 이에 의해 복수의 트랜지스터에 흐르는 전류에 변동이 발생하게 된다. 특히, SRAM을 구성하는 미세화된 복수의 저내압 트랜지스터에서 전류 변동이 증대하면, 동작 마진의 저하나 수율 저하를 초래하기 쉬워진다.
이렇게, 예를 들어 SRAM이나 로직 회로를 구성하는 저내압 트랜지스터와, I/O 회로를 구성하는 고내압 트랜지스터가 형성되어 있는 반도체 장치에서는, 산화 공정(열처리 공정)이 증가하는 것에 기인하여 소자 분리 영역에 의해 구획되어 있는 활성 영역의 면적이 변동되기 쉬워진다. 특히, 동일한 사이즈의 활성 영역에 형성되어 있는 동일한 기능의 회로에서 사용되는 복수의 전계 효과 트랜지스터에서는, 원래 동일한 전류가 흐르겠지만, 활성 영역의 사이즈에 변동이 발생하면, 전류값이 변동되게 되어, 반도체 장치의 성능 저하를 야기하게 된다. 특히, 동일한 기능의 회로가 SRAM인 경우, SRAM의 동작의 신뢰성이 저하되게 된다. 이것은, 동일한 기능의 회로가 SRAM인 경우에 한하지 않고, 예를 들어 동일한 기능의 회로가 로직 회로인 경우에도 로직 회로의 동작 신뢰성의 저하를 초래하게 된다. 따라서, 동일한 기능의 회로가 형성되고, 또한 저내압 트랜지스터와 고내압 트랜지스터가 형성되어 있는 반도체 장치에 있어서는, 특히 동일한 기능의 회로에 사용되는 복수의 전계 효과 트랜지스터간에 야기되는 전류 변동을 저감시키는 관점에서 개선의 여지가 있다.
이하에, 이 개선의 여지에 대하여, 예를 들어 동일한 기능의 회로(SRAM)에 사용되는 복수의 전계 효과 트랜지스터를 예로 들어 설명한다. 도 3은 SRAM 형성 영역 SRR1과 SRAM 형성 영역 SRR2 각각에 형성되어 있는 전계 효과 트랜지스터의 평면 구성을 도시하는 도면이다. 도 3에 있어서, SRAM 형성 영역 SRR1에는 예를 들어 전계 효과 트랜지스터 Q1이 형성되고, SRAM 형성 영역 SRR2에는 전계 효과 트랜지스터 Q2가 형성되어 있다. 구체적으로, 도 3에 도시한 바와 같이 전계 효과 트랜지스터 Q1은, 소자 분리 영역 STI1에 의해 구획된 직사각형 형상의 활성 영역 ACT1에 형성되어 있다. 즉, 전계 효과 트랜지스터 Q1은, 활성 영역 ACT1 위를 도 3의 y 방향으로 연장되는 게이트 전극 GE1과, 활성 영역 ACT1 내에서 게이트 전극 GE1을 사이에 두도록 형성된 소스 영역 SR1 및 드레인 영역 DR1을 갖고 있다. 이때, 게이트 전극 GE1의 게이트 폭 방향(y 방향)에 있어서의 활성 영역 ACT1의 폭은 W0으로 되어 있다.
마찬가지로, 전계 효과 트랜지스터 Q2는, 소자 분리 영역 STI2에 의해 구획된 직사각형 형상의 활성 영역 ACT2에 형성되어 있다. 즉, 전계 효과 트랜지스터 Q2는, 활성 영역 ACT2 위를 도 3의 y 방향으로 연장되는 게이트 전극 GE2와, 활성 영역 ACT2 내에서 게이트 전극 GE2를 사이에 두도록 형성된 소스 영역 SR2 및 드레인 영역 DR2를 갖고 있다. 이때, 게이트 전극 GE2의 게이트 폭 방향(y 방향)에 있어서의 활성 영역 ACT2의 폭은 W0으로 되어 있다. 즉, 도 3에 도시한 바와 같이 전계 효과 트랜지스터 Q1이 형성되어 있는 활성 영역 ACT1의 폭(W0)과, 전계 효과 트랜지스터 Q2가 형성되어 있는 활성 영역 ACT2의 폭(W0)은 동일하게 되어 있다.
그런데, 반도체 장치의 제조 공정에서는, 다양한 열처리 공정(산화 공정)이 실시된다. 이 결과, 도 4에 도시한 바와 같이 소자 분리 영역 STI1에 의해 구획되어 있는 활성 영역 ACT1과, 소자 분리 영역 STI2에 의해 구획되어 있는 활성 영역 ACT2에서는, 열처리 공정에 의해 활성 영역 ACT1의 단부나 활성 영역 ACT2의 단부로의 산화막의 침식이 발생하여, 활성 영역 ACT1의 면적이나 활성 영역 ACT2의 면적이 설계값보다도 작아지는 현상이 발생한다. 그리고, 이 현상이 발생하면, 예를 들어 게이트 폭 방향의 활성 영역 ACT1의 폭이나 활성 영역 ACT2의 폭이 좁아지는 결과, 전계 효과 트랜지스터 Q1이나 전계 효과 트랜지스터 Q2의 전류가 저하되어, 전계 효과 트랜지스터 Q1이나 전계 효과 트랜지스터 Q2의 성능 저하가 야기된다. 나아가, 활성 영역 ACT1과 활성 영역 ACT2의 형성 장소가 상이하기 때문에, 활성 영역 ACT1과 활성 영역 ACT2에 있어서, 산화막의 침식 정도는 상이하다고 생각되어진다. 예를 들어, 도 4에 도시한 바와 같이 전계 효과 트랜지스터 Q1이 형성되어 있는 활성 영역 ACT1의 폭은 W1로 되고, 또한 전계 효과 트랜지스터 Q2가 형성되어 있는 활성 영역 ACT2의 폭은 W2로 된다(W1<W2). 이에 의해, 전계 효과 트랜지스터 Q1을 흐르는 전류는, 전계 효과 트랜지스터 Q2를 흐르는 전류보다도 작아진다. 즉, 전계 효과 트랜지스터 Q1에 흐르는 전류와 전계 효과 트랜지스터 Q2를 흐르는 전류 사이에 변동이 발생하게 된다. 이와 같이, 원래 동일한 전류가 흘러야 할 전계 효과 트랜지스터 Q1과 전계 효과 트랜지스터 Q2에서 전류값이 변동되게 되어, SRAM의 동작의 신뢰성이 저하되게 된다. 따라서, 상술한 전계 효과 트랜지스터 Q1 및 전계 효과 트랜지스터 Q2와 같이 동일한 기능의 회로에 사용되는 복수의 전계 효과 트랜지스터가 형성되어 있는 반도체 장치에 있어서는, 반도체 장치의 신뢰성을 향상시켜 성능 향상을 도모하는 관점에서 개선의 여지가 있다.
따라서, 본 실시 형태에서는, 상술한 개선의 여지에 대한 고안을 실시하고 있다. 이하에, 이 고안을 실시한 본 실시 형태에 있어서의 기술적 사상에 대하여 설명하기로 한다. 본 실시 형태에 있어서는, SOTB 트랜지스터를 예로 들어, 본 실시 형태에 있어서의 기술적 사상을 설명하기로 한다. 단, 본 실시 형태에 있어서의 기술적 사상은, SOTB 트랜지스터에 한하지 않고, 밀어올림층을 형성하는 벌크 트랜지스터에도 적용할 수 있다.
<SOTB 트랜지스터>
상술한 SRAM이나 로직 회로에는 전계 효과 트랜지스터가 사용된다. 전계 효과 트랜지스터는, 통상 단결정 실리콘을 포함하는 반도체 기판(실리콘 기판) 위에 형성되고, 이러한 전계 효과 트랜지스터는 벌크 트랜지스터라고 불린다.
SRAM이나 로직 회로에 사용되는 전계 효과 트랜지스터는, 미세화된 저내압 트랜지스터로 구성되지만, 저내압 트랜지스터의 성능 향상을 도모하는 관점에서, 최근에는 저내압 트랜지스터를 벌크 트랜지스터로 구성하는 것이 아니고, SOI(Silicon On Insulator) 기판 위에 형성된 SOTB(Silicon On Thin Buried Oxide)트랜지스터라고 불리는 트랜지스터로 구성하는 경우가 있다.
예를 들어, SOI 기판은, 실리콘을 포함하는 지지 기판 위에 매립 절연층이 형성되고, 이 매립 절연층 위에 얇은 실리콘층(SOI층)이 형성된 구조를 하고 있고, 이 얇은 실리콘층에 형성된 전계 효과 트랜지스터가 SOTB 트랜지스터라고 불린다.
이 SOTB 트랜지스터에 의하면, 얇은 실리콘층에 형성되는 채널 영역에 거의 도전형 불순물을 도입하지 않기 때문에, 불순물 변동에 기인하는 임계값 전압(Vth)이나 전류 등의 특성 변동을 벌크 트랜지스터보다도 저감시킬 수 있는 이점이 얻어진다. 이러한 점에서, SOTB 트랜지스터는 특성 변동이 작은 것에 의해, 대규모 집적 회로, 특히 SRAM에 있어서, 벌크 트랜지스터보다도 저전압 동작이 가능하다고 하는 우수한 특징을 갖고 있다. 또한, SOTB 트랜지스터는, 매립 절연층 하에 있는 지지 기판을 백 게이트에 사용하는, 소위 더블 게이트 트랜지스터를 구성하고 있기 때문에, 단채널 특성이 우수하고, 미세화에 적합한 트랜지스터라고 할 수 있다.
그런데, SOTB 트랜지스터가 형성되어 있는 실리콘층은 얇기 때문에, (1) 소스 영역이나 드레인 영역의 저항이 높게 되고, 이 기생 저항에 의해 SOTB 트랜지스터를 흐르는 전류가 저하되거나, (2) 소스 영역의 표층이나 드레인 영역의 표층에 실리사이드막을 충분히 형성하지 못할 우려가 있다. 따라서, SOTB 트랜지스터에서는, 이 문제를 피하기 위하여, 소스 영역 위나 드레인 영역 위에, 예를 들어 에피택셜 성장법에 의해 밀어올림층을 형성하는 것이 행해지고 있다.
<실시 형태에 있어서의 기본 사상>
본 실시 형태에 있어서의 기본 사상은, 예를 들어 상술한 SOTB 트랜지스터에 착안하여, SOTB 트랜지스터에 형성되는 밀어올림층을 이용하여, 동일한 기능의 회로에 사용되는 복수의 전계 효과 트랜지스터간에 야기되는 전류 변동을 저감시키는 기술적 사상이다. 구체적으로, 본 실시 형태에 있어서의 기본 사상은, 동일한 기능의 회로에 사용되는 복수의 전계 효과 트랜지스터이며, 동일한 사이즈(면적)의 활성 영역 각각에 형성되는 복수의 전계 효과 트랜지스터를 대상으로 하고 있다. 그리고, 본 실시 형태에 있어서의 기본 사상은, 설계값에서는 동일한 사이즈의 활성 영역이지만, 반도체 장치의 제조 공정에서 추가되는 열처리 공정(산화 공정)에 의해, 각각의 활성 영역에서의 산화막에 의한 침식이 상이한 것을 전제로 하고 있다. 이러한 전제 구성에 의해, 상대적으로 폭이 작은 활성 영역에 제1 전계 효과 트랜지스터가 형성되고, 또한 상대적으로 폭이 큰 활성 영역에 제2 전계 효과 트랜지스터가 형성되게 된다. 여기서, 본 실시 형태에 있어서의 기본 사상은, 상술한 제1 전계 효과 트랜지스터에 형성되는 제1 밀어올림층의 두께를, 상술한 제2 전계 효과 트랜지스터에 형성되는 제2 밀어올림층의 두께보다도 두껍게 하는 사상이다.
<실시 형태에 있어서의 반도체 장치의 평면 구성>
이하에서는, 본 실시 형태에 있어서의 기본 사상을 구현화한 반도체 장치의 구성에 대하여 설명하고, 그 후, 본 실시 형태에 있어서의 반도체 장치의 특징에 대하여 설명하기로 한다.
도 5는 예를 들어 SRAM이 형성되어 있는 SRAM 형성 영역 SRR1이 형성된 SOTB 트랜지스터를 포함하는 전계 효과 트랜지스터 Q1과, SRAM 형성 영역 SRR2가 형성된 SOTB 트랜지스터를 포함하는 전계 효과 트랜지스터 Q2의 평면 구성을 도시하는 도면이다. 즉, 도 5에는 예를 들어 동일한 기능의 회로(SRAM)를 구성하는 전계 효과 트랜지스터 Q1과 전계 효과 트랜지스터 Q2가 도시되어 있다.
도 5에 있어서, 전계 효과 트랜지스터 Q1은, 소자 분리 영역 STI1에 의해 구획된 직사각형 형상의 활성 영역 ACT1에 형성되어 있다. 즉, 전계 효과 트랜지스터 Q1은, 활성 영역 ACT1 위를 도 5의 y 방향으로 연장되는 게이트 전극 GE1과, 활성 영역 ACT1 내에서 게이트 전극 GE1을 사이에 두도록 형성된 소스 영역 SR1 및 드레인 영역 DR1을 갖고 있다. 이때, 활성 영역 ACT1의 y 방향의 폭은 W1이다. 그리고, 소스 영역 SR1 위에는 밀어올림 소스층 EP(S1)가 형성되어 있고, 이 밀어올림 소스층 EP(S1)와 전기적으로 접속하도록 플러그 PLG가 형성되어 있다. 마찬가지로, 드레인 영역 DR1 위에는 밀어올림 드레인층 EP(D1)이 형성되어 있고, 이 밀어올림 드레인층 EP(D1)와 전기적으로 접속하도록 플러그 PLG가 형성되어 있다. 이에 의해, 전계 효과 트랜지스터 Q1에 있어서는, 소스 영역 SR1과 밀어올림 소스층 EP(S1)에 의해 소스가 구성되고, 드레인 영역 DR1과 밀어올림 드레인층 EP(D1)에 의해 드레인이 구성된다.
마찬가지로, 도 5에 있어서, 전계 효과 트랜지스터 Q2는 소자 분리 영역 STI2에 의해 구획된 직사각형 형상의 활성 영역 ACT2에 형성되어 있다. 즉, 전계 효과 트랜지스터 Q2는 활성 영역 ACT2 위를 도 5의 y 방향으로 연장되는 게이트 전극 GE2와, 활성 영역 ACT2 내에서 게이트 전극 GE2를 사이에 두도록 형성된 소스 영역 SR2 및 드레인 영역 DR2를 갖고 있다. 이때, 활성 영역 ACT2의 y 방향의 폭은 W2(W2>W1)이다. 그리고, 소스 영역 SR2 위에는 밀어올림 소스층 EP(S2)가 형성되어 있고, 이 밀어올림 소스층 EP(S2)와 전기적으로 접속하도록 플러그 PLG가 형성되어 있다. 마찬가지로, 드레인 영역 DR2 위에는 밀어올림 드레인층 EP(D2)가 형성되어 있고, 이 밀어올림 드레인층 EP(D2)와 전기적으로 접속하도록 플러그 PLG가 형성되어 있다. 이에 의해, 전계 효과 트랜지스터 Q2에 있어서는, 소스 영역 SR2와 밀어올림 소스층 EP(S2)에 의해 소스가 구성되고, 드레인 영역 DR2와 밀어올림 드레인층 EP(D2)에 의해 드레인이 구성된다.
<실시 형태에 있어서의 반도체 장치의 단면 구성>
계속해서, 본 실시 형태에 있어서의 반도체 장치의 단면 구성에 대하여 설명한다. 도 6은 도 5의 A1-A1선으로 절단한 단면도와, 도 5의 A2-A2선으로 절단한 단면도를 배열하여 도시하는 도면이다. 구체적으로, 도 6에는 도 5의 SRAM 형성 영역 SRR1에 형성되어 있는 전계 효과 트랜지스터 Q1의 평면도에 있어서의 A1-A1선으로 절단한 단면도와, 도 5의 SRAM 형성 영역 SRR2에 형성되어 있는 전계 효과 트랜지스터 Q2의 평면도에 있어서의 A2-A2선으로 절단한 단면도가 도시되어 있다.
먼저, SRAM 형성 영역 SRR1에 형성되어 있는 전계 효과 트랜지스터 Q1의 단면 구조에 대하여 설명한다. 도 6의 좌측 도면에 있어서, 예를 들어 실리콘 등의 반도체 기판을 포함하는 지지 기판(1S) 위에, 예를 들어 산화실리콘막을 포함하는 매립 절연층 BOX가 형성되어 있고, 이 매립 절연층 BOX 위에, 예를 들어 실리콘을 포함하는 실리콘층이 형성되어 있다. 이 지지 기판(1S)과 매립 절연층 BOX와 실리콘층을 포함하는 기판이 SOI 기판이다. SOI 기판의 실리콘층에는 소자 분리 영역 STI1이 형성되어 있고, 이 소자 분리 영역 STI1에 의해 구획된 실리콘층이 활성 영역 ACT1로 된다. 활성 영역 ACT1에는 서로 이격하도록 소스 영역 SR1과 드레인 영역 DR1이 형성되어 있고, 소스 영역 SR1과 드레인 영역 DR1 사이에 놓이도록 채널 영역 CH가 형성되어 있다. 그리고, 채널 영역 CH 위에는, 예를 들어 산화실리콘막이나, 산화실리콘막보다도 유전율이 높은 고유전율막을 포함하는 게이트 절연막 GOX가 형성되어 있고, 게이트 절연막 GOX 위에 게이트 전극 GE1이 형성되어 있다. 이 게이트 전극 GE1은, 예를 들어 폴리실리콘막 PF1과, 폴리실리콘막 PF1 위에 형성된 실리사이드막 SL로 구성되어 있다. 계속해서, 게이트 전극 GE1의 양측 측벽에는, 예를 들어 산화실리콘막을 포함하는 사이드 월 스페이서 SW가 형성되어 있다.
소스 영역 SR1은 게이트 전극 GE1과 정합하는 저농도 불순물 확산 영역 EX1과, 저농도 불순물 확산 영역 EX1의 외측에 형성되고, 또한 사이드 월 스페이서 SW와 정합하는 고농도 불순물 확산 영역 NR1로 구성되어 있다. 저농도 불순물 확산 영역 EX1과 고농도 불순물 확산 영역 NR1은, 인(P)이나 비소(As) 등의 n형 불순물(도너)이 도입된 n형 반도체 영역으로 형성되고, 저농도 불순물 확산 영역 EX1의 불순물 농도는, 고농도 불순물 확산 영역 NR1의 불순물 농도보다도 낮게 되어 있다.
드레인 영역 DR1은 게이트 전극 GE1과 정합하는 저농도 불순물 확산 영역 EX1과, 저농도 불순물 확산 영역 EX1의 외측에 형성되고, 또한, 사이드 월 스페이서 SW와 정합하는 고농도 불순물 확산 영역 NR1로 구성되어 있다. 저농도 불순물 확산 영역 EX1과 고농도 불순물 확산 영역 NR1은, 인(P)이나 비소(As) 등의 n형 불순물(도너)이 도입된 n형 반도체 영역으로 형성되고, 저농도 불순물 확산 영역 EX1의 불순물 농도는, 고농도 불순물 확산 영역 NR1의 불순물 농도보다도 낮게 되어 있다.
이어서, 소스 영역 SR1 위에는 밀어올림 소스층 EP(S1)이 형성되고, 드레인 영역 DR1 위에는 밀어올림 드레인층 EP(D1)이 형성되어 있다. 밀어올림 소스층 EP(S1) 및 밀어올림 드레인층 EP(D1)는, 예를 들어 에피택셜 성장법으로 형성된 실리콘을 포함하는 에피택셜층과, 에피택셜층의 표층에 형성된 실리사이드막 SL로 구성된다. 실리사이드막 SL은, 예를 들어 니켈플라티나실리사이드막, 니켈실리사이드막, 티타늄실리사이드막, 코발트실리사이드막, 혹은 플라티나실리사이드막 등으로 형성할 수 있다.
여기서, 소스 영역 SR1과 밀어올림 소스층 EP(S1)에 의해 소스가 형성되고, 드레인 영역 DR1과 밀어올림 드레인층 EP(D1)에 의해 드레인이 형성되게 된다.
이상과 같이 하여, 본 실시 형태에 있어서의 전계 효과 트랜지스터 Q1이 형성되어 있다. 그리고, 이 전계 효과 트랜지스터 Q1을 덮도록, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL1이 형성되어 있고, 이 층간 절연막 IL1에는 밀어올림 소스층 EP(S1) 혹은 밀어올림 드레인층 EP(D1)에 달하는 콘택트 홀 CNT가 형성되어 있다. 콘택트 홀 CNT의 내벽에는 배리어 도체막으로서 기능하는 티타늄/질화티타늄막이 형성되고, 또한 콘택트 홀 CNT는 텅스텐막으로 매립되어 있다. 즉, 콘택트 홀 CNT 내에는 배리어 도체막과 텅스텐막을 포함하는 플러그 PLG가 형성되어 있다. 그리고, 플러그 PLG가 형성된 층간 절연막 IL1 위에는, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL2가 형성되어 있고, 이 층간 절연막 IL2에는 플러그 PLG와 전기적으로 접속하는 배선 L1이 형성되어 있다. 이 배선 L1은, 예를 들어 구리 배선으로 형성할 수 있지만, 알루미늄 배선으로 형성할 수도 있다.
이어서, SRAM 형성 영역 SRR2에 형성되어 있는 전계 효과 트랜지스터 Q2의 단면 구조에 대하여 설명한다. 도 6의 우측 도면에 있어서, 예를 들어 SOI 기판의 실리콘층에는 소자 분리 영역 STI2가 형성되어 있고, 이 소자 분리 영역 STI2에 의해 구획된 실리콘층이 활성 영역 ACT2가 된다. 활성 영역 ACT2에는 서로 이격하도록 소스 영역 SR2와 드레인 영역 DR2가 형성되어 있고, 소스 영역 SR2와 드레인 영역 DR2 사이에 놓이도록 채널 영역 CH가 형성되어 있다. 그리고, 채널 영역 CH 위에는, 예를 들어 산화실리콘막이나, 산화실리콘막보다도 유전율이 높은 고유전율막을 포함하는 게이트 절연막 GOX가 형성되어 있고, 게이트 절연막 GOX 위에 게이트 전극 GE2가 형성되어 있다. 이 게이트 전극 GE2는, 예를 들어 폴리실리콘막 PF1과, 폴리실리콘막 PF1 위에 형성된 실리사이드막 SL로 구성되어 있다. 계속해서, 게이트 전극 GE2의 양측 측벽에는, 예를 들어 산화실리콘막을 포함하는 사이드 월 스페이서 SW가 형성되어 있다.
소스 영역 SR2는, 게이트 전극 GE2와 정합하는 저농도 불순물 확산 영역 EX1과, 저농도 불순물 확산 영역 EX1의 외측에 형성되고, 또한 사이드 월 스페이서 SW와 정합하는 고농도 불순물 확산 영역 NR1로 구성되어 있다. 저농도 불순물 확산 영역 EX1과 고농도 불순물 확산 영역 NR1은, 인(P)이나 비소(As) 등의 n형 불순물(도너)이 도입된 n형 반도체 영역으로 형성되고, 저농도 불순물 확산 영역 EX1의 불순물 농도는, 고농도 불순물 확산 영역 NR1의 불순물 농도보다도 낮게 되어 있다.
드레인 영역 DR2는, 게이트 전극 GE2와 정합하는 저농도 불순물 확산 영역 EX1과, 저농도 불순물 확산 영역 EX1의 외측에 형성되고, 또한 사이드 월 스페이서 SW와 정합하는 고농도 불순물 확산 영역 NR1로 구성되어 있다. 저농도 불순물 확산 영역 EX1과 고농도 불순물 확산 영역 NR1은, 인(P)이나 비소(As) 등의 n형 불순물(도너)이 도입된 n형 반도체 영역으로 형성되고, 저농도 불순물 확산 영역 EX1의 불순물 농도는, 고농도 불순물 확산 영역 NR1의 불순물 농도보다도 낮게 되어 있다.
이어서, 소스 영역 SR2 위에는, 밀어올림 소스층 EP(S2)가 형성되고, 드레인 영역 DR2 위에는 밀어올림 드레인층 EP(D2)가 형성되어 있다. 밀어올림 소스층 EP(S2) 및 밀어올림 드레인층 EP(D2)는, 예를 들어 에피택셜 성장법으로 형성된 실리콘을 포함하는 에피택셜층과, 에피택셜층의 표층에 형성된 실리사이드막 SL로 구성된다. 실리사이드막 SL은, 예를 들어 니켈플라티나실리사이드막, 니켈실리사이드막, 티타늄실리사이드막, 코발트실리사이드막, 혹은 플라티나실리사이드막 등으로 형성할 수 있다.
여기서, 소스 영역 SR2와 밀어올림 소스층 EP(S2)에 의해 소스가 형성되고, 드레인 영역 DR2와 밀어올림 드레인층 EP(D2)에 의해 드레인이 형성되게 된다.
이상과 같이 하여, 본 실시 형태에 있어서의 전계 효과 트랜지스터 Q2가 형성되어 있다. 그리고, 이 전계 효과 트랜지스터 Q2를 덮도록, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL1이 형성되어 있고, 이 층간 절연막 IL1에는, 밀어올림 소스층 EP(S2) 혹은 밀어올림 드레인층 EP(D2)에 달하는 콘택트 홀 CNT가 형성되어 있다. 콘택트 홀 CNT의 내벽에는 배리어 도체막으로서 기능하는 티타늄/질화티타늄막이 형성되고, 또한 콘택트 홀 CNT는 텅스텐막으로 매립되어 있다. 즉, 콘택트 홀 CNT 내에는 배리어 도체막과 텅스텐막을 포함하는 플러그 PLG가 형성되어 있다. 그리고, 플러그 PLG가 형성된 층간 절연막 IL1 위에는, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL2가 형성되어 있고, 이 층간 절연막 IL2에는 플러그 PLG와 전기적으로 접속하는 배선 L1이 형성되어 있다. 이 배선 L1은, 예를 들어 구리 배선으로 형성할 수 있지만, 알루미늄 배선으로 형성할 수도 있다.
계속해서, 도 7은 도 5의 B1-B1선으로 절단한 단면도와, 도 5의 B2-B2선으로 절단한 단면도를 배열하여 도시하는 도면이다. 구체적으로, 도 7에는 도 5의 SRAM 형성 영역 SRR1에 형성되어 있는 전계 효과 트랜지스터 Q1의 평면도에 있어서의 B1-B1선으로 절단한 단면도와, 도 5의 SRAM 형성 영역 SRR2에 형성되어 있는 전계 효과 트랜지스터 Q2의 평면도에 있어서의 B2-B2선으로 절단한 단면도가 도시되어 있다.
먼저, 도 7에 있어서, SRAM 형성 영역 SRR1에 형성되어 있는 전계 효과 트랜지스터 Q1의 단면 구조에 대하여 설명한다. 도 7의 좌측 도면에 있어서, 예를 들어 SOI 기판의 실리콘층에는 소자 분리 영역 STI1이 형성되어 있고, 이 소자 분리 영역 STI1에 의해 구획된 실리콘층이 활성 영역 ACT1이 된다. 활성 영역 ACT1에는 n형 반도체 영역인 드레인 영역 DR1이 형성되어 있고, 이 드레인 영역 DR1 위에 밀어올림 드레인층 EP(D1)가 형성되어 있다. 그리고, 밀어올림 드레인층 EP(D1)를 덮도록, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL1이 형성되어 있고, 이 층간 절연막 IL1에는 밀어올림 드레인층 EP(D1)에 달하는 콘택트 홀 CNT가 형성되어 있다. 콘택트 홀 CNT의 내벽에는 배리어 도체막으로서 기능하는 티타늄/질화티타늄막이 형성되고, 또한 콘택트 홀 CNT는 텅스텐막으로 매립되어 있다. 즉, 콘택트 홀 CNT 내에는 배리어 도체막과 텅스텐막을 포함하는 플러그 PLG가 형성되어 있다. 그리고, 플러그 PLG가 형성된 층간 절연막 IL1 위에는, 예를 들어 구리 배선을 포함하는 배선 L1이 형성되어 있다.
계속해서, 도 7에 있어서, SRAM 형성 영역 SRR2에 형성되어 있는 전계 효과 트랜지스터 Q2의 단면 구조에 대하여 설명한다. 도 7의 우측 도면에 있어서, 예를 들어 SOI 기판의 실리콘층에는 소자 분리 영역 STI2가 형성되어 있고, 이 소자 분리 영역 STI2에 의해 구획된 실리콘층이 활성 영역 ACT2가 된다. 활성 영역 ACT2에는, n형 반도체 영역인 드레인 영역 DR2가 형성되어 있고, 이 드레인 영역 DR2 위에 밀어올림 드레인층 EP(D2)가 형성되어 있다. 그리고, 밀어올림 드레인층 EP(D2)를 덮도록, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL1이 형성되어 있고, 이 층간 절연막 IL1에는 밀어올림 드레인층 EP(D2)에 달하는 콘택트 홀 CNT가 형성되어 있다. 콘택트 홀 CNT의 내벽에는 배리어 도체막으로서 기능하는 티타늄/질화티타늄막이 형성되고, 또한 콘택트 홀 CNT는 텅스텐막으로 매립되어 있다. 즉, 콘택트 홀 CNT 내에는 배리어 도체막과 텅스텐막을 포함하는 플러그 PLG가 형성되어 있다. 그리고, 플러그 PLG가 형성된 층간 절연막 IL1 위에는, 예를 들어 구리 배선을 포함하는 배선 L1이 형성되어 있다.
<본 실시 형태에 있어서의 특징>
이상과 같이 하여, 본 실시 형태에 있어서의 반도체 장치가 구성되어 있다. 이어서, 본 실시 형태에 있어서의 특징점에 대하여 설명한다. 예를 들어, 도 5 및 도 6에 도시한 바와 같이, 본 실시 형태에 있어서의 특징점은 설계값에서는 동일한 사이즈의 활성 영역이지만, 반도체 장치의 제조 공정에서 추가되는 열처리 공정(산화 공정)에 의해, 각각의 활성 영역에서의 산화막에 의한 침식이 상이한 것을 전제로 하고 있다. 즉, 본 실시 형태에 있어서의 특징점은, 도 5 및 도 6에 도시한 바와 같이, 소자 분리 영역 STI1에 의해 구획된 상대적으로 폭이 작은 활성 영역 ACT1에 형성되는 전계 효과 트랜지스터 Q1과, 소자 분리 영역 STI2에 의해 구획된 상대적으로 폭이 큰 활성 영역 ACT2에 형성되는 전계 효과 트랜지스터 Q2를 포함하는 반도체 장치가 전제로 된다. 예를 들어, 도 5에 있어서, 게이트 전극 GE1의 게이트 폭 방향(y 방향)에 있어서의 활성 영역 ACT1의 폭(W1)이, 게이트 전극 GE2의 게이트 폭 방향(y 방향)에 있어서의 활성 영역 ACT2의 폭(W2)보다도 작은 구조가 전제로 된다. 그리고, 이 전제 하에서, 본 실시 형태에 있어서의 특징점은, 도 6에 도시한 바와 같이 전계 효과 트랜지스터 Q1에 형성되는 밀어올림 소스층 EP(S1)의 높이를, 전계 효과 트랜지스터 Q2에 형성되는 밀어올림 소스층 EP(S2)의 높이보다도 높게 하고, 또한 전계 효과 트랜지스터 Q1에 형성되는 밀어올림 드레인층 EP(D1)의 높이를, 전계 효과 트랜지스터 Q2에 형성되는 밀어올림 드레인층 EP(D2)의 높이보다도 높게 하는 점에 있다.
이에 의해, 본 실시 형태에 의하면, 도 5 및 도 6에 도시한 바와 같이 전계 효과 트랜지스터 Q1에서는, 활성 영역 ACT1의 폭(W1)이 상대적으로 작은 것에 의해, 전계 효과 트랜지스터 Q1에 흐르는 전류는, 전계 효과 트랜지스터 Q2를 흐르는 전류보다도 작아지지만, 밀어올림 소스층 EP(S1)의 높이 및 밀어올림 드레인층 EP(D1)의 높이가 높아지기 때문에, 소스/드레인의 저항이 작아진다. 왜냐하면, 밀어올림 소스층 EP(S1)의 높이 및 밀어올림 드레인층 EP(D1)의 높이가 높아지면, 채널 영역 CH와 플러그 PLG 사이의 거리는 길어지지만, 소스/드레인의 단면적(전류가 흐르는 방향과 교차하는 방향의 단면적)이 크게 되기 때문이다. 즉, 전자의 영향보다도 후자의 영향이 더 크고, 이 결과 소스/드레인의 저항이 작아지는 것이다. 한편, 전계 효과 트랜지스터 Q2에서는, 활성 영역 ACT2의 폭(W2)이 상대적으로 큰 것에 의해 전계 효과 트랜지스터 Q2에 흐르는 전류는, 전계 효과 트랜지스터 Q1을 흐르는 전류보다도 크게 되지만, 밀어올림 소스층 EP(S2) 및 밀어올림 드레인층 EP(D2)의 높이가 낮아지기 때문에, 소스/드레인의 저항이 크게 된다. 왜냐하면, 밀어올림 소스층 EP(S2)의 높이 및 밀어올림 드레인층 EP(D2)의 높이가 낮아지면, 채널 영역 CH와 플러그 PLG 사이의 거리는 짧아지지만, 소스/드레인의 단면적(전류가 흐르는 방향과 교차하는 방향의 단면적)이 작아지기 때문이다. 즉, 전자의 영향보다도 후자의 영향이 더 크고, 이 결과, 소스/드레인의 저항이 크게 되는 것이다.
이 결과, 본 실시 형태에 의하면, 전계 효과 트랜지스터 Q1에서는, 활성 영역 ACT1의 폭(W1)이 작은 것에 기인하여 전계 효과 트랜지스터 Q2보다도 전류가 감소하지만, 밀어올림 소스층 EP(S1)의 높이 및 밀어올림 드레인층 EP(D1)의 높이를 높게 하는 것에 의한 저항의 저하에 의해, 이 전류의 감소가 억제된다. 한편, 전계 효과 트랜지스터 Q2에서는, 활성 영역 ACT2의 폭(W2)이 큰 것에 기인하여 전계 효과 트랜지스터 Q1보다도 전류의 감소가 작지만, 밀어올림 소스층 EP(S2)의 높이 및 밀어올림 드레인층 EP(D2)의 높이를 낮게 하는 것에 의한 저항의 증가에 의해, 전계 효과 트랜지스터 Q1보다도 전류의 감소가 가속된다. 따라서, 본 실시 형태에 의하면, 밀어올림 소스층 EP(S1)의 높이를 밀어올림 소스층 EP(S2)의 높이보다도 높게 하고, 또한 밀어올림 드레인층 EP(D1)의 높이를 밀어올림 드레인층 EP(D2)의 높이보다도 높게 함으로써, 전계 효과 트랜지스터 Q1에 있어서의 전류의 감소량과, 전계 효과 트랜지스터 Q2에 있어서의 전류의 감소량이 가까워지는 방향으로 밸런스 보정할 수 있다.
이것은, 본 실시 형태에 의하면, 전계 효과 트랜지스터 Q1과 전계 효과 트랜지스터 Q2 사이에서 발생하는 전류 변동을 억제할 수 있는 효과가 얻어지는 것을 의미한다. 이에 의해, 본 실시 형태에 의하면, 전계 효과 트랜지스터 Q1과 전계 효과 트랜지스터 Q2를 포함하는 반도체 장치의 성능 저하를 억제할 수 있는 것이다.
여기서, 본 실시 형태에 있어서의 특징점은, 밀어올림 소스층 EP(S1)의 표면의 높이를, 밀어올림 소스층 EP(S2)의 표면의 높이보다도 높게 하고, 또한 밀어올림 드레인층 EP(D1)의 표면의 높이를, 밀어올림 드레인층 EP(D2)의 표면의 높이보다도 높게 하는 점에 있지만, 「밀어올림층」은 「높이」가 일정해지도록 형성된다고는 할 수 없다. 즉, 밀어올림 소스층 EP(S1)와 밀어올림 소스층 EP(S2)와 밀어올림 드레인층 EP(D1)와 밀어올림 드레인층 EP(D2)를 총칭하여 「밀어올림층」이라고 칭하기로 한다. 이 경우, 이 「밀어올림층」의 표면의 높이는, 예를 들어 도 6에서는, 일정한 높이로 평탄하게 형성되도록 도시되어 있지만, 실제의 디바이스 구조에서는, 「밀어올림층」의 높이는, 일정한 높이가 아니고, 요철 형상으로 형성되는 경우도 존재한다고 생각되어진다. 「밀어올림층」의 높이가 일정한 경우에는 밀어올림 소스층 EP(S1)의 표면의 높이가, 밀어올림 소스층 EP(S2)의 표면의 높이보다도 높고, 또한 밀어올림 드레인층 EP(D1)의 표면의 높이가, 밀어올림 드레인층 EP(D2)의 표면의 높이보다도 높다는 구조는 명확하게 입증할 수 있다. 한편, 「밀어올림층」의 높이가, 일정한 높이가 아니고, 요철 형상으로 형성되는 경우에는 「밀어올림층」의 「높이」가 변동되기 때문에, 상술한 특징점을 입증하는 것이 곤란해지는 경우도 생각되어진다. 따라서, 본 실시 형태에 있어서, 예를 들어 「밀어올림층」의 높이가, 일정한 높이가 아니고, 요철 형상으로 형성되는 경우, 본 명세서에 있어서, 「밀어올림층」의 표면의 높이란, 요철 형상을 갖는 「밀어올림층」의 표면 중 가장 높은 위치에서의 높이를 말하는 것으로 한다. 즉, 밀어올림 소스층 EP(S1)의 표면의 높이란, 밀어올림 소스층 EP(S1)의 표면 중 가장 높은 위치에서의 높이이며, 또한 밀어올림 소스층 EP(S2)의 표면의 높이란, 밀어올림 소스층 EP(S2)의 표면 중 가장 높은 위치에서의 높이이다. 마찬가지로, 밀어올림 드레인층 EP(D1)의 표면의 높이란, 밀어올림 드레인층 EP(D1)의 표면 중 가장 높은 위치에서의 높이이며, 또한 밀어올림 드레인층 EP(D2)의 표면의 높이란, 밀어올림 드레인층 EP(D2)의 표면 중 가장 높은 위치에서의 높이이다. 이에 의해, 「밀어올림층」의 높이가, 일정한 높이가 아니고, 요철 형상으로 형성되는 경우에 있어서도, 본 실시 형태에 있어서의 특징점이 명확하게 된다.
또한, 상술한 본 실시 형태에 있어서의 특징점은 별도의 표현으로 표현할 수도 있다. 즉, 본 실시 형태에 있어서의 특징점은, 밀어올림 소스층 EP(S1)의 두께가, 밀어올림 소스층 EP(S2)의 두께보다도 두껍고, 또한 밀어올림 드레인층 EP(D1)의 두께가, 밀어올림 드레인층 EP(D2)의 두께보다도 두껍다고 할 수도 있다. 이 경우, 「밀어올림층」은, 표층에 형성된 실리사이드막을 포함한다. 즉, 밀어올림 소스층 EP(S1)는 표층에 형성된 실리사이드막을 포함하고, 밀어올림 소스층 EP(S2)는 표층에 형성된 실리사이드막을 포함한다. 마찬가지로, 밀어올림 드레인층 EP(D1)는 표층에 형성된 실리사이드막을 포함하고, 밀어올림 드레인층 EP(D2)는 표층에 형성된 실리사이드막을 포함한다. 이에 의해, 밀어올림 소스층 EP(S1)의 두께가, 밀어올림 소스층 EP(S2)의 두께보다도 두껍고, 또한 밀어올림 드레인층 EP(D1)의 두께가, 밀어올림 드레인층 EP(D2)의 두께보다도 두꺼운 구성에 있어서, 각각의 「밀어올림층」의 두께에는 실리사이드막도 포함하는 두께의 경우에도 성립하게 된다. 즉, 밀어올림 소스층 EP(S1)의 두께가, 밀어올림 소스층 EP(S2)의 두께보다도 두껍고, 또한 밀어올림 드레인층 EP(D1)의 두께가, 밀어올림 드레인층 EP(D2)의 두께보다도 두껍다는 특징 구성은 「밀어올림층」의 표층에 실리사이드막이 형성되어 있지 않은 단계의 구조로 성립됨과 함께, 「밀어올림층」의 표층에 실리사이드막이 형성된 후의 단계에서의 구조로도 성립된다.
또한, 예를 들어 본 실시 형태에 있어서, 전계 효과 트랜지스터 Q1 및 전계 효과 트랜지스터 Q2는 SOI 기판 위에 형성되어 있다. 따라서, 밀어올림 소스층 EP(S1)의 두께가, 밀어올림 소스층 EP(S2)의 두께보다도 두껍고, 또한 밀어올림 드레인층 EP(D1)의 두께가, 밀어올림 드레인층 EP(D2)의 두께보다도 두껍다는 구성에 있어서, 두께의 기준은, 예를 들어 SOI 기판의 실리콘층의 상면으로 할 수 있다. 이 경우, 상술한 본 실시 형태에 있어서의 특징점은 실리콘층의 상면을 기준으로 한 밀어올림 소스층 EP(S1)의 두께가, 실리콘층의 상면을 기준으로 한 밀어올림 소스층 EP(S2)의 두께보다도 두껍고, 또한 실리콘층의 상면을 기준으로 한 밀어올림 드레인층 EP(D1)의 두께가, 실리콘층의 상면을 기준으로 한 밀어올림 드레인층 EP(D2)의 두께보다도 두껍다고 표현할 수 있다.
또한, 두께의 기준은, 예를 들어 SOI 기판의 매립 절연층의 상면으로 할 수 있다. 이 경우, 상술한 본 실시 형태에 있어서의 특징점은, 매립 절연층의 상면을 기준으로 한 밀어올림 소스층 EP(S1)의 두께가, 매립 절연층의 상면을 기준으로 한 밀어올림 소스층 EP(S2)의 두께보다도 두껍고, 또한 매립 절연층의 상면을 기준으로 한 밀어올림 드레인층 EP(D1)의 두께가, 매립 절연층의 상면을 기준으로 한 밀어올림 드레인층 EP(D2)의 두께보다도 두껍다고 표현할 수 있다.
또한, 예를 들어 전계 효과 트랜지스터 Q1 및 전계 효과 트랜지스터 Q2는, 통상의 반도체 기판 위에 형성되는 벌크 트랜지스터이어도 좋고, 이 경우, 「밀어올림층」의 두께의 기준은, 반도체 기판의 표면으로 할 수 있다.
<실시 형태에 있어서의 반도체 장치의 제조 방법>
본 실시 형태에 있어서의 반도체 장치는, 상기한 바와 같이 구성되어 있고,이하에 그 제조 방법에 대하여 도면을 참조하면서 설명하기로 한다. 본 실시 형태에 있어서의 반도체 장치의 제조 방법에서는, 상술한 반도체 장치의 특징 구성을 실현하는 데 있어서, 이하의 점에 특징점이 있다. 즉, 동일 조건의 선택 에피택셜 성장법으로, 도 6에 도시하는 소스 영역 SR1 위에 밀어올림 소스층 EP(S1)이 형성되고, 또한 드레인 영역 DR1 위에 밀어올림 드레인층 EP(D1)이 형성되고, 또한 소스 영역 SR2 위에 밀어올림 소스층 EP(S2)가 형성되고, 또한 드레인 영역 DR2 위에 밀어올림 드레인층 EP(D2)가 동시에 형성된다. 즉, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에서는, 선택 에피택셜 성장법으로 형성되는 「밀어올림층」의 두께가, 특정한 성막 조건에서는 하지층으로 되는 활성 영역의 사이즈(면적)가 좁을수록 활성 영역 위에 형성되는 「밀어올림층」의 두께가 두꺼워지는 새로운 현상을 이용하여, 상술한 반도체 장치의 특징 구성을 실현한다.
이하에, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 대하여 상세하게 설명한다. 먼저, 도 8에 도시한 바와 같이 실리콘을 포함하는 지지 기판(1S)과, 지지 기판(1S) 위에 형성된 매립 절연층 BOX와, 매립 절연층 BOX 위에 형성된 실리콘층 SI를 포함하는 SOI 기판을 준비한다. 이때, SOI 기판은, 대략 원반 형상을 한 반도체 웨이퍼의 상태로 되어 있다. 그리고, SOI 기판의 실리콘층 SI에 소자간을 분리하는 소자 분리 영역을 형성한다. 이 소자 분리 영역은, 소자가 서로 간섭하지 않도록 하기 위하여 형성된다. 구체적으로, SRAM 형성 영역 SRR1에는 소자 분리 영역 STI1이 형성되고, SRAM 형성 영역 SRR2에는 소자 분리 영역 STI2가 형성된다. 이 소자 분리 영역 STI1 및 소자 분리 영역 STI2는, 예를 들어 LOCOS(local Oxidation of silicon)법이나 STI(shallow trench isolation)법을 사용하여 형성할 수 있다. 예를 들어, STI법에서는, 이하와 같이 하여 소자 분리 영역 STI1 및 소자 분리 영역 STI2를 형성하고 있다. 즉, SOI 기판의 실리콘층 SI에 포토리소그래피 기술 및 에칭 기술을 사용하여 소자 분리 홈을 형성한다. 그리고, 소자 분리 홈을 매립하도록 SOI 기판 위에 산화실리콘막을 형성하고, 그 후, 화학적 기계적 연마법(CMP; chemical mechanical polishing)에 의해, SOI 기판 위에 형성된 불필요한 산화실리콘막을 제거한다. 이에 의해, 소자 분리 홈 내에만 산화실리콘막을 매립한 소자 분리 영역 STI1 및 소자 분리 영역 STI2를 형성할 수 있다. 이에 의해, SRAM 형성 영역 SRR1에서는 SOI 기판의 실리콘층 SI에 소자 분리 영역 STI1에 의해 구획된 활성 영역 ACT1이 형성되고, SRAM 형성 영역 SRR2에서는, SOI 기판의 실리콘층 SI에 소자 분리 영역 STI2에 의해 구획된 활성 영역 ACT2가 형성된다. 여기서, SRAM 형성 영역 SRR1에 형성되는 활성 영역 ACT1의 사이즈(면적)와, SRAM 형성 영역 SRR2에 형성되는 활성 영역 ACT2의 사이즈(면적)는 동일하다.
이어서, 도 9에 도시한 바와 같이 SOI 기판의 실리콘층 SI 위에 게이트 절연막 GOX를 형성한다. 게이트 절연막 GOX는, 예를 들어 산화실리콘막으로 형성되고, 예를 들어 열산화법을 사용하여 형성할 수 있다. 단, 게이트 절연막 GOX는 산화실리콘막에 한정되는 것은 아니며 다양한 변경 가능하며, 예를 들어 게이트 절연막 GOX를 산질화실리콘막(SiON)으로 해도 좋다. 즉, 게이트 절연막 GOX에 질소를 도입시키는 구조로 해도 좋다. 산질화실리콘막은, 산화실리콘막에 비하여 막 중에 있어서의 계면 준위의 발생을 억제하거나, 전자 트랩을 저감시키는 효과가 높다. 따라서, 게이트 절연막 GOX의 핫 캐리어 내성을 향상시킬 수 있고, 절연 내성을 향상시킬 수 있다. 또한, 산질화실리콘막은, 산화실리콘막에 비하여 불순물이 관통하기 어렵다. 이로 인해, 게이트 절연막 GOX에 산질화실리콘막을 사용함으로써, 게이트 전극 중의 불순물이 실리콘층 SI측에 확산되는 것에 기인하는 임계값 전압의 변동을 억제할 수 있다. 산질화실리콘막을 형성하는 것은, 예를 들어 SOI 기판을 NO, NO2 또는 NH3과 같은 질소를 포함하는 분위기 중에서 열처리하면 된다. 또한, SOI 기판의 실리콘층 SI에 산화실리콘막을 포함하는 게이트 절연막 GOX를 형성한 후, 질소를 포함하는 분위기 중에서 SOI 기판을 열처리하고, 게이트 절연막 GOX에 질소를 도입시킴으로써도 마찬가지의 효과를 얻을 수 있다.
또한, 게이트 절연막 GOX는, 예를 들어 산화실리콘막보다 유전율이 높은 고유전율막으로 형성해도 좋다. 예를 들어, 질화실리콘막보다도 유전율이 높은 고유전율막으로서, 하프늄 산화물의 하나인 산화하프늄막(HfO2막)을 사용할 수 있다. 또한, 산화하프늄막에 알루미늄을 첨가한 HfAlO막을 사용해도 좋다. 또한, 산화하프늄막 대신에, 하프늄알루미네이트막, HfON막(하프늄옥시나이트라이드막), HfSiO막(하프늄실리케이트막), HfSiON막(하프늄실리콘옥시니트라이드막), HfAlO막과 같은 다른 하프늄계 절연막을 사용할 수도 있다. 또한, 이 하프늄계 절연막에 산화탄탈, 산화니오븀, 산화티타늄, 산화지르코늄, 산화란탄, 산화이트륨 등의 산화물을 도입한 하프늄계 절연막을 사용할 수도 있다. 하프늄계 절연막은, 산화하프늄막과 마찬가지로, 산화실리콘막이나 산질화실리콘막보다 유전율이 높으므로, 산화하프늄막을 사용한 경우와 마찬가지의 효과가 얻어진다.
여기서, 도 9에 도시하는 SRAM 형성 영역 SRR1이나 SRAM 형성 영역 SRR2에는, 저내압 트랜지스터가 형성되지만, SOI 기판의 다른 영역에는 I/O 영역이 있고, 이 I/O 영역에는 저내압 트랜지스터보다도 내압이 높은 고내압 트랜지스터가 형성된다. 이때, 고내압 트랜지스터의 게이트 절연막 GOX의 막 두께는, 내압을 확보하기 위하여, 저내압 트랜지스터의 게이트 절연막 GOX의 막 두께보다도 두껍게 되어 있다. 그리고, 게이트 절연막 GOX의 형성은, 예를 들어 열산화법으로 대표되는 산화 공정(열처리 공정)에서 실시된다. 이로 인해, 저내압 트랜지스터와 고내압 트랜지스터 모두 포함되어 있는 반도체 장치의 제조 공정에 있어서는, 막 두께가 얇은 저내압 트랜지스터의 게이트 절연막 GOX를 형성할 뿐 아니라, 막 두께가 두꺼운 고내압 트랜지스터의 게이트 절연막 GOX도 형성할 필요가 있어, 산화 공정이 증가하게 된다.
이 결과, 소자 분리 영역 STI1에 의해 구획되어 있는 활성 영역 ACT1에서는, 상술한 산화 공정의 증가에 의해 소자 분리 영역 STI1과의 경계로부터 활성 영역 ACT1의 단부로의 산화막의 침식이 발생하기 쉬워, 활성 영역 ACT1의 면적(사이즈)이 작아지는 현상이 발생한다. 마찬가지로, 소자 분리 영역 STI2에 의해 구획되어 있는 활성 영역 ACT2에서는, 상술한 산화 공정의 증가에 의해 소자 분리 영역 STI2와의 경계로부터 활성 영역 ACT2의 단부로의 산화막의 침식이 발생하기 쉬워, 활성 영역 ACT2의 면적(사이즈)이 작아지는 현상이 발생한다. 여기서, 산화막의 침식은 장소에 따라 변동된다고 생각되는 점에서, 도 9에서는, 예를 들어 SRAM 형성 영역 SRR1에 형성되어 있는 활성 영역 ACT1의 사이즈가, SRAM 형성 영역 SRR2에 형성되어 있는 활성 영역 ACT2의 사이즈보다도 작게 되어 있도록 도시되어 있다. 즉, 고내압 트랜지스터의 게이트 절연막 GOX를 형성하는 산화 공정의 추가에 의해, SRAM 형성 영역 SRR1에 형성되어 있는 활성 영역 ACT1의 사이즈와, SRAM 형성 영역 SRR2에 형성되어 있는 활성 영역 ACT2의 사이즈에 변동이 발생하게 된다.
그 후, 게이트 절연막 GOX 위에 폴리실리콘막 PF1을 형성한다. 폴리실리콘막 PF1은, 예를 들어 CVD법을 사용하여 형성할 수 있다. 그 후, 포토리소그래피 기술 및 이온 주입법을 사용하여, 폴리실리콘막 PF1 중에 인이나 비소 등의 n형 불순물을 도입한다.
그리고, 도 10에 도시한 바와 같이 포토리소그래피 기술 및 에칭 기술을 사용하여, 폴리실리콘막 PF1을 가공함으로써, SRAM 형성 영역 SRR1에 게이트 전극 GE1을 형성하고, SRAM 형성 영역 SRR2에 게이트 전극 GE2를 형성한다. 여기서, 게이트 전극 GE1이나 게이트 전극 GE2를 구성하는 폴리실리콘막 PF1 중에 n형 불순물이 도입되어 있다. 이로 인해, 게이트 전극 GE1의 일함수값이나 게이트 전극 GE2의 일함수값을 실리콘의 전도대 근방(4.15eV)의 값으로 할 수 있으므로, ｎ채널형 전계 효과 트랜지스터의 임계값 전압을 저감시킬 수 있다.
계속해서, 도 11에 도시한 바와 같이 포토리소그래피 기술 및 이온 주입법을 사용함으로써, SRAM 형성 영역 SRR1에 있어서는, 게이트 전극 GE1에 정합한 얕은 저농도 불순물 확산 영역 EX1을 형성하고, SRAM 형성 영역 SRR2에 있어서는, 게이트 전극 GE2에 정합한 얕은 저농도 불순물 확산 영역 EX1을 형성한다. 이 얕은 저농도 불순물 확산 영역 EX1은 n형 반도체 영역이다. 그리고, 도 11에 도시한 바와 같이, 서로 이격하는 한 쌍의 얕은 저농도 불순물 확산 영역 EX1 사이에 놓인 영역이 채널 영역 CH로 된다.
이어서, 도 12에 도시한 바와 같이, SOI 기판 위에 산화실리콘막을 형성한다. 산화실리콘막은, 예를 들어 CVD법을 사용하여 형성할 수 있다. 그리고, 산화실리콘막을 이방성 에칭함으로써, SRAM 형성 영역 SRR1에 있어서는, 사이드 월 스페이서 SW를 게이트 전극 GE1의 양측 측벽에 형성하고, SRAM 형성 영역 SRR2에 있어서는, 사이드 월 스페이서 SW를 게이트 전극 GE2의 양측 측벽에 형성한다. 사이드 월 스페이서 SW는, 예를 들어 산화실리콘막의 단층막으로 형성되지만, 이에 한정하지 않고, 질화실리콘막이나 산질화실리콘막을 사용해도 좋다. 또한, 질화실리콘막, 산화실리콘막 및 산질화실리콘막 중 어느 하나를 조합한 적층막을 포함하는 사이드 월 스페이서 SW를 형성해도 좋다.
계속해서, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, SRAM 형성 영역 SRR1 및 SRAM 형성 영역 SRR2 각각의 영역에서, 사이드 월 스페이서 SW에 정합한 깊은 고농도 불순물 확산 영역 NR1을 형성한다. 깊은 고농도 불순물 확산 영역 NR1은 n형 반도체 영역이다. SRAM 형성 영역 SRR1에 있어서는, 이 깊은 고농도 불순물 확산 영역 NR1과 얕은 저농도 불순물 확산 영역 EX1에 의해 소스 영역 SR1이 형성된다. 또한, SRAM 형성 영역 SRR1에 있어서는, 깊은 고농도 불순물 확산 영역 NR1과 얕은 저농도 불순물 확산 영역 EX1에 의해 드레인 영역 DR1이 형성된다. 마찬가지로, SRAM 형성 영역 SRR2에 있어서도, 깊은 고농도 불순물 확산 영역 NR1과 얕은 저농도 불순물 확산 영역 EX1에 의해 소스 영역 SR2가 형성된다. 또한, SRAM 형성 영역 SRR2에 있어서도, 깊은 고농도 불순물 확산 영역 NR1과 얕은 저농도 불순물 확산 영역 EX1에 의해 드레인 영역 DR2가 형성된다.
이렇게 소스 영역 SR1과 드레인 영역 DR1을 얕은 저농도 불순물 확산 영역 EX1과 깊은 고농도 불순물 확산 영역 NR1로 형성함으로써, 소스 영역 SR1 및 드레인 영역 DR1을 LDD(Lightly Doped Drain) 구조로 할 수 있다. 마찬가지로, 소스 영역 SR2와 드레인 영역 DR2를 얕은 저농도 불순물 확산 영역 EX1과 깊은 고농도 불순물 확산 영역 NR1로 형성함으로써, 소스 영역 SR2 및 드레인 영역 DR2를 LDD 구조로 할 수 있다. 이상과 같이 하여, 깊은 고농도 불순물 확산 영역 NR1을 형성한 후, SOI 기판에 대하여 1000℃ 정도의 열처리를 행한다. 이에 의해, 도입한 불순물의 활성화가 행하여진다.
이어서, 도 13에 도시한 바와 같이 디클로로실란과 염화수소를 원료 가스에 포함하는 동일 조건의 선택 에피택셜 성장법에 의해, SRAM 형성 영역 SRR1에 있어서는 소스 영역 SR1 위에 밀어올림 소스층 EP(S1)를 형성하고, 또한, 드레인 영역 DR1 위에 밀어올림 드레인층 EP(D1)를 형성한다. 동시에, SRAM 형성 영역 SRR2에 있어서는, 소스 영역 SR2 위에 밀어올림 소스층 EP(S2)를 형성하고, 또한 드레인 영역 DR2 위에 밀어올림 드레인층 EP(D2)를 형성한다. 이때, 본 실시 형태에 있어서의 반도체 장치의 제조 공정에서는, 하지층으로 되는 활성 영역의 사이즈(면적)가 좁을수록, 활성 영역 위에 형성되는 「밀어올림층」의 두께가 두꺼워지는 새로운 현상이 발생한다. 즉, 본 실시 형태에서는, SRAM 형성 영역 SRR1에 형성되어 있는 활성 영역 ACT1의 사이즈가, SRAM 형성 영역 SRR2에 형성되어 있는 활성 영역 ACT2의 사이즈보다도 작다. 이로 인해, 본 실시 형태에 의하면, 밀어올림 소스층 EP(S1)의 높이는, 밀어올림 소스층 EP(S2)의 높이보다도 높게 되고, 또한 밀어올림 드레인층 EP(D1)의 높이는, 밀어올림 드레인층 EP(D2)의 높이보다도 높게 된다.
이하에, 상술한 새로운 현상이 발생하는 메커니즘에 관한 추측에 대하여 설명한다. 본 실시 형태에 있어서의 선택 에피택셜 성장법에서는, 디클로로실란과 염화수소를 포함하는 원료 가스가 사용되고 있다. 이때, 디클로로실란은, 실리콘의 성막 재료로서 기능하는 한편, 염화수소는 에칭 재료로서 기능한다. 즉, 본 실시 형태에서 사용하고 있는 선택 에피택셜 성장법에서는, 실리콘을 퇴적하면서, 동시에 일부를 에칭함으로써, 커버리지의 양호한 막을 형성하고 있다.
여기서, 상대적으로 사이즈(면적)가 작은 활성 영역 ACT1과, 상대적으로 사이즈(면적)가 큰 활성 영역 ACT2 위에 상술한 선택 에피택셜 성장법으로 실리콘을 퇴적하는 것을 생각한다. 예를 들어, 동일한 양의 원료 가스가, 각각 활성 영역 ACT1과 활성 영역 ACT2에 공급된다고 하자. 이 경우, 사이즈가 작은 활성 영역 ACT1에 있어서는, 단위 면적당 원료 가스의 양이, 사이즈가 큰 활성 영역 ACT2보다도 많게 된다. 이것은, 디클로로실란에 기인하는 실리콘의 성막량은, 사이즈가 큰 활성 영역 ACT2보다도, 사이즈가 작은 활성 영역 ACT1이 더 많아지는 것을 의미하고 있다. 동시에, 염화수소에 기인하는 실리콘의 에칭량도, 사이즈가 큰 활성 영역 ACT2보다도, 사이즈가 작은 활성 영역 ACT1이 더 많아지게 된다. 즉, 디클로로실란에 기인하는 성막 레이트와, 염화수소에 기인하는 에칭 레이트란, 활성 영역의 사이즈가 커질수록 작아진다는 사이즈 의존성을 갖고 있게 된다. 즉, 디클로로실란에 기인하는 성막 레이트의 활성 영역 사이즈에 대한 사이즈 의존성은, 활성 영역 사이즈가 커짐에 따라 성막 레이트가 작아지는 의존성이다. 마찬가지로, 염화수소에 기인하는 에칭 레이트의 활성 영역 사이즈에 대한 사이즈 의존성은, 활성 영역 사이즈가 커짐에 따라 에칭 레이트가 작아지는 의존성이다.
이때, 도 14에 도시한 바와 같이 디클로로실란에 기인하는 성막 레이트의 사이즈 의존성과, 염화수소에 기인하는 에칭 레이트의 사이즈 의존성이 동등하다고 하면, 예를 들어 성막 레이트와 에칭 레이트 모두가 사이즈 의존성을 갖고 있다고 해도, 활성 영역 폭(W1)일 때의 성막 레이트와 에칭 레이트의 차로 표현되는 퇴적막 두께(T)와, 활성 영역 폭(W2)일 때의 성막 레이트와 에칭 레이트의 차로 표현되는 퇴적막 두께(T)는 동등해진다.
이 점에 관하여, 본 발명자가 검토한 바, 디클로로실란은 성막 원료로서 소비되기 때문에, 사이즈 의존성이 강하다고 생각되어지는 한편, 염화수소는 원료로서 소비되는 것이 아니라, 동일한 염화수소가 몇번이나 에칭에 관여할 수 있다고 생각되어지기 때문에, 소비되기 어려워 사이즈 의존성이 약하다고 생각되어진다. 이것은, 특정한 성막 조건에서는, 디클로로실란에 기인하는 성막 레이트의 활성 영역 사이즈에 대한 사이즈 의존성이, 염화수소에 기인하는 에칭 레이트의 활성 영역 사이즈에 대한 사이즈 의존성보다도 커지는 현상이 현재화되는 것을 생각할 수 있다. 이 경우, 도 15에 도시한 바와 같이 활성 영역 폭(W1)일 때의 성막 레이트와 에칭 레이트의 차로 표현되는 퇴적막 두께(T1)는, 활성 영역 폭(W2)일 때의 성막 레이트와 에칭 레이트의 차로 표현되는 퇴적막 두께(T2)보다도 크게 된다. 따라서, 디클로로실란에 기인하는 성막 레이트의 활성 영역 사이즈에 대한 사이즈 의존성이, 염화수소에 기인하는 에칭 레이트의 활성 영역 사이즈에 대한 사이즈 의존성보다도 커지는 성막 조건에 의하면, 하지층으로 되는 활성 영역의 사이즈(면적)가 좁을수록 활성 영역 위에 형성되는 「밀어올림층」의 두께를 두껍게 할 수 있다.
구체적인 성막 조건으로서는, 예를 들어 디클로로실란과 염화수소를 포함하는 원료 가스를 사용하는 선택 에피택셜 성장 공정을, 650℃ 이상 900℃ 이하의 가열 온도이면서, 또한 133.3Pa(1torr) 이상 50×133.3Pa(50torr) 이하의 압력에서 실시하는 경우를 예시할 수 있다. 또한, 바람직하게는, 700℃ 이상 850℃ 이하의 가열 온도이면서, 또한 10×133.3Pa(10torr)의 압력에서 실시하는 경우를 예시할 수 있다.
그 후, 도 16에 도시한 바와 같이 SOI 기판 위에 코발트막을 형성한다. 이때, SRAM 형성 영역 SRR1에 있어서는, 게이트 전극 GE1에 직접 접하도록 코발트막이 형성되고, SRAM 형성 영역 SRR2에 있어서는, 게이트 전극 GE2에 직접 접하도록 코발트막이 형성된다. 또한, SRAM 형성 영역 SRR1과 SRAM 형성 영역 SRR2의 어느 영역에서든 깊은 고농도 불순물 확산 영역 NR1에 코발트막이 직접 접한다. 코발트막은, 예를 들어 스퍼터링법을 사용하여 형성할 수 있다. 그리고, 코발트막을 형성한 후, SOI 기판에 대하여 열처리를 실시함으로써, SRAM 형성 영역 SRR1에 있어서는, 게이트 전극 GE1을 구성하는 폴리실리콘막 PF1과 코발트막을 반응시켜, 코발트 실리사이드막을 포함하는 실리사이드막 SL을 형성한다. 마찬가지로, SRAM 형성 영역 SRR2에 있어서는, 게이트 전극 GE2를 구성하는 폴리실리콘막 PF1과 코발트막을 반응시켜, 코발트실리사이드막을 포함하는 실리사이드막 SL을 형성한다. 이에 의해, 게이트 전극 GE1 및 게이트 전극 GE2는 폴리실리콘막 PF1과 실리사이드막 SL의 적층 구조로 된다. 실리사이드막 SL은, 게이트 전극 GE1이나 게이트 전극 GE2의 저저항화를 위하여 형성된다. 마찬가지로, SRAM 형성 영역 SRR1과 SRAM 형성 영역 SRR2의 어느 영역에서든, 상술한 열처리에 의해 깊은 고농도 불순물 확산 영역 NR1의 표면에 있어서, 실리콘과 코발트막이 반응하여 코발트실리사이드막을 포함하는 실리사이드막 SL이 형성된다. 이로 인해, SRAM 형성 영역 SRR1에서는, 소스 영역 SR1 및 드레인 영역 DR1의 저저항화를 도모할 수 있음과 함께, SRAM 형성 영역 SRR2에서는 소스 영역 SR2 및 드레인 영역 DR2의 저저항화를 도모할 수 있다. 그리고, 미반응의 코발트막은 SOI 기판 위로부터 제거된다.
또한, 본 실시 형태에서는, 코발트실리사이드막을 포함하는 실리사이드막 SL을 형성하고 있지만, 예를 들어 코발트실리사이드막 대신에 니켈실리사이드막이나 티타늄실리사이드막이나 플라티나실리사이드막으로 실리사이드막 SL을 형성해도 좋다.
이상과 같이 하여, 본 실시 형태에 의하면, SRAM 형성 영역 SRR1에 전계 효과 트랜지스터 Q1을 제조하고, 또한 SRAM 형성 영역 SRR2에 전계 효과 트랜지스터 Q2를 제조할 수 있다. 그 후, 도 17에 도시한 바와 같이 전계 효과 트랜지스터 Q1 및 전계 효과 트랜지스터 Q2를 형성한 SOI 기판 위에, 예를 들어 산화실리콘막을 포함하는 층간 절연막 IL1을 형성한다.
이어서, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 층간 절연막 IL1을 관통하여, SRAM 형성 영역 SRR1에서는, 소스 영역 SR1 혹은 드레인 영역 DR1에 달하는 콘택트 홀 CNT를 형성하고, SRAM 형성 영역 SRR2에서는, 소스 영역 SR2 혹은 드레인 영역 DR2에 달하는 콘택트 홀 CNT를 형성한다.
그리고, 콘택트 홀 CNT의 저면 및 내벽을 포함하는 층간 절연막 IL1 위에 티타늄/질화티타늄막을 형성한다. 티타늄/질화티타늄막은, 티타늄막과 질화티타늄막의 적층막으로 구성되고, 예를 들어 스퍼터링법을 사용함으로써 형성할 수 있다. 이 티타늄/질화티타늄막은, 예를 들어 후속 공정에서 콘택트 홀 CNT에 매립하는 막의 재료인 텅스텐이 실리콘 중에 확산되는 것을 방지하는, 소위 배리어성을 갖는다.
계속해서, 콘택트 홀 CNT를 매립하도록, SOI 기판의 주면 전체면에 텅스텐막을 형성한다. 이 텅스텐막은, 예를 들어 CVD법을 사용하여 형성할 수 있다. 그리고, 층간 절연막 IL1 위에 형성된 불필요한 티타늄/질화티타늄막 및 텅스텐막을 예로 들어 CMP법으로 제거함으로써, 플러그 PLG를 형성한다.
그 후, 도 6에 도시한 바와 같이 층간 절연막 IL1 및 플러그 PLG 위에 얇은 탄질화실리콘막과 두꺼운 산화실리콘막을 포함하는 층간 절연막 IL2를 형성한다. 계속해서, 포토리소그래피 기술 및 에칭 기술을 사용하여, 층간 절연막 IL2의 패터닝을 행하고, 탄질화실리콘막을 에칭 스토퍼로 하여 산화실리콘막을 에칭한다. 계속해서, 탄질화실리콘막을 에칭함으로써, 층간 절연막 IL2에 배선 홈을 형성한다.
계속해서, 배선 홈 내에 질화탄탈륨 또는 탄탈륨 등의 배리어 금속막을 형성하고, 배리어 금속막 위에 구리를 주성분으로 하는 도전성 막을 도금법 등에 의해 형성한다. 그 후, 배선 홈 외부의 구리막과 배리어 금속막을 CMP법 등에 의해 제거함으로써, 층간 절연막 IL2에 매립된 배선 L1이 완성된다. 이 후, 배선 L1의 상층에 다층 배선을 형성하지만, 여기에서의 설명은 생략한다. 이상과 같이 하여, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다.
본 실시 형태에 있어서의 반도체 장치의 제조 방법에 의하면, 공정을 복잡화 시키지 않고, 디클로로실란과 염화수소를 원료 가스에 포함하고, 또한 동일 조건의 선택 에피택셜 성장법에 의해, 자동으로 본 실시 형태에 있어서의 반도체 장치의 특징 구성을 실현할 수 있다. 즉, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 의하면, 열처리 공정에 기인하는 활성 영역의 사이즈에 변동이 발생하는 경우에도 변동에 기인하는 전류 변동이 적어지는 방향으로 활성 영역의 사이즈에 따른 「밀어올림층」의 막 두께가 자동으로 조정된다. 이로 인해, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 의하면, 수율 저하를 초래하지 않아, 반도체 장치의 성능 저하를 억제할 수 있다.
<변형예>
실시 형태에서는, 동일한 기능의 회로에 사용되는 복수의 트랜지스터에 있어서, 설계값에서는 동일한 사이즈의 활성 영역에 형성되지만, 반도체 장치의 제조 공정에서 추가되는 열처리 공정(산화 공정)에 의해, 각각의 활성 영역에서의 산화막에 의한 침식이 상이하고, 이에 의해 발생하는 복수의 트랜지스터에서의 전류 변동을 「밀어올림층」의 두께를 바꿈으로써 저감시키는 예에 대하여 설명했다. 본 변형예에서는, 다른 기능의 회로에 사용되는 복수의 트랜지스터가 상이한 사이즈의 활성 영역에 형성되는 것을 전제로 하고, 상이한 사이즈의 활성 영역 각각에 형성하는 「밀어올림층」의 두께를 바꾸는 예에 대하여 설명한다.
예를 들어, SRAM에 사용되는 전계 효과 트랜지스터의 사이즈와, 로직 회로에 사용되는 전계 효과 트랜지스터는 모두 저내압 트랜지스터로 구성되지만, SRAM의 슈링크화가 진행되고 있는 점에서, SRAM에 사용되는 전계 효과 트랜지스터의 사이즈는, 로직 회로에 사용되는 전계 효과 트랜지스터의 사이즈보다도 작다. 이것은, SRAM에 사용되는 전계 효과 트랜지스터가 형성되는 활성 영역의 사이즈가, 로직 회로에 사용되는 전계 효과 트랜지스터가 형성되는 활성 영역의 사이즈보다도 작아지는 것을 의미한다.
그리고, 이와 같은 구성에 있어서도, 반도체 장치의 제조 공정에서 추가되는 열처리 공정(산화 공정)에 의해, 활성 영역 ACT1과 활성 영역 ACT3 각각에서의 산화막에 의한 침식이 발생한다고 생각되어진다. 예를 들어, 전계 효과 트랜지스터 Q1이 형성되어 있는 활성 영역 ACT1의 폭은, W1A로부터 W1B(W1B<W1A)로 되고, 전계 효과 트랜지스터 Q3이 형성되어 있는 활성 영역 ACT3의 폭은, W3A로부터 W3B(W3B<W3A)로 된다. 여기서, 침식의 영향은, 활성 영역 자체의 사이즈가 작을수록 커진다. 즉, 활성 영역에의 산화막의 침식에 의해 야기되는 전류의 저하는, 로직 회로에 사용되는 전계 효과 트랜지스터 Q3보다도, SRAM에 사용되는 전계 효과 트랜지스터 Q1에서 현저해지는 것으로 생각되어진다.
따라서, 본 변형예에서는, SRAM에 사용되는 전계 효과 트랜지스터 Q1의 「밀어올림층」의 두께를, 로직 회로에 사용되는 전계 효과 트랜지스터 Q3의 「밀어올림층」의 두께보다도 두껍게 형성하고 있다. 구체적으로, 도 18은 SRAM 형성 영역 SRR에 형성되어 있는 전계 효과 트랜지스터 Q1과, 로직 회로 형성 영역 LOR에 형성되어 있는 전계 효과 트랜지스터 Q3의 평면 구성을 도시하는 도면이다. 도 18에 있어서, SRAM 형성 영역 SRR에서는 전계 효과 트랜지스터 Q1이 소자 분리 영역 STI1에 의해 구획된 직사각형 형상의 활성 영역 ACT1에 형성되어 있다. 즉, 전계 효과 트랜지스터 Q1은 활성 영역 ACT1 위를 도 18의 y 방향으로 연장되는 게이트 전극 GE1과, 활성 영역 ACT1 내에서 게이트 전극 GE1을 사이에 두도록 형성된 소스 영역 SR1 및 드레인 영역 DR1을 갖고 있다. 이때, 게이트 전극 GE1의 게이트 폭 방향(y 방향)에 있어서의 활성 영역 ACT1의 폭은 W1로 되어 있다.
그리고, 소스 영역 SR1 위에는, 밀어올림 소스층 EP(S1)이 형성되어 있고, 이 밀어올림 소스층 EP(S1)과 전기적으로 접속하도록 플러그 PLG가 형성되어 있다. 마찬가지로, 드레인 영역 DR1 위에는 밀어올림 드레인층 EP(D1)이 형성되어 있고, 이 밀어올림 드레인층 EP(D1)와 전기적으로 접속하도록 플러그 PLG가 형성되어 있다. 이에 의해, 전계 효과 트랜지스터 Q1에 있어서는, 소스 영역 SR1과 밀어올림 소스층 EP(S1)에 의해 소스가 구성되고, 드레인 영역 DR1과 밀어올림 드레인층 EP(D1)에 의해 드레인이 구성된다.
한편, 도 18에 있어서 로직 회로 형성 영역 LOR에서는, 전계 효과 트랜지스터 Q3이 소자 분리 영역 STI3에 의해 구획된 직사각형 형상의 활성 영역 ACT3에 형성되어 있다. 즉, 전계 효과 트랜지스터 Q3은 활성 영역 ACT3 위를 도 18의 y 방향으로 연장되는 게이트 전극 GE3과, 활성 영역 ACT3 내에서 게이트 전극 GE3을 사이에 두도록 형성된 소스 영역 SR3 및 드레인 영역 DR3을 갖고 있다. 이때, 게이트 전극 GE3의 게이트 폭 방향(y 방향)에 있어서의 활성 영역 ACT3의 폭은 W3(W1<W3)으로 되어 있다. 즉, 도 18에 도시한 바와 같이 전계 효과 트랜지스터 Q1이 형성되어 있는 활성 영역 ACT1의 폭(W1)은, 전계 효과 트랜지스터 Q3이 형성되어 있는 활성 영역 ACT3의 폭(W3)보다도 작게 되어 있다.
그리고, 소스 영역 SR3 위에는 밀어올림 소스층 EP(S3)가 형성되어 있고, 이 밀어올림 소스층 EP(S3)와 전기적으로 접속하도록 플러그 PLG가 형성되어 있다. 마찬가지로, 드레인 영역 DR3 위에는 밀어올림 드레인층 EP(D3)가 형성되어 있고, 이 밀어올림 드레인층 EP(D3)와 전기적으로 접속하도록 플러그 PLG가 형성되어 있다. 이에 의해, 전계 효과 트랜지스터 Q3에 있어서는, 소스 영역 SR3과 밀어올림 소스층 EP(S3)에 의해 소스가 구성되고, 드레인 영역 DR3과 밀어올림 드레인층 EP(D3)에 의해 드레인이 구성된다.
여기서, 본 변형예에서는, 도 18에 도시한 바와 같이 전계 효과 트랜지스터 Q1에 형성되는 밀어올림 소스층 EP(S1)의 높이를, 전계 효과 트랜지스터 Q3에 형성되는 밀어올림 소스층 EP(S3)의 높이보다도 높게 하고, 또한 전계 효과 트랜지스터 Q1에 형성되는 밀어올림 드레인층 EP(D1)의 높이를, 전계 효과 트랜지스터 Q3에 형성되는 밀어올림 드레인층 EP(D3)의 높이보다도 높게 하고 있다.
이에 의해, 본 변형예에 의하면, SRAM 형성 영역 SRR에 형성되어 있는 전계 효과 트랜지스터 Q1에서는 활성 영역 ACT1의 폭(W1)이 상대적으로 작은 것에 의해, 전계 효과 트랜지스터 Q1에 흐르는 전류는 작아지지만, 밀어올림 소스층 EP(S1)의 높이 및 밀어올림 드레인층 EP(D1)의 높이가 높아지기 때문에, 소스/드레인의 저항이 작아진다. 이 결과, 본 변형예에 의하면, 전계 효과 트랜지스터 Q1에서는, 활성 영역 ACT1의 폭(W1)이 작은 것에 기인하여 전류의 감소가 현저해지지만, 밀어올림 소스층 EP(S1)의 높이 및 밀어올림 드레인층 EP(D1)의 높이를 높게 하는 것에 의한 저항의 저하에 의해, 이 전류의 감소가 억제된다.
이와 같이, 본 변형예에 있어서는, 활성 영역 ACT3의 사이즈가 큰 전계 효과 트랜지스터 Q3과, 활성 영역 ACT1의 사이즈가 작은 전계 효과 트랜지스터 Q1이 존재하는 구성에 있어서, 전류 저하가 현저해지는 활성 영역 ACT1의 작은 전계 효과 트랜지스터 Q1에 형성되는 「밀어올림층」의 두께를 두껍게 하고 있다. 이에 의해, 활성 영역 ACT1의 사이즈가 작은 SRAM에서 현저해지는 전류의 감소를 효과적으로 억제할 수 있다.
또한, 본 변형예에 있어서의 반도체 장치의 제조 방법은, 실시 형태에 있어서의 반도체 장치의 제조 방법과 마찬가지이다. 특히, 본 변형예에서는, 활성 영역 ACT3의 사이즈가 큰 전계 효과 트랜지스터와, 활성 영역 ACT1의 사이즈가 작은 전계 효과 트랜지스터가 존재하는 것이 전제이다. 이로 인해, 소자 분리 영역을 형성하는 공정에 있어서는, 예를 들어 전계 효과 트랜지스터 Q1의 게이트 전극 GE1의 게이트 폭 방향에 있어서의 활성 영역 ACT1의 폭이, 전계 효과 트랜지스터 Q3의 게이트 전극 GE3의 게이트 폭 방향에 있어서의 활성 영역 ACT3의 폭보다도 작게 되도록, 소자 분리 영역에 의해 활성 영역 ACT1 및 활성 영역 ACT3이 구획된다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 말할 필요도 없다.
1 CPU
1S 지지 기판
2 RAM
3 아날로그 회로
4 EEPROM
5 플래시 메모리
6 I/O 회로
A 축적 노드
ACT1 활성 영역
ACT2 활성 영역
ACT3 활성 영역
B 축적 노드
BOX 매립 절연층
CH 채널 영역
CHP 반도체 칩
CNT 콘택트 홀
DL 데이터선
/DL 데이터선
DR1 드레인 영역
DR2 드레인 영역
DR3 드레인 영역
EP(D1) 밀어올림 드레인층
EP(D2) 밀어올림 드레인층
EP(D3) 밀어올림 드레인층
EP(S1) 밀어올림 소스층
EP(S2) 밀어올림 소스층
EP(S3) 밀어올림 소스층
EX1 저농도 불순물 확산 영역
GE1 게이트 전극
GE2 게이트 전극
GE3 게이트 전극
GOX 게이트 절연막
IL1 층간 절연막
IL2 층간 절연막
INV1 CMOS 인버터
INV2 CMOS 인버터
LOR 로직 회로 형성 영역
L1 배선
MC 메모리 셀
NR1 고농도 불순물 확산 영역
PF1 폴리실리콘막
PLG 플러그
Qd1 구동용 트랜지스터
Qd2 구동용 트랜지스터
Qp1 부하용 트랜지스터
Qp2 부하용 트랜지스터
Qt1 전송용 트랜지스터
Qt2 전송용 트랜지스터
Q1 전계 효과 트랜지스터
Q2 전계 효과 트랜지스터
Q3 전계 효과 트랜지스터
SI 실리콘층
SL 실리사이드막
SR1 소스 영역
SR2 소스 영역
SR3 소스 영역
SRR SRAM 형성 영역
SRR1 SRAM 형성 영역
SRR2 SRAM 형성 영역
STI1 소자 분리 영역
STI2 소자 분리 영역
STI3 소자 분리 영역
SW 사이드 월 스페이서
WL 워드선

Claims (19)

  1. (a) 제1 활성 영역에 형성된 제1 전계 효과 트랜지스터,
    (b) 제2 활성 영역에 형성된 제2 전계 효과 트랜지스터를 구비하고,
    상기 제1 전계 효과 트랜지스터는,
    (a1) 상기 제1 활성 영역 내에 서로 이격하여 형성된 제1 소스 영역 및 제1 드레인 영역,
    (a2) 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 놓여진 제1 채널 영역,
    (a3) 상기 제1 채널 영역 위에 형성된 제1 게이트 절연막,
    (a4) 상기 제1 게이트 절연막 위에 형성된 제1 게이트 전극,
    (a5) 상기 제1 소스 영역 위에 형성된 제1 밀어올림 소스층,
    (a6) 상기 제1 드레인 영역 위에 형성된 제1 밀어올림 드레인층을 갖고,
    상기 제2 전계 효과 트랜지스터는,
    (b1) 상기 제2 활성 영역 내에 서로 이격하여 형성된 제2 소스 영역 및 제2 드레인 영역,
    (b2) 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 놓여진 제2 채널 영역,
    (b3) 상기 제2 채널 영역 위에 형성된 제2 게이트 절연막,
    (b4) 상기 제2 게이트 절연막 위에 형성된 제2 게이트 전극,
    (b5) 상기 제2 소스 영역 위에 형성된 제2 밀어올림 소스층,
    (b6) 상기 제2 드레인 영역 위에 형성된 제2 밀어올림 드레인층을 갖는 반도체 장치로서,
    상기 제1 게이트 전극의 게이트 폭 방향에 있어서의 상기 제1 활성 영역의 폭은, 상기 제2 게이트 전극의 게이트 폭 방향에 있어서의 상기 제2 활성 영역의 폭보다도 작고,
    상기 제1 밀어올림 소스층의 표면의 높이는, 상기 제2 밀어올림 소스층의 표면의 높이보다도 높고, 또한 상기 제1 밀어올림 드레인층의 표면의 높이는, 상기 제2 밀어올림 드레인층의 표면의 높이보다도 높은, 반도체 장치.
  2. 제1항에 있어서, 상기 제1 밀어올림 소스층의 표면의 높이는, 상기 제1 밀어올림 소스층의 표면 중 가장 높은 위치에서의 높이이고, 또한 상기 제2 밀어올림 소스층의 표면의 높이는, 상기 제2 밀어올림 소스층의 표면 중 가장 높은 위치에서의 높이이며,
    상기 제1 밀어올림 드레인층의 표면의 높이는, 상기 제1 밀어올림 드레인층의 표면 중 가장 높은 위치에서의 높이이고, 또한 상기 제2 밀어올림 드레인층의 표면의 높이는, 상기 제2 밀어올림 드레인층의 표면 중 가장 높은 위치에서의 높이인, 반도체 장치.
  3. 제1항에 있어서, 상기 제1 밀어올림 소스층의 두께는, 상기 제2 밀어올림 소스층의 두께보다도 두껍고, 또한 상기 제1 밀어올림 드레인층의 두께는, 상기 제2 밀어올림 드레인층의 두께보다도 두꺼운, 반도체 장치.
  4. 제1항에 있어서, 상기 제1 밀어올림 소스층은, 표층에 형성된 실리사이드막을 포함하고,
    상기 제2 밀어올림 소스층은, 표층에 형성된 실리사이드막을 포함하고,
    상기 제1 밀어올림 드레인층은, 표층에 형성된 실리사이드막을 포함하고,
    상기 제2 밀어올림 드레인층은, 표층에 형성된 실리사이드막을 포함하는, 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 장치는, 지지 기판과, 상기 지지 기판 위에 형성된 매립 절연층과, 상기 매립 절연층 위에 형성된 실리콘층을 포함하는 SOI 기판을 갖고,
    상기 제1 활성 영역 및 상기 제2 활성 영역은, 상기 SOI 기판의 상기 실리콘층에 형성되어 있는, 반도체 장치.
  6. 제5항에 있어서, 상기 실리콘층의 상면을 기준으로 한 상기 제1 밀어올림 소스층의 두께는, 상기 실리콘층의 상면을 기준으로 한 상기 제2 밀어올림 소스층의 두께보다도 두껍고, 또한 상기 실리콘층의 상면을 기준으로 한 상기 제1 밀어올림 드레인층의 두께는, 상기 실리콘층의 상면을 기준으로 한 상기 제2 밀어올림 드레인층의 두께보다도 두꺼운, 반도체 장치.
  7. 제5항에 있어서, 상기 매립 절연층의 상면을 기준으로 한 상기 제1 밀어올림 소스층의 두께는, 상기 매립 절연층의 상면을 기준으로 한 상기 제2 밀어올림 소스층의 두께보다도 두껍고, 또한 상기 매립 절연층의 상면을 기준으로 한 상기 제1 밀어올림 드레인층의 두께는, 상기 매립 절연층의 상면을 기준으로 한 상기 제2 밀어올림 드레인층의 두께보다도 두꺼운, 반도체 장치.
  8. 제1항에 있어서, 상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터는, 동일한 기능을 갖는 회로의 구성 요소인, 반도체 장치.
  9. 제8항에 있어서, 상기 회로는 로직 회로인, 반도체 장치.
  10. 제8항에 있어서, 상기 회로는 SRAM인, 반도체 장치.
  11. 제1항에 있어서, 상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터는, 서로 다른 기능을 갖는 회로의 구성 요소인, 반도체 장치.
  12. 제11항에 있어서, 상기 제1 전계 효과 트랜지스터는, SRAM의 구성 요소이며,
    상기 제2 전계 효과 트랜지스터는, 로직 회로의 구성 요소인, 반도체 장치.
  13. 제1 활성 영역에 형성된 제1 전계 효과 트랜지스터,
    제2 활성 영역에 형성된 제2 전계 효과 트랜지스터를 구비하고,
    상기 제1 전계 효과 트랜지스터는,
    상기 제1 활성 영역 내에 서로 이격하여 형성된 제1 소스 영역 및 제1 드레인 영역,
    상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 놓여진 제1 채널 영역,
    상기 제1 채널 영역 위에 형성된 제1 게이트 절연막,
    상기 제1 게이트 절연막 위에 형성된 제1 게이트 전극,
    상기 제1 소스 영역 위에 형성된 제1 밀어올림 소스층,
    상기 제1 드레인 영역 위에 형성된 제1 밀어올림 드레인층을 갖고,
    상기 제2 전계 효과 트랜지스터는,
    상기 제2 활성 영역 내에 서로 이격하여 형성된 제2 소스 영역 및 제2 드레인 영역,
    상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 놓여진 제2 채널 영역,
    상기 제2 채널 영역 위에 형성된 제2 게이트 절연막,
    상기 제2 게이트 절연막 위에 형성된 제2 게이트 전극,
    상기 제2 소스 영역 위에 형성된 제2 밀어올림 소스층,
    상기 제2 드레인 영역 위에 형성된 제2 밀어올림 드레인층을 갖고,
    상기 제1 게이트 전극의 게이트 폭 방향에 있어서의 상기 제1 활성 영역의 폭은, 상기 제2 게이트 전극의 게이트 폭 방향에 있어서의 상기 제2 활성 영역의 폭보다도 작은, 반도체 장치의 제조 방법으로서,
    (a) 상기 제1 활성 영역 위에 상기 제1 게이트 절연막을 형성하고, 또한 상기 제2 활성 영역 위에 상기 제2 게이트 절연막을 형성하는 공정,
    (b) 상기 제1 게이트 절연막 위에 상기 제1 게이트 전극을 형성하고, 또한 상기 제2 게이트 절연막 위에 상기 제2 게이트 전극을 형성하는 공정,
    (c) 상기 (b) 공정 후, 상기 제1 활성 영역 내에 상기 제1 소스 영역 및 상기 제1 드레인 영역을 형성하고, 또한 상기 제2 활성 영역 내에 상기 제2 소스 영역 및 상기 제2 드레인 영역을 형성하는 공정,
    (d) 디클로로실란과 염화수소를 원료 가스에 포함하는 동일 조건의 선택 에피택셜 성장법으로, 상기 제1 소스 영역 위에 상기 제1 밀어올림 소스층을 형성하고, 또한 상기 제1 드레인 영역 위에 상기 제1 밀어올림 드레인층을 형성하고, 또한 상기 제2 소스 영역 위에 상기 제2 밀어올림 소스층을 형성하고, 또한 상기 제2 드레인 영역 위에 상기 제2 밀어올림 드레인층을 동시에 형성하는 공정을 구비하고,
    상기 (d) 공정에 의해, 상기 제1 밀어올림 소스층의 표면의 높이는, 상기 제2 밀어올림 소스층의 표면의 높이보다도 높고, 또한 상기 제1 밀어올림 드레인층의 표면의 높이는, 상기 제2 밀어올림 드레인층의 표면의 높이보다도 높게 되는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 (d) 공정은, 650℃ 이상 900℃ 이하의 가열 온도이면서, 또한 133.3Pa 이상 50×133.3Pa 이하의 압력에서 실시하는, 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 디클로로실란에 기인하는 성막 레이트의 활성 영역 사이즈에 대한 사이즈 의존성은, 상기 염화수소에 기인하는 에칭 레이트의 활성 영역 사이즈에 대한 사이즈 의존성보다도 큰, 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 디클로로실란에 기인하는 성막 레이트의 활성 영역 사이즈에 대한 사이즈 의존성은, 활성 영역 사이즈가 커짐에 따라 성막 레이트가 작아지는 의존성이며,
    상기 염화수소에 기인하는 에칭 레이트의 활성 영역 사이즈에 대한 사이즈 의존성은, 활성 영역 사이즈가 커짐에 따라 에칭 레이트가 작아지는 의존성인, 반도체 장치의 제조 방법.
  17. 제13항에 있어서, 상기 (a) 공정 전에,
    (e) 지지 기판과, 상기 지지 기판 위에 형성된 매립 절연층과, 상기 매립 절연층 위에 형성된 실리콘층을 포함하는 SOI 기판을 준비하는 공정,
    (f) 상기 실리콘층에 소자 분리 영역을 형성함으로써, 상기 소자 분리 영역에 의해 구획된 상기 제1 활성 영역 및 상기 제2 활성 영역을 상기 실리콘층에 형성하는 공정을 갖는, 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 (f) 공정 후, 상기 (d) 공정 전에, 열처리 공정을 갖고,
    상기 열처리 공정을 거침으로써, 상기 제1 게이트 전극의 게이트 폭 방향에 있어서의 상기 제1 활성 영역의 폭은, 상기 제2 게이트 전극의 게이트 폭 방향에 있어서의 상기 제2 활성 영역의 폭보다도 작게 되는, 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 (f) 공정은, 상기 제1 게이트 전극의 게이트 폭 방향에 있어서의 상기 제1 활성 영역의 폭이, 상기 제2 게이트 전극의 게이트 폭 방향에 있어서의 상기 제2 활성 영역의 폭보다도 작게 되도록, 상기 소자 분리 영역에 의해 상기 제1 활성 영역 및 상기 제2 활성 영역을 구획하는, 반도체 장치의 제조 방법.
KR1020140105116A 2013-11-21 2014-08-13 반도체 장치 및 그 제조 방법 KR20150059084A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2013-240906 2013-11-21
JP2013240906A JP6258672B2 (ja) 2013-11-21 2013-11-21 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR20150059084A true KR20150059084A (ko) 2015-05-29

Family

ID=53172426

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140105116A KR20150059084A (ko) 2013-11-21 2014-08-13 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US10121705B2 (ko)
JP (1) JP6258672B2 (ko)
KR (1) KR20150059084A (ko)
CN (1) CN104659032A (ko)
TW (1) TWI697098B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018142575A (ja) * 2017-02-27 2018-09-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252273B2 (en) * 2014-01-03 2016-02-02 Globalfoundries Inc. Gate stack and contact structure
JP2017224732A (ja) * 2016-06-15 2017-12-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2018022543A (ja) 2016-08-05 2018-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6716450B2 (ja) * 2016-12-28 2020-07-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8800903A (nl) * 1988-04-08 1989-11-01 Koninkl Philips Electronics Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumsubstraat met geheel of gedeeltelijk verzonken veldoxide-gebieden.
JPH0677127A (ja) * 1992-08-24 1994-03-18 Hitachi Ltd 化合物半導体装置とその製法
JPH0677479A (ja) * 1992-08-26 1994-03-18 Fujitsu Ltd 半導体装置およびその製造方法
JP2000183355A (ja) * 1998-12-18 2000-06-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2001267431A (ja) 2000-03-17 2001-09-28 Nec Corp 半導体集積回路装置及びその製造方法
CN101093857A (zh) 2003-09-05 2007-12-26 株式会社东芝 场效应型晶体管及其制造方法
KR100882930B1 (ko) * 2004-12-17 2009-02-10 삼성전자주식회사 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들
JP2006237509A (ja) * 2005-02-28 2006-09-07 Toshiba Corp 半導体装置
KR100650867B1 (ko) * 2005-12-29 2006-11-28 동부일렉트로닉스 주식회사 협채널 금속 산화물 반도체 트랜지스터
JP4658977B2 (ja) * 2007-01-31 2011-03-23 エルピーダメモリ株式会社 半導体装置の製造方法
JP2008192958A (ja) * 2007-02-07 2008-08-21 Toshiba Corp 半導体装置およびその製造方法
JP2009032986A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置およびその製造方法
KR100924549B1 (ko) * 2007-11-14 2009-11-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP5691074B2 (ja) * 2008-08-20 2015-04-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2011018137A (ja) * 2009-07-07 2011-01-27 Toshiba Corp 低消費電力回路設計手法、及び半導体集積回路装置
US20110235407A1 (en) * 2010-03-24 2011-09-29 Sun-Me Lim Semiconductor memory device and a method of manufacturing the same
JP2011238745A (ja) * 2010-05-10 2011-11-24 Panasonic Corp 半導体装置及びその製造方法
US8828850B2 (en) * 2010-05-20 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing variation by using combination epitaxy growth
JP2011253857A (ja) * 2010-05-31 2011-12-15 Elpida Memory Inc 半導体装置およびその製造方法
US8492839B2 (en) * 2010-08-24 2013-07-23 International Business Machines Corporation Same-chip multicharacteristic semiconductor structures
JP5834678B2 (ja) * 2011-09-16 2015-12-24 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5837387B2 (ja) * 2011-10-11 2015-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
KR101964262B1 (ko) * 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20140001561A1 (en) * 2012-06-27 2014-01-02 International Business Machines Corporation Cmos devices having strain source/drain regions and low contact resistance
US9620506B2 (en) * 2013-05-31 2017-04-11 Stmicroelectronics, Inc. Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon region
CN103337519A (zh) * 2013-06-26 2013-10-02 清华大学 场效应晶体管及其形成方法
US20150001623A1 (en) * 2013-06-26 2015-01-01 Tsinghua University Field effect transistor and method for forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018142575A (ja) * 2017-02-27 2018-09-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
TW201521182A (zh) 2015-06-01
US20150137239A1 (en) 2015-05-21
CN104659032A (zh) 2015-05-27
TWI697098B (zh) 2020-06-21
JP2015103555A (ja) 2015-06-04
JP6258672B2 (ja) 2018-01-10
US10121705B2 (en) 2018-11-06

Similar Documents

Publication Publication Date Title
US9755012B2 (en) Semiconductor device and a method of manufacturing the same
CN107507864B (zh) 半导体器件及其制造方法
US8809934B2 (en) Semiconductor device and a manufacturing method thereof
CN107123649B (zh) 用于制造半导体器件的方法
US10651188B2 (en) Semiconductor device and a manufacturing method thereof
JP2014103204A (ja) 半導体装置の製造方法および半導体装置
KR20150059084A (ko) 반도체 장치 및 그 제조 방법
US9412748B2 (en) Method of manufacturing semiconductor device having an implanting from a second direction inclined relative to a first direction
JP2016012674A (ja) 半導体装置およびその製造方法
US20110101461A1 (en) Semiconductor device and manufacturing method thereof
CN107731819B (zh) 制造半导体器件的方法
US10002768B2 (en) Semiconductor device and manufacturing method thereof
US10411121B2 (en) Method of manufacturing semiconductor device
JP2018037692A (ja) 半導体装置
JP2011222745A (ja) 半導体装置の製造方法
JP2012059777A (ja) 半導体装置およびその製造方法
KR100444612B1 (ko) 반도체 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid