CN104659032A - 半导体器件及其制造方法 - Google Patents

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筱原博文
尾田秀一
岩松俊明
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Abstract

一种半导体器件及其制造方法，抑制半导体器件的性能降低。形成场效应晶体管(Q1)的活性区域(ACT1)的宽度小于形成场效应晶体管(Q2)的活性区域(ACT2)的宽度时，场效应晶体管(Q1)的提升源极层(EP(S1))的表面的高度高于场效应晶体管(Q2)的提升源极层(EP(S2))的表面的高度。而且场效应晶体管(Q1)的提升漏极层(EP(D1))的表面的高度高于场效应晶体管(Q2)的提升漏极层(EP(D2)的表面的高度。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造技术，例如涉及适用于具有形成在活性区域的场效应晶体管的半导体器件及其制造技术而有效的技术。
背景技术
在日本特开2010－45394号公报(专利文献1)中记载有通过使硅(Si)选择生长而在源极区域上及漏极区域上外延生长提升(迫り上げ)硅层的技术。
在先技术文献
专利文献
专利文献1：日本特开2010－45394号公报
发明内容
发明要解决的问题
例如，场效应晶体管形成被元件分离区域划分的活性区域，但通过在半导体器件的制造工序中实施的氧化工序(热处理工序)，与元件分离区域相接的活性区域的端部被氧化，存在出现活性区域的宽度小于设计值这一情况的隐患。在该情况下，场效应晶体管的电流降低则性能降低，因此从抑制半导体器件的性能降低方面考虑存在改善的余地。
从本说明书的描述和附图可以清楚地看出本发明的其它问题和新颖特征。
解决问题的手段
一实施方式的半导体器件中，在形成第一场效应晶体管的第一活性区域的宽度小于形成第二场效应晶体管的第二活性区域的宽度时，第一场效应晶体管的第一提升源极层的表面的高度高于第二场效应晶体管的第二提升源极层的表面的高度。而且第一场效应晶体管的第一提升漏极层的表面的高度高于第二场效应晶体管的第二提升漏极层的表面的高度。
实现上述半导体器件的构成的一实施方式的半导体器件的制造方法具有如下工序：用原料气体含有二氯硅烷和氯化氢的、同一条件的选择外延生长法，同时形成第一提升源极层、第一提升漏极层、第二提升源极层、第二提升漏极层的工序。
发明的效果
根据一实施方式，能够抑制半导体器件的性能降低。
附图说明
图1是表示实施方式的半导体芯片的布局构成例的图。
图2是表示SRAM的存储器单元的等价电路图。
图3是表示在多个SRAM形成区域的各区域分别形成的场效应晶体管的平面结构的图。
图4是表示通过热处理工序而对活性区域端部产生了氧化膜侵蚀后的场效应晶体管的平面结构的图。
图5是表示在实施方式中在多个SRAM形成区域的各区域分别形成的场效应晶体管的平面结构的图。
图6是并列表示图5的A1－A1线所剖切的剖视图和图5的A2－A2线所剖切的剖视图的图。
图7是并列表示图5的B1－B1线所剖切的剖视图和图5的B2－B2线所剖切的剖视图的图。
图8是表示实施方式的半导体器件的制造工序的剖视图。
图9是表示接着图8之后的半导体器件的制造工序的剖视图。
图10是表示接着图9之后的半导体器件的制造工序的剖视图。
图11是表示接着图10之后的半导体器件的制造工序的剖视图。
图12是表示接着图11之后的半导体器件的制造工序的剖视图。
图13是表示接着图12之后的半导体器件的制造工序的剖视图。
图14是表示由二氯硅烷引起的成膜速度的尺寸依存性与由氯化氢引起的蚀刻速度的尺寸依存性相等时的例子的曲线图。
图15是表示由二氯硅烷引起的成膜速度的尺寸依存性比由氯化氢引起的蚀刻速度的尺寸依存性大时的例子的曲线图。
图16是表示接着图13之后的半导体器件的制造工序的剖视图。
图17是表示接着图16之后的半导体器件的制造工序的剖视图。
图18是表示变形例的场效应晶体管的平面结构的图。
附图标记的说明
1 CPU
1S 支承衬底
2 RAM
3 模拟电路
4 EEPROM
5 闪存
6 I/O电路
A 积蓄节点
ACT1 活性区域
ACT2 活性区域
ACT3 活性区域
B 积蓄节点
BOX 埋入绝缘层
CH 沟道区域
CHP 半导体芯片
CNT 接触孔
DL 数据线
/DL 数据线
DR1 漏极区域
DR2 漏极区域
DR3 漏极区域
EP(D1) 提升漏极层
EP(D2) 提升漏极层
EP(D3) 提升漏极层
EP(S1) 提升源极层
EP(S2) 提升源极层
EP(S3) 提升源极层
EX1 低浓度杂质扩散区域
GE1 栅电极
GE2 栅电极
GE3 栅电极
GOX 栅极绝缘膜
IL1 层间绝缘膜
IL2 层间绝缘膜
INV1 CMOS反相器
INV2 CMOS反相器
LOR 逻辑电路形成区域
L1 布线
MC 存储器单元
NR1 高浓度杂质扩散区域
PF1 多晶硅膜
PLG 插塞
Qd1 驱动用晶体管
Qd2 驱动用晶体管
Qp1 负载用晶体管
Qp2 负载用晶体管
Qt1 传送用晶体管
Qt2 传送用晶体管
Q1 场效应晶体管
Q2 场效应晶体管
Q3 场效应晶体管
SI 硅层
SL 硅化物膜
SR1 源极区域
SR2 源极区域
SR3 源极区域
SRR SRAM形成区域
SRR1 SRAM形成区域
SRR2 SRAM形成区域
STI1 元件分离区域
STI2 元件分离区域
STI3 元件分离区域
SW 侧壁间隔件
WL 字线
具体实施方式
在以下实施方式中，为了方便起见，在需要时，分割为多个部分或实施方式来进行说明，除了特别明示的情况，这些内容并不是无关的，而是一方为另一方的一部分或全部变形例、详细说明、补充说明等关系。
另外，在以下实施方式中，在提及元件的数量等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明显限定于特定数量的情况等，并不限定于该特定的数量，也可以是特定的数量以上或以下。
并且，不言而喻的是，在以下实施方式中，除了特别明示的情况以及一般认为原理上明显必要的情况等，其结构要素(也包含元件、步骤等)不是必要的。
同样地，在以下实施方式中，在提及结构要素等的形状、位置关系等时，除了特别明示的情况以及一般认为原理上明显并非如此的情况等，包含实际上近似或类似于该形状等情况。上述数值以及范围也同样如此。
另外，在用于说明实施方式的全部附图中，相同的部件原则上标注相同的附图标记，并省略其重复的说明。此外，为了容易理解附图，有时即使是俯视图也附加剖面线。
(实施方式1)
＜半导体芯片的构成例＞
参照附图说明本实施方式的半导体器件。首先，对形成有包含微型计算机的系统的半导体芯片的布局构成进行说明。图1是表示本实施方式的半导体芯片CHP的布局构成例的图。在图1中，半导体芯片CHP包括：CPU(Central Processing Unit，中央处理单元)1、RAM(Random Access Memory，随机存取存储器)2、模拟电路3、EEPROM(Electrically Erasable Programmable Read Only Memory,带电可擦写可编程只读存储器)4、以及闪存5及I/O(Input/Output)电路6。
CPU(电路)1也称为中央运算处理装置，相当于计算机等的心脏部。该CPU1从存储装置读取指令并译解，基于此进行各种各样的运算和/或控制。
RAM(电路)2是能够随机地读取存储信息、即随时读取所存储的存储信息、或新写入存储信息的存储器，也称为可随时读写存储器。作为IC存储器的RAM有使用动态电路的DRAM(DynamicRAM)和使用静态电路的SRAM(StaticRAM)这两种。DRAM是需要存储保持动作的随时读写存储器，SRAM是不需要存储保持动作的随时读写存储器。在本实施方式中，由SRAM构成RAM2。
模拟电路3是对随时间连续变化的电压和/或电流的信号、即模拟信号进行处理的电路，例如由放大电路、转换电路、调制电路、振荡电路、电源电路等构成。
EEP R OM4及闪存5是可进行写入动作及消去动作的能电重写的非易失性存储器的一种，也称为可电消去的可编程只读存储器。该EEPR OM4及闪存5的存储器单元由存储(存储器)用的例如MONOS(Metal Oxide Nitride Oxide Semiconductor)型晶体管和/或MNOS(Metal Nitride Oxide Semiconductor)型晶体管构成。EEP R OM4及闪存5的写入动作及消去动作利用例如Fowler-Nordheim型隧穿现象。另外，也可使用热电子、热空穴进行写入动作、消去动作。EEP R OM4与闪存5的区别点在于，EEP R OM4是例如能以字节为单位进行消去的非易失性存储器，而闪存5是例如能以字线单位进行消去的非易失性存储器。通常，在闪存5存储由用于CPU1执行各种处理的程序等。与此相对，在EEP R OM4存储有重写频率高的各种数据。
I/O电路6是输入输出电路，是用于进行从半导体芯片CHP内向连接于半导体芯片CHP外部的设备的数据输出、从连接于半导体芯片CHP外部的设备向半导体芯片内的数据输入的电路。
本实施方式的半导体芯片CHP如上述这样构成，以下，着重说明形成于半导体芯片CHP上的各种电路中的、尤其是构成R AM2的SRAM、构成CPU1的逻辑电路。
＜SRAM的构成及动作＞
首先，说明构成SRAM的存储器单元MC的等价电路。图2是表示本实施方式的SRAM的存储器单元MC的等价电路图。如图2所示，该存储器单元MC配置在一对互补性数据线(数据线DL、数据线/(条)DL)与字线WL的交叉部，由一对驱动用晶体管Qd1、Qd2、一对负载用晶体管Qp1、Qp2及一对传送用晶体管Qt1、Qt2构成。驱动用晶体管Qd1、Qd2及传送用晶体管Qt1、Qt2由n沟道型场效应晶体管构成，负载用晶体管Qp1、Qp2由p沟道型场效应晶体管构成。
构成存储器单元MC的上述6个晶体管中的驱动用晶体管Qd1及负载用晶体管Qp1构成CMOS反相器INV1，驱动用晶体管Qd2及负载用晶体管Qp2构成CMOS反相器INV2。这些一对CMOS反相器INV1、INV2的相互的输入输出端子(积蓄节点A、B)交叉结合，构成作为存储1比特信息的信息积蓄部的触发(flip-flop)电路。此外，该触发电路的一方的输入输出端子(积蓄节点A)与传送用晶体管Qt1的源极区域、漏极区域的一方连接，另一方的输入输出端子(积蓄节点B)与传送用晶体管Qt2的源极区域、漏极区域的一方连接。
而且，传送用晶体管Qt1的源极区域、漏极区域的另一方与数据线DL连接，传送用晶体管Qt2的源极区域、漏极区域的另一方与数据线/DL连接。此外，触发电路的一端(负载用晶体管Qp1、Qp2的各源极区域)与电源电压(Vcc)连接，另一端(驱动用晶体管Qd1、Qd2的各源极区域)与基准电压(Vss)连接。
说明上述电路的工作，在一方的CMOS反相器INV1的积蓄节点A为高电位(“H”)时，驱动用晶体管Qd2导通，另一方的CMOS反相器INV2的积蓄节点B成为低电位(“L”)。因而，驱动用晶体管Qd1截止，保持积蓄节点A的高电位(“H”)。即，通过使一对CMOS反相器INV1、INV2交叉结合的锁存电路来保持相互的积蓄节点A、B的状态，在施加电源电压期间保存信息。
字线WL与传送用晶体管Qt1、Qt2的各个栅电极连接，通过该字线WL控制传送用晶体管Qt1、Qt2的导通、非导通。即，字线WL为高电位(“H”)时，传送用晶体管Qt1、Qt2导通，锁存电路与互补性数据线(数据线DL，/DL)被电连接，因此积蓄节点A、B的电位状态(“H”或“L”)表现于数据线DL、/DL，作为存储器单元MC的信息被读取。
要向存储器单元MC写入信息时，使字线WL为“H”电位电平、传送用晶体管Qt1、Qt2为导通状态而将数据线DL，/DL的信息传递到积蓄节点A、B。如以上这样能够使SRAM工作。
＜逻辑电路的构成＞
上述CPU1由逻辑电路构成，但具有任意功能的逻辑电路可以通过组合倒相电路、NAND电路、NOR电路而实现。即，构成CPU1的逻辑电路包括倒相电路、NAND电路、NOR电路。并且，CPU1能够通过组合倒相电路的动作、NAND电路的动作和NOR电路的动作，从存储装置读取指令并加以解译，基于此进行各种各样的运算、控制。
＜改善的余地＞
在上述的SRAM、逻辑电路使用场效应晶体管，但该场效应晶体管形成在被元件分离区域划分的活性区域。在此，在SRAM、逻辑电路使用的场效应晶体管由微细化的低耐压晶体管构成，但在半导体芯片，例如如图1所示，也形成用于作为与外部电路的接口的I/O电路6。该I/O电路6使用高耐压晶体管。也就是说，图1所示的半导体芯片CHP形成种类互不相同的低耐压晶体管和高耐压晶体管。此时，为了确保耐压，高耐压晶体管的栅极绝缘膜的膜厚比低耐压晶体管的栅极绝缘膜的膜厚厚。并且，栅极绝缘膜的形成是例如在以热氧化法所代表的氧化工序(热处理工序)实施的。因此，在包括低耐压晶体管和高耐压晶体管这二者的半导体器件的制造工序中，不仅要形成膜厚薄的低耐压晶体管的栅极绝缘膜，也要形成膜厚厚的高耐压晶体管的栅极绝缘膜，增加了氧化工序。
结果，在被元件分离区域划分的活性区域，由于上述的氧化工序的增加，容易产生从与元件分离区域的交界向活性区域的端部的氧化膜侵蚀，产生活性区域的面积(尺寸)变小这一现象的可能性变高。并且，若产生该现象，则例如栅宽方向的活性区域的宽度变窄，结果场效应晶体管的电流降低，引起场效应晶体管的性能降低。而且，认为分别形成有多个晶体管的活性区域的每个区域，氧化膜的侵蚀程度不同。这意味着分别形成有多个晶体管的活性区域的宽度不同，由此，流向多个晶体管的电流出现偏差。尤其是在构成SRAM的微细化的多个低耐压晶体管，若电流偏差增大，则容易招致工作余量的降低、成品率降低。
如此，例如在形成有构成SRAM、逻辑电路的低耐压晶体管和构成I/O电路的高耐压晶体管的半导体器件中，由于增加了氧化工序(热处理工序)，引起由元件分离区域划分的活性区域的面积容易产生偏差。尤其是，在形成于同一尺寸的活性区域的相同功能的电路中使用的多个场效应晶体管，本来应流过相同电流，但若活性区域的尺寸产生偏差，则电流值出现偏差，引起半导体器件的性能降低。尤其是相同功能的电路为SRAM时，SRAM工作的可靠性降低。这不限于相同功能的电路为SRAM的情况，例如在相同功能的电路为逻辑电路的情况下，也招致逻辑电路的工作可靠性的降低。因而，在形成有相同功能的电路、且形成有低耐压晶体管和高耐压晶体管的半导体器件中，要降低尤其是在相同功能的电路所使用的多个场效应晶体管之间引起的电流偏差，在这一点存在改善的余地。
以下，关于该改善的余地，例如以相同功能的电路(SRAM)所使用的多个场效应晶体管为例进行说明。图3是表示在SRAM形成区域SRR1和SRAM形成区域SRR2分别形成的场效应晶体管的平面结构的图。在图3中，在SRAM形成区域SRR1形成有例如场效应晶体管Q1，在SRAM形成区域SRR2形成有场效应晶体管Q2。具体而言，如图3所示，场效应晶体管Q1形成于由元件分离区域STI1划分的矩形形状的活性区域ACT1。也就是说，场效应晶体管Q1具有沿图3的y方向活性区域ACT1上延伸的栅电极GE1和在活性区域ACT1中以夹着栅电极GE1的方式形成的源极区域SR1及漏极区域DR1。此时，栅电极GE1的栅宽方向(y方向)的活性区域ACT1的宽度为W0。
同样，场效应晶体管Q2形成在由元件分离区域STI2划分的矩形形状的活性区域ACT2。也就是说，场效应晶体管Q2具有沿图3的y方向在活性区域ACT2上延伸的栅电极GE2和在活性区域ACT2中以夹着栅电极GE2的方式形成的源极区域SR2及漏极区域DR2。此时，栅电极GE2的栅宽方向(y方向)的活性区域ACT2的宽度为W0。即，如图3所示，形成有场效应晶体管Q1的活性区域ACT1的宽度(W0)和形成有场效应晶体管Q2的活性区域ACT2的宽度(W0)相同。
但是，在半导体器件的制造工序中实施各种热处理工序(氧化工序)。结果，如图4所示，在由元件分离区域STI1划分的活性区域ACT1和由元件分离区域STI2划分的活性区域ACT2，由于热处理工序，产生向活性区域ACT1的端部、活性区域ACT2的端部的氧化膜侵蚀，出现活性区域ACT1的面积、活性区域ACT2的面积变得小于设计值的现象。而且，若出现该现象，则例如栅宽方向的活性区域ACT1的宽度、活性区域ACT2的宽度变窄，结果场效应晶体管Q1、场效应晶体管Q2的电流降低，引起场效应晶体管Q1、场效应晶体管Q2的性能降低。进而，由于活性区域ACT1和活性区域ACT2的形成部位不同，因此认为在活性区域ACT1和活性区域ACT2，氧化膜的侵蚀程度不同。例如，如图4所示，形成有场效应晶体管Q1的活性区域ACT1的宽度为W1，且形成有场效应晶体管Q2的活性区域ACT2的宽度为W2(W1＜W2)。由此，流过场效应晶体管Q1的电流小于流过场效应晶体管Q2的电流。也就是说，在流过场效应晶体管Q1的电流与流过场效应晶体管Q2的电流之间产生偏差。如此，在本来应流过相同电流的场效应晶体管Q1与场效应晶体管Q2出现电流值偏差，SRAM的工作可靠性降低。因而，在形成有如上述的场效应晶体管Q1及场效应晶体管Q2这样的在相同功能的电路所使用的多个场效应晶体管的半导体器件中，从提高半导体器件的可靠性来谋求提高性能方面来看，存在改善的余地。
因此，在本实施方式中，针对上述改善的余地进行研究。以下，说明研究得到的本实施方式的技术构思。在本实施方式中，以SOTB晶体管为例，说明本实施方式的技术构思。但是，本实施方式的技术构思不限于SOTB晶体管，也能适用于形成提升层的块体晶体管。
＜SOTB晶体管＞
上述的SRAM、逻辑电路使用场效应晶体管。场效应晶体管通常形成在由单晶硅构成的半导体衬底(硅衬底)上，这样的场效应晶体管称为块体晶体管(bulk transistor)。
SRAM、逻辑电路所使用的场效应晶体管由微细化的低耐压晶体管构成，但从提高低耐压晶体管的性能的方面考虑，近年来，不是由块体晶体管构成低耐压晶体管，有时由形成在SOI(Silicon OnInsulator，绝缘体上硅)衬底上的被称为SOTB(Silicon On Thin BuriedOxide)晶体管的晶体管构成低耐压晶体管。
例如，SOI衬底是在由硅构成的支承衬底上形成埋入绝缘层、并在该埋入绝缘层上形成薄硅层(SOI层)的构造，将形成于该薄硅层上的场效应晶体管称为SOTB晶体管。
根据该SOTB晶体管，在形成于薄硅层的沟道区域几乎不导入导电型杂质，因此可获得相比块体晶体管能够降低由杂质偏差引起的阈值电压(Vth)、电流等的特性偏差的优点。因此，SOTB晶体管具有由于特性偏差小，在大规模集成电路尤其是SRAM中能够进行比块体晶体管低的低电压动作这一特征。而且，SOTB晶体管将位于埋入绝缘层之下的支承衬底使用于后栅极，构成所谓的双栅极晶体管，短沟道特性优异，能够形成为适于微细化的晶体管。
但是，由于形成SOTB晶体管的硅层薄，因此存在如下隐患：(1)源极区域、漏极区域的电阻变高，由于该寄生电阻导致流过SOTB晶体管的电流降低，(2)在源极区域的表层、漏极区域的表层无法充分形成硅化物膜。因此，在SOTB晶体管中，为了避免上述问题，在源极区域上、漏极区域上例如通过外延生长法而形成提升层。
＜实施方式的基本思想＞
本实施方式的基本思想是例如着眼于上述的SOTB晶体管，利用形成于SOTB晶体管的提升层，来减少在相同功能的电路所使用的多个场效应晶体管之间引起的电流偏差这一技术构思。具体而言，本实施方式的基本思想是，以在相同功能的电路所使用的多个场效应晶体管，且在使相同尺寸(面积)的活性区域分别形成的多个场效应晶体管为对象。并且，本实施方式的基本思想是，以虽然设计值为相同尺寸的活性区域，但由于在半导体器件的制造工序中增加的热处理工序(氧化工序)而使在各个活性区域的氧化膜侵蚀不同为前提。由于这样的前提构成，在宽度相对小的活性区域形成第一场效应晶体管，且在宽度相对大的活性区域形成第二场效应晶体管。在此，本实施方式的基本思想是：使在上述第一场效应晶体管形成的第一提升层的厚度大于在上述第二场效应晶体管形成的第二提升层的厚度。
＜实施方式的半导体器件的平面结构＞
以下，说明将本实施方式的基本思想具体化的半导体器件的构成，其后，说明本实施方式的半导体器件的特征。
图5是表示例如在形成有SRAM的SRAM形成区域SRR1形成的由SOTB晶体管构成的场效应晶体管Q1和在SRAM形成区域SRR2形成的由SOTB晶体管构成的场效应晶体管Q2的平面结构的图。也就是说，在图5图示了例如构成相同功能的电路(SRAM)的场效应晶体管Q1和场效应晶体管Q2。
在图5中，场效应晶体管Q1形成在由元件分离区域STI1划分的矩形形状的活性区域ACT1。也就是说，场效应晶体管Q1包括在活性区域ACT1上沿图5的y方向延伸的栅电极GE1、和在活性区域ACT1中以夹着栅电极GE1的方式形成的源极区域SR1及漏极区域DR1。此时，活性区域ACT1的y方向的宽度为W1。并且，在源极区域SR1上形成有提升源极层EP(S1)，以与该提升源极层EP(S1)电连接的方式形成有插塞PLG。同样，在漏极区域DR1上形成有提升漏极层EP(D1)，以与该提升漏极层EP(D1)电连接的方式形成有插塞PLG。由此，在场效应晶体管Q1，由源极区域SR1和提升源极层EP(S1)构成源极，由漏极区域DR1和提升漏极层EP(D1)构成漏极。
同样，在图5中，场效应晶体管Q2形成于由元件分离区域STI2划分的矩形形状的活性区域ACT2。也就是说，场效应晶体管Q2包括在活性区域ACT2上沿图5的y方向延伸的栅电极GE2和在活性区域ACT2内以夹着栅电极GE2的方式形成的源极区域SR2及漏极区域DR2。此时，活性区域ACT2的y方向的宽度为W2(W2＞W1)。并且，在源极区域SR2上形成有提升源极层EP(S2)，以与该提升源极层EP(S2)电连接的方式形成有插塞PLG。同样，在漏极区域DR2上形成有提升漏极层EP(D2)，以与该提升漏极层EP(D2)电连接的方式形成有插塞PLG。由此，在场效应晶体管Q2，由源极区域SR2和提升源极层EP(S2)构成源极，由漏极区域DR2和提升漏极层EP(D2)构成漏极。
＜实施方式的半导体器件的截面结构＞
接着，说明本实施方式的半导体器件的截面结构。图6是并列表示由图5的A1－A1线剖切的剖视图和由图5的A2－A2线剖切的剖视图的图。具体而言，图6示出形成于图5的SRAM形成区域SRR1的场效应晶体管Q1的平面图中的、由A1－A1线剖切的剖视图，以及形成于图5的SRAM形成区域SRR2的场效应晶体管Q2的平面图中的、由A2－A2线剖切的剖视图。
首先，说明形成于SRAM形成区域SRR1的场效应晶体管Q1的截面构造。在图6的左图，例如在由硅等半导体衬底构成的支承衬底1S上形成例如由氧化硅膜构成的埋入绝缘层BOX，在该埋入绝缘层BOX上形成例如由硅构成的硅层。由该支承衬底1S、埋入绝缘层BOX和硅层构成的衬底为SOI衬底。在SOI衬底的硅层形成有元件分离区域STI1，由该元件分离区域STI1划分的硅层成为活性区域ACT1。在活性区域ACT1形成有相互分离开的源极区域SR1和漏极区域DR1，以被源极区域SR1和漏极区域DR1夹持的方式形成沟道区域CH。并且，在沟道区域CH上形成有例如由氧化硅膜、和/或比氧化硅膜介电常数高的高介电常数膜构成的栅极绝缘膜GOX，在栅极绝缘膜GOX上形成有栅电极GE1。该栅电极GE1例如由多晶硅膜PF1、形成在多晶硅膜PF1上的硅化物膜SL构成。接着，在栅电极GE1的两侧的侧壁形成有例如由氧化硅膜构成的侧壁间隔件SW。
源极区域SR1由与栅电极GE1匹配的低浓度杂质扩散区域EX1和形成在低浓度杂质扩散区域EX1的外侧且与侧壁间隔件SW匹配的高浓度杂质扩散区域NR1构成。低浓度杂质扩散区域EX1和高浓度杂质扩散区域NR1由导入了磷(P)、砷(As)等n型杂质(施主)的n型半导体区域形成，低浓度杂质扩散区域EX1的杂质浓度比高浓度杂质扩散区域NR1的杂质浓度低。
漏极区域DR1由与栅电极GE1匹配的低浓度杂质扩散区域EX1和形成在低浓度杂质扩散区域EX1的外侧且与侧壁间隔件SW匹配的高浓度杂质扩散区域NR1构成。低浓度杂质扩散区域EX1和高浓度杂质扩散区域NR1由导入了磷(P)、砷(As)等n型杂质(施主)的n型半导体区域形成，低浓度杂质扩散区域EX1的杂质浓度比高浓度杂质扩散区域NR1的杂质浓度低。
接着，在源极区域SR1上形成提升源极层EP(S1)，在漏极区域DR1上形成提升漏极层EP(D1)。提升源极层EP(S1)及提升漏极层EP(D1)例如由通过外延生长法形成的硅所构成的外延层、和形成于外延层的表层的硅化物膜SL构成。硅化物膜SL例如可以由镍铂硅化物膜、镍硅化物膜、钛硅化物膜、钴硅化物膜或者铂硅化物膜等形成。
在此，由源极区域SR1和提升源极层EP(S1)形成源极，由漏极区域DR1和提升漏极层EP(D1)形成漏极。
如以上这样形成了本实施方式的场效应晶体管Q1。并且，以覆盖该场效应晶体管Q1的方式例如形成由氧化硅膜构成的层间绝缘膜IL1，在该层间绝缘膜IL1形成达到提升源极层EP(S1)或者提升漏极层EP(D1)的接触孔CNT。在接触孔CNT的内壁形成有作为势垒导体膜发挥作用的钛/氮化钛膜，并且接触孔CNT被钨膜填埋。也就是说，在接触孔CNT内形成有由势垒导体膜和钨膜构成的插塞PLG。并且，在形成有插塞PLG的层间绝缘膜IL1上，例如形成有由氧化硅膜构成的层间绝缘膜IL2，在该层间绝缘膜IL2形成有与插塞PLG电连接的布线L1。该布线L1可例如由铜布线形成，但也可以由铝布线形成。
接着，说明形成于SRAM形成区域SRR2的场效应晶体管Q2的截面构造。在图6的右图，例如在SOI衬底的硅层形成有元件分离区域STI2，由该元件分离区域STI2划分的硅层成为活性区域ACT2。在活性区域ACT2形成有相互分离开的源极区域SR2和漏极区域DR2，以被源极区域SR2和漏极区域DR2夹持的方式形成沟道区域CH。并且，在沟道区域CH上形成有例如由氧化硅膜、和/或比氧化硅膜介电常数高的高介电常数膜构成的栅极绝缘膜GOX，在栅极绝缘膜GOX上形成有栅电极GE2。该栅电极GE2例如由多晶硅膜PF1、形成在多晶硅膜PF1上的硅化物膜SL构成。接着，在栅电极GE2的两侧的侧壁形成有例如由氧化硅膜构成的侧壁间隔件SW。
源极区域SR2由与栅电极GE2匹配的低浓度杂质扩散区域EX1和形成在低浓度杂质扩散区域EX1的外侧且与侧壁间隔件SW匹配的高浓度杂质扩散区域NR1构成。低浓度杂质扩散区域EX1和高浓度杂质扩散区域NR1由导入了磷(P)、砷(As)等n型杂质(施主)的n型半导体区域形成，低浓度杂质扩散区域EX1的杂质浓度比高浓度杂质扩散区域NR1的杂质浓度低。
漏极区域DR2由与栅电极GE2匹配的低浓度杂质扩散区域EX1和形成在低浓度杂质扩散区域EX1的外侧且与侧壁间隔件SW匹配的高浓度杂质扩散区域NR1构成。低浓度杂质扩散区域EX1和高浓度杂质扩散区域NR1由导入了磷(P)、砷(As)等n型杂质(施主)的n型半导体区域形成，低浓度杂质扩散区域EX1的杂质浓度比高浓度杂质扩散区域NR1的杂质浓度低。
接着，在源极区域SR2上形成提升源极层EP(S2)，在漏极区域DR2上形成提升漏极层EP(D2)。提升源极层EP(S2)及提升漏极层EP(D2)例如由通过外延生长法形成的硅所构成的外延层、和形成于外延层的表层的硅化物膜SL构成。硅化物膜SL例如可以由镍铂硅化物膜、镍硅化物膜、钛硅化物膜、钴硅化物膜或者铂硅化物膜等形成。
在此，由源极区域SR2和提升源极层EP(S2)形成源极，由漏极区域DR2和提升漏极层EP(D2)形成漏极。
如以上这样形成了本实施方式的场效应晶体管Q2。并且，以覆盖该场效应晶体管Q2的方式例如形成由氧化硅膜构成的层间绝缘膜IL1，在该层间绝缘膜IL1形成达到提升源极层EP(S2)或者提升漏极层EP(D2)的接触孔CNT。在接触孔CNT的内壁形成有作为势垒导体膜发挥作用的钛/氮化钛膜，并且接触孔CNT被钨膜填埋。也就是说，在接触孔CNT内形成有由势垒导体膜和钨膜构成的插塞PLG。并且，在形成有插塞PLG的层间绝缘膜IL1上，例如形成有由氧化硅膜构成的层间绝缘膜IL2，在该层间绝缘膜IL2形成有与插塞PLG电连接的布线L1。该布线L1可例如由铜布线形成，但也可以由铝布线形成。
接着，图7是并列表示由图5的B1－B1线剖切的剖视图和由图5的B2－B2线剖切的剖视图的图。具体而言，图7示出形成于图5的SRAM形成区域SRR1的场效应晶体管Q1的平面图中的、由B1－B1线剖切的剖视图，以及形成于图5的SRAM形成区域SRR2的场效应晶体管Q2的平面图中的、由B2－B2线剖切的剖视图。
首先，说明在图7中形成于SRAM形成区域SRR1的场效应晶体管Q1的截面构造。在图7的左图，例如在SOI衬底的硅层形成有元件分离区域STI1，由该元件分离区域STI1划分的硅层成为活性区域ACT1。在活性区域ACT1形成有作为n型半导体区域的漏极区域DR1，在该漏极区域DR1上形成提升漏极层EP(D1)。并且，以覆盖提升漏极层EP(D1)的方式形成例如由氧化硅膜构成的层间绝缘膜IL1，在该层间绝缘膜IL1形成达到提升漏极层EP(D1)的接触孔CNT。在接触孔CNT的内壁形成有作为势垒导体膜发挥作用的钛/氮化钛膜，而且接触孔CNT被钨膜填埋。也就是说，在接触孔CNT中形成由势垒导体膜和钨膜构成的插塞PLG。并且在形成有插塞PLG的层间绝缘膜IL1上形成例如由铜布线构成的布线L1。
接着，说明在图7中形成于SRAM形成区域SRR2的场效应晶体管Q2的截面构造。在图7的右图，例如在SOI衬底的硅层形成有元件分离区域STI2，由该元件分离区域STI2划分的硅层成为活性区域ACT2。在活性区域ACT2形成有作为n型半导体区域的漏极区域DR2，在该漏极区域DR2上形成提升漏极层EP(D2)。并且，以覆盖提升漏极层EP(D2)的方式形成例如由氧化硅膜构成的层间绝缘膜IL1，在该层间绝缘膜IL1形成达到提升漏极层EP(D2)的接触孔CNT。在接触孔CNT的内壁形成有作为势垒导体膜发挥作用的钛/氮化钛膜，而且接触孔CNT被钨膜填埋。也就是说，在接触孔CNT中形成由势垒导体膜和钨膜构成的插塞PLG。并且在形成有插塞PLG的层间绝缘膜IL1上形成例如由铜布线构成的布线L1。
＜本实施方式的特征＞
如以上这样构成了本实施方式的半导体器件。接着说明本实施方式的特征点。例如，如图5及图6所示，本实施方式的特征点是以虽然设计值为相同尺寸的活性区域、但由于在半导体器件的制造工序增加的热处理工序(氧化工序)而使在各个活性区域的氧化膜侵蚀不同这一情况为前提。即，如图5及图6所示，本实施方式的特征点是以半导体器件包括在由元件分离区域STI1划分的宽度相对小的活性区域ACT1形成的场效应晶体管Q1和在由元件分离区域STI2划分的宽度相对大的活性区域ACT2形成的场效应晶体管Q2为前提。例如，在图5中，栅电极GE1的栅宽方向(y方向)的活性区域ACT1的宽度(W1)小于栅电极GE2的栅宽方向(y方向)的活性区域ACT2的宽度(W2)的构造作为前提。并且，基于该前提，本实施方式的特征点在于，如图6所示，使形成于场效应晶体管Q1的提升源极层EP(S1)的高度大于形成于场效应晶体管Q2的提升源极层EP(S2)的高度，且使形成于场效应晶体管Q1的提升漏极层EP(D1)的高度大于形成于场效应晶体管Q2的提升漏极层EP(D2)的高度。
由此，根据本实施方式，如图5及图6所示，在场效应晶体管Q1，由于活性区域ACT1的宽度(W1)相对小，因此流过场效应晶体管Q1的电流比流过场效应晶体管Q2的电流小，但由于提升源极层EP(S1)的高度及提升漏极层EP(D1)的高度变高，因此源极/漏极的电阻变小。这是由于，若提升源极层EP(S1)的高度及提升漏极层EP(D1)的高度变高，则沟道区域CH与插塞PLG之间的距离变长，而源极/漏极的截面积(与电流流动方向交叉的方向上的断面积)变大。即，由于后者的影响大于前者的影响，结果，源极/漏极的电阻变小。另一方面，在场效应晶体管Q2，由于活性区域ACT2的宽度(W2)相对大，因此流向场效应晶体管Q2的电流比流过场效应晶体管Q1的电流大，但由于提升源极层EP(S2)及提升漏极层EP(D2)的高度变低，因此源极/漏极的电阻变大。这是由于，若提升源极层EP(S2)的高度及提升漏极层EP(D2)的高度变低，则沟道区域CH与插塞PLG之间的距离变段，而源极/漏极的截面积(与电流流动方向交叉的方向上的断面积)变小。即，由于后者的影响大于前者的影响，结果，源极/漏极的电阻变大。
结果，根据本实施方式，在场效应晶体管Q1，由于活性区域ACT1的宽度(W1)小而引起相比场效应晶体管Q2电流减少，但通过提高提升源极层EP(S1)的高度及提升漏极层EP(D1)的高度来降低电阻，该电流的减少受到抑制。另一方面，在场效应晶体管Q2，由于活性区域ACT2的宽度(W2)大而引起相比场效应晶体管Q1电流减少，但通过降低提升源极层EP(S2)的高度及提升漏极层EP(D2)的高度来增加电阻，从而与场效应晶体管Q1相比，电流的减少加速。因而，根据本实施方式，通过使提升源极层EP(S1)的高度比提升源极层EP(S2)的高度高，且使提升漏极层EP(D1)的高度比提升漏极层EP(D2)的高度高，由此能够将场效应晶体管Q1的电流的减少量与场效应晶体管Q2的电流的减少量向相接近的方向平衡地修正。
这表示根据本实施方式可获得能够抑制在场效应晶体管Q1与场效应晶体管Q2之间产生的电流偏差的效果。由此，根据本实施方式，能够抑制包括场效应晶体管Q1和场效应晶体管Q2的半导体器件的性能降低。
在此，本实施方式的特征点在于使提升源极层EP(S1)的表面的高度比提升源极层EP(S2)的表面的高度高且使提升漏极层EP(D1)的表面的高度比提升漏极层EP(D2)的表面的高度高这一点，但“提升层”不限于形成为“高度”恒定。即，将提升源极层EP(S1)、提升源极层EP(S2)、提升漏极层EP(D1)和提升漏极层EP(D2)总称为“提升层”。在该情况下，关于该“提升层”的表面的高度，例如在图6中，图示了以恒定高度平坦地形成，但实际的器件构造中，“提升层”的高度不是恒定高度，认为也存在以凹凸形状形成的情况。在“提升层”的高度恒定时，提升源极层EP(S1)的表面的高度比提升源极层EP(S2)的表面的高度高、且提升漏极层EP(D1)的表面的高度比提升漏极层EP(D2)的表面的高度高这一构造，可以明确证明。另一方面，在“提升层”的高度不是恒定高度而使由凹凸形状形成的情况下，“提升层”的“高度”存在偏差，认为要证明上述特征点变得困难。因此，在本实施方式中，例如，在“提升层”的高度不是恒定高度而使由凹凸形状形成的情况下，本说明书中，“提升层”的表面的高度是指具有凹凸形状的“提升层”的表面中的最高位置处的高度。即，提升源极层EP(S1)的表面的高度是指提升源极层EP(S1)的表面中的最高位置处的高度，且提升源极层EP(S2)的表面的高度是指提升源极层EP(S2)的表面中的最高位置处的高度。同样，提升漏极层EP(D1)的表面的高度是指提升漏极层EP(D1)的表面中的最高位置处的高度，且提升漏极层EP(D2)的表面的高度是指提升漏极层EP(D2)的表面中的最高位置处的高度。由此，在“提升层”的高度不是恒定高度而使由凹凸形状形成的情况下，也能明确本实施方式的特征点。
此外，上述的本实施方式的特征点也可以用其他方式表述。即，本实施方式的特征点可以是，提升源极层EP(S1)的厚度比提升源极层EP(S2)的厚度厚，且提升漏极层EP(D1)的厚度比提升漏极层EP(D2)的厚度厚。在该情况下，“提升层”包括形成于表层的硅化物膜。也就是说，提升源极层EP(S1)包括形成于表层的硅化物膜，提升源极层EP(S2)包括形成于表层的硅化物膜。同样，提升漏极层EP(D1)包括形成于表层的硅化物膜，提升漏极层EP(D2)包括形成于表层的硅化物膜。由此，在提升源极层EP(S1)的厚度比提升源极层EP(S2)的厚度厚、且提升漏极层EP(D1)的厚度比提升漏极层EP(D2)的厚度厚的构成中，各个“提升层”的厚度是也包括硅化物膜的厚度时也成立。也就是说，提升源极层EP(S1)的厚度比提升源极层EP(S2)的厚度厚、且提升漏极层EP(D1)的厚度比提升漏极层EP(D2)的厚度厚这一特征构成，在“提升层”的表层未形成硅化物膜的阶段的构造成立，在“提升层”的表层形成有硅化物膜的阶段的构造也成立。
而且，例如，在本实施方式中，场效应晶体管Q1及场效应晶体管Q2形成于SOI衬底上。因而，在提升源极层EP(S1)的厚度比提升源极层EP(S2)的厚度厚，且提升漏极层EP(D1)的厚度比提升漏极层EP(D2)的厚度厚这一构成中，厚度的基准可以是例如以SOI衬底的硅层的上表面为基准。在该情况下，上述的本实施方式的特征点可以表述为，以硅层的上表面为基准的提升源极层EP(S1)的厚度比以硅层的上表面为基准的提升源极层EP(S2)的厚度厚，且以硅层的上表面为基准的提升漏极层EP(D1)的厚度比以硅层的上表面为基准的提升漏极层EP(D2)的厚度厚。
此外，厚度的基准可以是例如以SOI衬底的埋入绝缘层的上表面为基准。在该情况下，上述的本实施方式的特征点可以表述为，以埋入绝缘层的上表面为基准的提升源极层EP(S1)的厚度比以埋入绝缘层的上表面为基准的提升源极层EP(S2)的厚度厚く，且以埋入绝缘层的上表面为基准的提升漏极层EP(D1)的厚度比以埋入绝缘层的上表面为基准的提升漏极层EP(D2)的厚度厚。
另外，例如，场效应晶体管Q1及场效应晶体管Q2可以是通常的形成于半导体衬底上的块体晶体管，在该情况下，“提升层”的厚度的基准可以是以半导体衬底的表面为基准。
＜实施方式的半导体器件的制造方法＞
本实施方式的半导体器件如上述这样构成，以下参照附图说明其制造方法。本实施方式的半导体器件的制造方法中，在实现上述的半导体器件的特征构成时，在以下方面具有特征点。即，用同一条件的选择外延生长法，同时在图6所示的源极区域SR1上形成提升源极层EP(S1)，且在漏极区域DR1上形成提升漏极层EP(D1)，且在源极区域SR2上形成提升源极层EP(S2)，且在漏极区域DR2上形成提升漏极层EP(D2)。也就是说，本实施方式的半导体器件的制造方法中，用选择外延生长法所形成的“提升层”的厚度，在特定的成膜条件下，成为基底层的活性区域的尺寸(面积)越窄，形成于活性区域上的“提升层”的厚度越厚，利用这一新现象实现上述的半导体器件的特征构成。
以下，详细说明本实施方式的半导体器件的制造方法。首先，如图8所示，准备由用硅构成的支承衬底1S、形成于支承衬底1S上的埋入绝缘层BOX、形成于埋入绝缘层BOX上的硅层SI构成的SOI衬底。此时，SOI衬底为呈大致圆盘形状的半导体晶片的状态。并且，在SOI衬底的硅层SI形成分离元件之间的元件分离区域。该元件分离区域是为了使元件互不干扰而设置的。具体而言，在SRAM形成区域SRR1形成元件分离区域STI1，在SRAM形成区域SRR2形成元件分离区域STI2。这些元件分离区域STI1及元件分离区域STI2可以使用例如LOCOS(local Oxidation of silicon)法、STI(shallow trench isolation)法而形成。例如在STI法，如以下这样形成元件分离区域STI1及元件分离区域STI2。即，在SOI衬底的硅层SI使用光刻技术及蚀刻技术形成元件分离槽。然后，以填埋元件分离槽的方式在SOI衬底上形成氧化硅膜，其后，通过化学机械研磨法(CMP；chemical mechanicalpolishing)，将形成在SOI衬底上的不需要的氧化硅膜除去。由此，能够形成仅在元件分离槽内埋入有氧化硅膜而成的元件分离区域STI1及元件分离区域STI2。由此，在SRAM形成区域SRR1，在SOI衬底的硅层SI形成由元件分离区域STI1划分的活性区域ACT1，在SRAM形成区域SRR2，在SOI衬底的硅层SI形成由元件分离区域STI2划分的活性区域ACT2。在此，形成在SRAM形成区域SRR1的活性区域ACT1的尺寸(面积)与形成在SRAM形成区域SRR2的活性区域ACT2的尺寸(面积)相同。
接着，如图9所示，在SOI衬底的硅层SI上形成栅极绝缘膜GOX。栅极绝缘膜GOX例如由氧化硅膜形成，可以使用例如热氧化法而形成。但是，栅极绝缘膜GOX不限于氧化硅膜，可以各种变更，例如可以使栅极绝缘膜GOX为氮氧化硅膜(SiON)。即，可以做成在栅极绝缘膜GOX导入氮的构造。氮氧化硅膜与氧化硅膜相比，抑制膜中的界面能级的发生、减少电子阱的效果较好。因而，能提高栅极绝缘膜GOX的热载流子耐性，提高绝缘耐性。此外，氮氧化硅膜与氧化硅膜相比，杂质难以贯通。因此，通过栅极绝缘膜GOX使用氮氧化硅膜，能够抑制由于栅电极中的杂质向硅层SI侧扩散所引起的阈值电压的变动。要形成氮氧化硅膜，只要例如在NO、NO2或NH3的含氮的气氛中进行热处理即可。此外，在SOI衬底的硅层SI形成了由氧化硅膜构成的栅极绝缘膜GOX后，在含氮的气氛中对SOI衬底进行热处理，向栅极绝缘膜GOX导入氮，由此也可得到同样的效果。
此外，栅极绝缘膜GOX可以由例如比氧化硅膜的介电常数高的高介电常数膜形成。例如作为比氧化硅膜的介电常数高的高介电常数膜可以使用作为铪氧化物的一种的氧化铪膜(HfO2膜)。还可以使用在氧化铪膜添加了铝的HfAlO膜。还可以取代氧化铪膜，而使用铪铝氧化物膜、HfON膜(铪氮氧化物膜)、HfSiO膜(铪硅化物膜)、HfSiON膜(铪硅氮氧化物膜)、HfAlO膜这样的其他铪类绝缘膜。还可以使用在这些铪类绝缘膜导入氧化钽、氧化铌、氧化钛、氧化锆、氧化镧、氧化钇等氧化物的铪类绝缘膜。铪类绝缘膜与氧化铪膜同样，比氧化硅膜、氮氧化硅膜的介电常数高，因此可得到与使用氧化铪膜时同样的效果。
在此，在图9所示的SRAM形成区域SRR1、SRAM形成区域SRR2形成了低耐压晶体管，但在SOI衬底的其他区域有I/O区域，在该I/O区域形成比低耐压晶体管的耐压高的高耐压晶体管。此时，为了确保耐压，高耐压晶体管的栅极绝缘膜GOX的膜厚大于低耐压晶体管的栅极绝缘膜GOX的膜厚。并且，栅极绝缘膜GOX的形成是例如通过热氧化法所代表的氧化工序(热处理工序)实施的。因此，在包含低耐压晶体管和高耐压晶体管这二者的半导体器件的制造工序中，不仅形成膜厚薄的低耐压晶体管的栅极绝缘膜GOX，还需要形成膜厚厚的高耐压晶体管的栅极绝缘膜GOX，增加了氧化工序。
结果，在由元件分离区域STI1划分的活性区域ACT1，由于上述的氧化工序的增加，容易从产生与元件分离区域STI1的交界向活性区域ACT1端部的氧化膜侵蚀，出现活性区域ACT1的面积(尺寸)变小的现象。同样，在由元件分离区域STI2划分的活性区域ACT2，由于上述的氧化工序的增加，容易产生从与元件分离区域STI2的交界向活性区域ACT2端部的氧化膜侵蚀，出现活性区域ACT2的面积(尺寸)变小的现象。在此，认为氧化膜的侵蚀因场所不同而有所偏差。因此，在图9中，图示了例如形成于SRAM形成区域SRR1的活性区域ACT1的尺寸小于形成于SRAM形成区域SRR2的活性区域ACT2的尺寸的情况。也就是说，由于增加形成高耐压晶体管的栅极绝缘膜GOX的氧化工序，形成于SRAM形成区域SRR1的活性区域ACT1的尺寸与形成于SRAM形成区域SRR2的活性区域ACT2的尺寸产生偏差。
其后，在栅极绝缘膜GOX上形成多晶硅膜PF1。多晶硅膜PF1可以例如使用CVD法而形成。其后，使用光刻技术及离子注入法，向多晶硅膜PF1中导入磷、砷等n型杂质。
然后，如图10所示，使用光刻技术及蚀刻技术，对多晶硅膜PF1进行加工，由此在SRAM形成区域SRR1形成栅电极GE1，在SRAM形成区域SRR2形成栅电极GE2。在此，在构成栅电极GE1、栅电极GE2的多晶硅膜PF1中导入n型杂质。因此，能够使栅电极GE1的功函数值、栅电极GE2的功函数值为硅的传导带近傍(4.15eV)的值，因此能够降低n沟道型场效应晶体管的阈值电压。
接着，如图11所示，通过使用光刻技术及离子注入法，在SRAM形成区域SRR1形成与栅电极GE1匹配的浅的低浓度杂质扩散区域EX1，在SRAM形成区域SRR2形成与栅电极GE2匹配的浅的低浓度杂质扩散区域EX1。该浅的低浓度杂质扩散区域EX1是n型半导体区域。并且，如图11所示，相互分离开的一对浅的低浓度杂质扩散区域EX1所夹着的区域成为沟道区域CH。
接着，如图12所示，在SOI衬底上形成氧化硅膜。氧化硅膜可以例如使用CVD法而形成。并且，通过对氧化硅膜进行各向异性蚀刻，由此在SRAM形成区域SRR1，在栅电极GE1的两侧的侧壁形成侧壁间隔件SW，在SRAM形成区域SRR2，在栅电极GE2的两侧的侧壁形成侧壁间隔件SW。侧壁间隔件SW例如由氧化硅膜的单层膜形成，但不限于此，可以使用氮化硅膜、氮氧化硅膜。此外，也可以形成由将氮化硅膜、氧化硅膜及氮氧化硅膜的任一种组合而成的层叠膜构成的侧壁间隔件SW。
接着，通过使用光刻技术及离子注入法，在SRAM形成区域SRR1及SRAM形成区域SRR2的各区域，形成与侧壁间隔件SW匹配的深的高浓度杂质扩散区域NR1。深的高浓度杂质扩散区域NR1是n型半导体区域。在SRAM形成区域SRR1，由该深的高浓度杂质扩散区域NR1和浅的低浓度杂质扩散区域EX1形成源极区域SR1。此外，在SRAM形成区域SRR1，由深的高浓度杂质扩散区域NR1和浅的低浓度杂质扩散区域EX1形成漏极区域DR1。同样，在SRAM形成区域SRR2，由深的高浓度杂质扩散区域NR1和浅的低浓度杂质扩散区域EX1形成源极区域SR2。此外，在SRAM形成区域SRR2，也是由深的高浓度杂质扩散区域NR1和浅的低浓度杂质扩散区域EX1形成漏极区域DR2。
如此由浅的低浓度杂质扩散区域EX1和深的高浓度杂质扩散区域NR1形成源极区域SR1和漏极区域DR1，由此能够将源极区域SR1及漏极区域DR1做成LDD(Lightly Doped Drain，轻掺杂漏极)构造。同样，通过由浅的低浓度杂质扩散区域EX1和深的高浓度杂质扩散区域NR1形成源极区域SR2和漏极区域DR2，由此能够将源极区域SR2及漏极区域DR2做成LDD构造。如以上这样形成了深的高浓度杂质扩散区域NR1之后，对SOI衬底进行1000℃左右的热处理。由此，进行导入的杂质的活性化。
接着，如图13所示，利用含有二氯硅烷和氯化氢的原料气体的、同一条件的选择外延生长法，在SRAM形成区域SRR1，在源极区域SR1上形成提升源极层EP(S1)，并且在漏极区域DR1上形成提升漏极层EP(D1)。同时，在SRAM形成区域SRR2，在源极区域SR2上形成提升源极层EP(S2)，并且在漏极区域DR2上形成提升漏极层EP(D2)。此时，在本实施方式中的半导体器件的制造工序中，出现作为基底层的活性区域的尺寸(面积)越窄，则形成在活性区域上的“提升层”的厚度越厚这样的新现象。也就是说，在本实施方式中，形成于SRAM形成区域SRR1的活性区域ACT1的尺寸比形成于SRAM形成区域SRR2的活性区域ACT2的尺寸小。因此，根据本实施方式，提升源极层EP(S1)的高度比提升源极层EP(S2)的高度高，且提升漏极层EP(D1)的高度比提升漏极层EP(D2)的高度高。
以下，说明对于上述的出现新现象的机理的推测。在本实施方式的选择外延生长法中，使用含有二氯硅烷和氯化氢的原料气体。此时，二氯硅烷作为硅的成膜材料发挥作用，而氯化氢作为蚀刻材料发挥作用。即，在本实施方式所使用的选择外延生长法中，一边堆积硅，同时对一部分蚀刻，由此形成覆盖良好的膜。
在此，考虑在尺寸(面积)相对小的活性区域ACT1和尺寸(面积)相对大的活性区域ACT2上，通过上述的选择外延生长法堆积硅。例如将同样量的原料气体分别供给到活性区域ACT1和活性区域ACT2。在该情况下，在尺寸小的活性区域ACT1，每单位面积的原料气体的量多于尺寸大的活性区域ACT2。这意味着关于由二氯硅烷引起的硅的成膜量，与尺寸大的活性区域ACT2相比，尺寸小的活性区域ACT1变多。同时，关于由氯化氢引起的硅的蚀刻量，也是与尺寸大的活性区域ACT2相比，尺寸小的活性区域ACT1变多。也就是说，由二氯硅烷引起的成膜速度和由氯化氢引起的蚀刻速度，具有活性区域的尺寸越大则相应速度越小的尺寸依存性。即，由二氯硅烷引起的成膜速度相对于活性区域尺寸的尺寸依存性，是随着活性区域尺寸变大而成膜速度变小的依存性。同样，由氯化氢引起的蚀刻速度相对于活性区域尺寸的尺寸依存性，是随着活性区域尺寸变大而蚀刻速度变小的依存性。
此时，如图14所示，使由二氯硅烷引起的成膜速度的尺寸依存性与由氯化氢引起的蚀刻速度的尺寸依存性相等，例如即使成膜速度和蚀刻速度的任一方具有尺寸依存性，则活性区域宽度(W1)时的用成膜速度与蚀刻速度之差所表示的堆积膜厚(T)、与活性区域宽度(W2)时的用成膜速度与蚀刻速度之差所表示的(T)相等。
关于这一点，本发明人研究后认为，由于二氯硅烷作为成膜原料被消耗，所以尺寸依存性强，而考虑到氯化氢不是作为原料被消耗，可以将同一氯化氢多次用于蚀刻，因此难以被消耗，尺寸依存性弱。认为在特定的成膜条件下，与由氯化氢引起的蚀刻速度相对于活性区域尺寸的尺寸依存性相比，由二氯硅烷引起的成膜速度相对于活性区域尺寸的尺寸依存性变大的现象显著。在该情况下，如图15所示，活性区域宽度(W1)时的由成膜速度与蚀刻速度之差所表示的堆积膜厚(T1)，比活性区域宽度(W2)时的由成膜速度与蚀刻速度之差所表示的堆积膜厚(T2)大。因而，根据由二氯硅烷引起的成膜速度相对于活性区域尺寸的尺寸依存性，比由氯化氢引起的蚀刻速度相对于活性区域尺寸的尺寸依存性大这一成膜条件，作为基底层的活性区域的尺寸(面积)越窄，能使形成于活性区域上的“提升层”的厚度越厚。
作为具体的成膜条件，例如可举出如下情况：在650℃以上900℃以下的加热温度、且133.3Pa(1torr)以上50×133.3Pa(50torr)以下的压力下，实施使用含有二氯硅烷和氯化氢的原料气体的选择外延生长工序。而且，可举出优选是在700℃以上850℃以下的加热温度、且10×133.3Pa(10torr)的压力下实施的情况。
其后，如图16所示，在SOI衬底上形成钴膜。此时，在SRAM形成区域SRR1，与栅电极GE1直接接触地形成钴膜，在SRAM形成区域SRR2，与栅电极GE2直接接触地形成钴膜。而且，在SRAM形成区域SRR1和SRAM形成区域SRR2的任一区域，钴膜都与深的高浓度杂质扩散区域NR1直接接触。钴膜可以是例如使用溅射法而形成。并且，在形成了钴膜之后，对SOI衬底进行热处理，从而在SRAM形成区域SRR1，使构成栅电极GE1的多晶硅膜PF1与钴膜反应，形成由钴硅化物膜构成的硅化物膜SL。同样，在SRAM形成区域SRR2，使构成栅电极GE2的多晶硅膜PF1与钴膜反应，形成由钴硅化物膜构成的硅化物膜SL。由此，栅电极GE1及栅电极GE2成为多晶硅膜PF1与硅化物膜SL的层叠构造。硅化物膜SL是为了使栅电极GE1、栅电极GE2低电阻化而形成。同样，在SRAM形成区域SRR1和SRAM形成区域SRR2的任一区域，都通过上述的热处理，在深的高浓度杂质扩散区域NR1的表面，硅与钴膜反应而形成由钴硅化物膜构成的硅化物膜SL。因此，在SRAM形成区域SRR1，能够谋求源极区域SR1及漏极区域DR1的低电阻化，并且在SRAM形成区域SRR2，能够谋求源极区域SR2及漏极区域DR2的低电阻化。然后，将未反应的钴膜从SOI衬底上除去。
另外，在本实施方式中，形成由钴硅化物膜构成的硅化物膜SL，但也可以例如取代钴硅化物膜而由镍硅化物膜、钛硅化物膜或铂硅化物膜形成硅化物膜SL。
如以上所述，根据本实施方式，可以在SRAM形成区域SRR1制造场效应晶体管Q1，并在SRAM形成区域SRR2制造场效应晶体管Q2。其后，如图17所示，在形成有场效应晶体管Q1及场效应晶体管Q2的SOI衬底上，例如形成由氧化硅膜构成的层间绝缘膜IL1。
接着，通过使用光刻技术及蚀刻技术，贯通层间绝缘膜IL1地在SRAM形成区域SRR1形成达到源极区域SR1或者漏极区域DR1的接触孔CNT，在SRAM形成区域SRR2形成达到源极区域SR2或者漏极区域DR2的接触孔CNT。
然后，在包括接触孔CNT的底面及内壁在内的层间绝缘膜IL1上形成钛/氮化钛膜。钛/氮化钛膜由钛膜和氮化钛膜的层叠膜构成，例如可通过使用溅射法而形成。该钛/氮化钛膜例如具有所谓的阻隔(barrier)性，防止在后工序埋入接触孔CNT的膜的材料即钨向硅中扩散。
接着，以埋入接触孔CNT的方式在SOI衬底的主面的整面形成钨膜。该钨膜可以使用例如CVD法而形成。并且，通过用例如CMP法将形成在层间绝缘膜IL1上的不需要的钛/氮化钛膜及钨膜除去，由此形成插塞PLG。
其后，如图6所示，在层间绝缘膜IL1及插塞PLG上，形成由薄的碳氮化硅膜和厚的氧化硅膜构成的层间绝缘膜IL2。接着，使用光刻技术及蚀刻技术，进行层间绝缘膜IL2的图案化，将碳氮化硅膜作为蚀刻阻挡层地对氧化硅膜进行蚀刻。接着，通过蚀刻碳氮化硅膜，由此在层间绝缘膜IL2形成布线槽。
接着，在布线槽内形成氮化钽或钽等的势垒金属膜，通过电镀法等在势垒金属膜上形成以铜为主成分的导电性膜。其后，通过用CMP法等除去布线槽外部的铜膜和势垒金属膜，完成埋入层间绝缘膜IL2的布线L1。其后，在布线L1的上层形成多层布线，在此省略说明。通过以上所述，可以制造本实施方式的半导体器件。
根据本实施方式的半导体器件的制造方法，不会使工序复杂化，通过使原料气体含有二氯硅烷和氯化氢，且采用同一条件的选择外延生长法，从而能够自动实现本实施方式的半导体器件的特征构成。即，根据本实施方式的半导体器件的制造方法，即使在因热处理工序引起的在活性区域的尺寸产生偏差的情况下，向由偏差引起的电流偏差变少的方向、自动调整与活性区域的尺寸相应的“提升层”的膜厚。因此，根据本实施方式的半导体器件的制造方法，不会招致成品率降低，就能抑制半导体器件的性能降低。
＜变形例＞
在实施方式中说明了如下例子：在相同功能的电路所使用的多个晶体管中，形成于按设计值为相同尺寸的活性区域，但是由于在半导体器件的制造工序增加的热处理工序(氧化工序)，各个活性区域的由氧化膜引起的侵蚀不同，由此产生了在多个晶体管的电流偏差，通过改变“提升层”的厚度来降低上述偏差。在本变形例中说明如下例子：以在不同功能的电路所使用的多个晶体管形成于不同尺寸的活性区域为前提，改变在不同尺寸的活性区域分别形成的“提升层”的厚度。
例如，SRAM所使用的场效应晶体管和逻辑电路所使用的场效应晶体管都是由低耐压晶体管构成，但由于SRAM的缩小化，SRAM所使用的场效应晶体管的尺寸比逻辑电路所使用的场效应晶体管的尺寸小。这意味着形成SRAM所使用的场效应晶体管的活性区域的尺寸小于形成逻辑电路所使用的场效应晶体管的活性区域的尺寸。
并且，在这样的构成中，认为也会由于在半导体器件的制造工序增加的热处理工序(氧化工序)，而产生活性区域ACT1与活性区域ACT3的各自的基于氧化膜的侵蚀。例如，形成场效应晶体管Q1的活性区域ACT1的宽度从W1A变为W1B(W1B＜W1A)，形成场效应晶体管Q3的活性区域ACT3的宽度从W3A变为W3B(W3B＜W3A)。在此，活性区域自身的尺寸越小，侵蚀的影响越大。也就是说可以认为，关于由于对活性区域的氧化膜侵蚀所引起的电流降低，与在逻辑电路使用的场效应晶体管Q3相比，在SRAM所使用的场效应晶体管Q1中更显著。
因此，在本变形例中，将SRAM所使用的场效应晶体管Q1的“提升层”的厚度形成得比逻辑电路所使用的场效应晶体管Q3的“提升层”的厚度厚。具体而言，图18是表示形成于SRAM形成区域SRR的场效应晶体管Q1与形成于逻辑电路形成区域LOR的场效应晶体管Q3的平面结构的图。在图18中，在SRAM形成区域SRR，场效应晶体管Q1形成在由元件分离区域STI1划分的矩形形状的活性区域ACT1。也就是说，场效应晶体管Q1包括在活性区域ACT1上沿图18的y方向延伸的栅电极GE1和在活性区域ACT1内以夹着栅电极GE1的方式形成的源极区域SR1及漏极区域DR1。此时，栅电极GE1的栅宽方向(y方向)的活性区域ACT1的宽度为W1。
并且，在源极区域SR1上形成有提升源极层EP(S1)，以与该提升源极层EP(S1)电连接的方式形成插塞PLG。同样，在漏极区域DR1上形成有提升漏极层EP(D1)，以与该提升漏极层EP(D1)电连接的方式形成插塞PLG。由此，在场效应晶体管Q1，由源极区域SR1和提升源极层EP(S1)构成源极，由漏极区域DR1和提升漏极层EP(D1)构成漏极。
另一方面，在图18中，在逻辑电路形成区域LOR，场效应晶体管Q3形成在由元件分离区域STI3划分的矩形形状的活性区域ACT3。也就是说，场效应晶体管Q3包括在活性区域ACT3上沿图18的y方向延伸的栅电极GE3、和在活性区域ACT3内以夹着栅电极GE3的方式形成的源极区域SR3及漏极区域DR3。此时，栅电极GE3的栅宽方向(y方向)的活性区域ACT3的宽度为W3(W1＜W3)。即，如图18所示，形成场效应晶体管Q1的活性区域ACT1的宽度(W1)小于形成场效应晶体管Q3的活性区域ACT3的宽度(W3)。
并且，在源极区域SR3上形成有提升源极层EP(S3)，以与该提升源极层EP(S3)电连接的方式形成插塞PLG。同样，在漏极区域DR3上形成有提升漏极层EP(D3)，以与该提升漏极层EP(D3)电连接的方式形成插塞PLG。由此，在场效应晶体管Q3，由源极区域SR3和提升源极层EP(S3)构成源极，由漏极区域DR3和提升漏极层EP(D3)构成漏极。
在此，在本变形例，如图18所示，使形成于场效应晶体管Q1的提升源极层EP(S1)的高度比形成于场效应晶体管Q3的提升源极层EP(S3)的高度高，且使形成于场效应晶体管Q1的提升漏极层EP(D1)的高度比形成于场效应晶体管Q3的提升漏极层EP(D3)的高度高。
由此，根据本变形例，在形成于SRAM形成区域SRR的场效应晶体管Q1中，通过使活性区域ACT1的宽度(W1)相对较小，由此流向场效应晶体管Q1的电流变小，但由于提升源极层EP(S1)的高度及提升漏极层EP(D1)的高度变高，因此源极/漏极的电阻变小。结果，根据本变形例，在场效应晶体管Q1中，虽然由于活性区域ACT1的宽度(W1)小而引起电流的减少变得显著，但通过提高提升源极层EP(S1)的高度及提升漏极层EP(D1)的高度来降低电阻，由此抑制了该电流的减少。
如此，在本变形例中，在存在活性区域ACT3的尺寸大的场效应晶体管Q3和活性区域ACT1的尺寸小的场效应晶体管Q1的构成中，将在电流降低变显著的活性区域ACT1的小的场效应晶体管Q1形成的“提升层”的厚度加厚。由此，能够有效抑制在活性区域ACT1的尺寸的小的SRAM变得显著的电流减少。
另外，本变形例的半导体器件的制造方法与实施方式的半导体器件的制造方法相同。尤其是，在本变形例中，是以存在活性区域ACT3的尺寸大的场效应晶体管和活性区域ACT1的尺寸小的场效应晶体管为前提。因此，在形成元件分离区域的工序中，例如以使场效应晶体管Q1的栅电极GE1的栅宽方向的活性区域ACT1的宽度小于场效应晶体管Q3的栅电极GE3的栅宽方向的活性区域ACT3的宽度的方式，由元件分离区域划分出活性区域ACT1及活性区域ACT3。
以上，基于实施方式具体说明了由本发明人完成的发明，但本发明不限于所述实施方式，不言而喻，在不脱离其要旨的范围内可进行各种变更。

Claims (19)

1.一种半导体器件，包括：
(a)形成于第一活性区域的第一场效应晶体管；
(b)形成于第二活性区域的第二场效应晶体管，
所述第一场效应晶体管具有：
(a1)在所述第一活性区域内相互分离开地形成的第一源极区域及第一漏极区域；
(a2)被所述第一源极区域和所述第一漏极区域夹着的第一沟道区域；
(a3)形成于所述第一沟道区域上的第一栅极绝缘膜；
(a4)形成于所述第一栅极绝缘膜上的第一栅电极；
(a5)形成于所述第一源极区域上的第一提升源极层；
(a6)形成于所述第一漏极区域上的第一提升漏极层，
所述第二场效应晶体管具有：
(b1)在所述第二活性区域内相互分离开地形成的第二源极区域及第二漏极区域；
(b2)被所述第二源极区域和所述第二漏极区域夹着的第二沟道区域；
(b3)形成于所述第二沟道区域上的第二栅极绝缘膜；
(b4)形成于所述第二栅极绝缘膜上的第二栅电极；
(b5)形成于所述第二源极区域上的第二提升源极层；
(b6)形成于所述第二漏极区域上的第二提升漏极层，
半导体器件的特征在于，
所述第一栅电极的栅宽方向上的所述第一活性区域的宽度小于所述第二栅电极的栅宽方向上的所述第二活性区域的宽度，
所述第一提升源极层的表面的高度比所述第二提升源极层的表面的高度高，且所述第一提升漏极层的表面的高度比所述第二提升漏极层的表面的高度高。
2.根据权利要求1所述的半导体器件，其特征在于，
所述第一提升源极层的表面的高度是所述第一提升源极层的表面中的最高位置处的高度，且所述第二提升源极层的表面的高度是所述第二提升源极层的表面中的最高位置处的高度，
所述第一提升漏极层的表面的高度是所述第一提升漏极层的表面中的最高位置处的高度，且所述第二提升漏极层的表面的高度是所述第二提升漏极层的表面中的最高位置处的高度。
3.根据权利要求1所述的半导体器件，其特征在于，
所述第一提升源极层的厚度比所述第二提升源极层的厚度厚，且所述第一提升漏极层的厚度比所述第二提升漏极层的厚度厚。
4.根据权利要求1所述的半导体器件，其特征在于，
所述第一提升源极层含有形成于表层的硅化物膜，
所述第二提升源极层含有形成于表层的硅化物膜，
所述第一提升漏极层含有形成于表层的硅化物膜，
所述第二提升漏极层含有形成于表层的硅化物膜。
5.根据权利要求1所述的半导体器件，其特征在于，
所述半导体器件具有由支承衬底、形成于所述支承衬底上的埋入绝缘层和形成于所述埋入绝缘层上的硅层构成的SOI衬底，
所述第一活性区域及所述第二活性区域形成于所述SOI衬底的所述硅层。
6.根据权利要求5所述的半导体器件，其特征在于，
以所述硅层的上表面为基准的所述第一提升源极层的厚度比以所述硅层的上表面为基准的所述第二提升源极层的厚度厚，且以所述硅层的上表面为基准的所述第一提升漏极层的厚度比以所述硅层的上表面为基准的所述第二提升漏极层的厚度厚。
7.根据权利要求5所述的半导体器件，其特征在于，
以所述埋入绝缘层的上表面为基准的所述第一提升源极层的厚度比以所述埋入绝缘层的上表面为基准的所述第二提升源极层的厚度厚，且以所述埋入绝缘层的上表面为基准的所述第一提升漏极层的厚度比以所述埋入绝缘层的上表面为基准的所述第二提升漏极层的厚度厚。
8.根据权利要求1所述的半导体器件，其特征在于，
所述第一场效应晶体管和所述第二场效应晶体管是具有相同功能的电路的构成要素。
9.根据权利要求8所述的半导体器件，其特征在于，
所述电路是逻辑电路。
10.根据权利要求8所述的半导体器件，其特征在于，
所述电路是SRAM。
11.根据权利要求1所述的半导体器件，其特征在于，
所述第一场效应晶体管和所述第二场效应晶体管是具有互不相同功能的电路的构成要素。
12.根据权利要求11所述的半导体器件，其特征在于，
所述第一场效应晶体管是SRAM的构成要素，
所述第二场效应晶体管是逻辑电路的构成要素。
13.一种半导体器件的制造方法，所述半导体器件包括：形成于第一活性区域的第一场效应晶体管、和形成于第二活性区域的第二场效应晶体管，
所述第一场效应晶体管具有：
在所述第一活性区域内相互分离开地形成的第一源极区域及第一漏极区域；
被所述第一源极区域和所述第一漏极区域夹着的第一沟道区域；
形成于所述第一沟道区域上的第一栅极绝缘膜；
形成于所述第一栅极绝缘膜上的第一栅电极；
形成于所述第一源极区域上的第一提升源极层；
形成于所述第一漏极区域上的第一提升漏极层，
所述第二场效应晶体管具有：
在所述第二活性区域内相互分离开地形成的第二源极区域及第二漏极区域；
被所述第二源极区域和所述第二漏极区域夹着的第二沟道区域；
形成于所述第二沟道区域上的第二栅极绝缘膜；
形成于所述第二栅极绝缘膜上的第二栅电极；
形成于所述第二源极区域上的第二提升源极层；
形成于所述第二漏极区域上的第二提升漏极层，
所述第一栅电极的栅宽方向上的所述第一活性区域的宽度小于所述第二栅电极的栅宽方向上的所述第二活性区域的宽度，
所述半导体器件的制造方法的特征在于，包括：
(a)在所述第一活性区域上形成所述第一栅极绝缘膜，且在所述第二活性区域上形成所述第二栅极绝缘膜的工序，
(b)在所述第一栅极绝缘膜上形成所述第一栅电极，且在所述第二栅极绝缘膜上形成所述第二栅电极的工序，
(c)在所述工序(b)后，在所述第一活性区域内形成所述第一源极区域及所述第一漏极区域，且在所述第二活性区域内形成所述第二源极区域及所述第二漏极区域的工序，
(d)用原料气体含有二氯硅烷和氯化氢的、同一条件的选择外延生长法，同时在所述第一源极区域上形成所述第一提升源极层，且在所述第一漏极区域上形成所述第一提升漏极层，且在所述第二源极区域上形成所述第二提升源极层，且在所述第二漏极区域上形成所述第二提升漏极层，
通过所述工序(d)，使得所述第一提升源极层的表面的高度比所述第二提升源极层的表面的高度高，且所述第一提升漏极层的表面的高度比所述第二提升漏极层的表面的高度高。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，
所述工序(d)中，以650℃以上900℃以下的加热温度，且133.3Pa以上50×133.3Pa以下的压力实施。
15.根据权利要求13所述的半导体器件的制造方法，其特征在于，
由所述二氯硅烷引起的成膜速度相对于活性区域尺寸的尺寸依存性，比由所述氯化氢引起的蚀刻速度相对于活性区域尺寸的尺寸依存性大。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，
由所述二氯硅烷引起的成膜速度相对于活性区域尺寸的尺寸依存性是随着活性区域尺寸变大而成膜速度变小的依存性，
由所述氯化氢引起的蚀刻速度相对于活性区域尺寸的尺寸依存性是随着活性区域尺寸变大而蚀刻速度变小的依存性。
17.根据权利要求13所述的半导体器件的制造方法，其特征在于，
在所述工序(a)之前包括如下工序：
(e)准备SOI衬底的工序，所述SOI衬底由支承衬底、形成在所述支承衬底上的埋入绝缘层和形成在所述埋入绝缘层上的硅层构成；
(f)通过在所述硅层形成元件分离区域，由此在所述硅层形成由所述元件分离区域划分的所述第一活性区域及所述第二活性区域。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，
在所述工序(f)之后、所述工序(d)之前具有热处理工序，
通过经历所述热处理工序，所述第一栅电极的栅宽方向上的所述第一活性区域的宽度变得小于所述第二栅电极的栅宽方向上的所述第二活性区域的宽度。
19.根据权利要求17所述的半导体器件的制造方法，其特征在于，
所述工序(f)中，以使所述第一栅电极的栅宽方向上的所述第一活性区域的宽度小于所述第二栅电极的栅宽方向上的所述第二活性区域的宽度的方式，由所述元件分离区域划分所述第一活性区域及所述第二活性区域。
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