TWI697098B - 半導體裝置及其製造方法 - Google Patents

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篠原博文
尾田秀一
岩松俊明
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日商瑞薩電子股份有限公司
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Abstract

本發明係一種半導體裝置及其製造方法，其課題為抑制半導體裝置之性能下降。
解決手段係形成有電場效果電晶體(Q1)之活性範圍(ACT1)的寬度則較形成有電場效果電晶體(Q2)之活性範圍(ACT2)的寬度為小之情況，電場效果電晶體(Q1)之提升源極層(EP(S1))之表面高度係較電場效果電晶體(Q2)之提升源極層(EP(S2))之表面高度為高。另外，電場效果電晶體(Q1)之提升汲極層(EP(D1))之表面高度係較電場效果電晶體(Q2)之提升汲極層(EP(D2))之表面高度為高。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造技術，例如，有關具備形成於活性範圍之電場效果電晶體之半導體裝置及適用於其製造技術而為有效之技術。
對於日本特開2010-45394號公報(專利文獻1)係記載有經由選擇成長矽(Si)之時，於源極範圍上及汲極範圍上而磊晶成長提升矽層之技術。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開2010-45394號公報
例如，電場效果電晶體係加以形成於在元件分離範圍所區劃之活性範圍，但經由在半導體裝置之製造工程所實施之氧化工程(熱處理工程)，加以氧化接觸於元件分離範圍之活性範圍的端部，而活性範圍之寬度則有產生較設 計值為窄之情況之虞。此情況，從電場效果電晶體的電流下降而性能產生下降之情況，從抑制半導體裝置之性能下降之觀點，存在有改善的餘地。
其他的課題與新穎的特徵係成為從本說明書之記述及添加圖面而了解到。
一實施形態之半導體裝置係加以形成有第1電場效果電晶體之第1活性範圍的寬度，則較加以形成有第2電場效果電晶體之第2活性範圍的寬度為小之情況，第1電場效果電晶體之第1提升源極層的表面高度係較第2電場效果電晶體之第2提升源極層的表面高度為高。另外，第1電場效果電晶體之第1提升汲極層的表面高度係較第2電場效果電晶體之第2提升汲極層的表面高度為高。
實現上述之半導體裝置之構成的一實施形態的半導體裝置之製造方法係具有由將二氯矽烷與氯化氫包含於原料氣體之同一條件的選擇磊晶成長法，同時地形成第1提升源極層，和第1提升汲極層，和第2提升源極層，和第2提升汲極層之工程。
如根據一實施形態，可抑制半導體裝置之性能下降者。
1‧‧‧CPU
1S‧‧‧支持基板
2‧‧‧RAM
3‧‧‧類比電路
4‧‧‧EEPROM
5‧‧‧快閃記憶體
6‧‧‧I/O電路
A‧‧‧蓄積節點
ACT1‧‧‧活性範圍
ACT2‧‧‧活性範圍
ACT3‧‧‧活性範圍
B‧‧‧蓄積節點
BOX‧‧‧埋入絕緣層
CH‧‧‧通道範圍
CHP‧‧‧半導體晶片
CNT‧‧‧連接孔
DL‧‧‧資料線
/DL‧‧‧資料線
DR1‧‧‧汲極範圍
DR2‧‧‧汲極範圍
DR3‧‧‧汲極範圍
EP(D1)‧‧‧提升汲極層
EP(D2)‧‧‧提升汲極層
EP(D3)‧‧‧提升汲極層
EP(S1)‧‧‧提升源極層
EP(S2)‧‧‧提升源極層
EP(S3)‧‧‧提升源極層
EX1‧‧‧低濃度不純物擴散範圍
GE1‧‧‧閘極電極
GE2‧‧‧閘極電極
GE3‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
INV1‧‧‧CMOS反相器
INV2‧‧‧CMOS反相器
LOR‧‧‧邏輯電路形成範圍
L1‧‧‧配線
MC‧‧‧記憶體單元
NR1‧‧‧高濃度不純物擴散範圍
PF1‧‧‧多結晶矽膜
PLG‧‧‧插塞
Qd1‧‧‧驅動用電晶體
Qd2‧‧‧驅動用電晶體
Qp1‧‧‧負荷用電晶體
Qp2‧‧‧負荷用電晶體
Qt1‧‧‧傳送用電晶體
Qt2‧‧‧傳送用電晶體
Q1‧‧‧電場效果電晶體
Q2‧‧‧電場效果電晶體
Q3‧‧‧電場效果電晶體
SI‧‧‧矽層
SL‧‧‧金屬矽化物膜
SR1‧‧‧源極範圍
SR2‧‧‧源極範圍
SR3‧‧‧源極範圍
SRR‧‧‧SRAM形成範圍
SRR1‧‧‧SRAM形成範圍
SRR2‧‧‧SRAM形成範圍
STI1‧‧‧元件分離範圍
STI2‧‧‧元件分離範圍
STI3‧‧‧元件分離範圍
SW‧‧‧側壁隔層
WL‧‧‧字元線
圖1係顯示在實施形態之半導體晶片之佈局構成例的圖。
圖2係顯示SRAM之記憶體單元之等效電路圖。
圖3係顯示加以形成於各複數之SRAM形成範圍之電場效果電晶體之平面構成的圖。
圖4係顯示經由熱處理工程，對於活性範圍之端部的氧化膜之侵蝕產生之後的電場效果電晶體之平面構成的圖。
圖5係在實施形態中，顯示加以形成於各複數之SRAM形成範圍之電場效果電晶體之平面構成的圖。
圖6係排列顯示以圖5之A1-A1線切斷之剖面圖，和以圖5之A2-A2線切斷之剖面圖的圖。
圖7係排列顯示以圖5之B1-B1線切斷之剖面圖，和以圖5之B2-B2線切斷之剖面圖的圖。
圖8係顯示在實施形態之半導體裝置之製造工程的剖面圖。
圖9係顯示持續於圖8之半導體裝置之製造工程之剖面圖。
圖10係顯示持續於圖9之半導體裝置之製造工程之剖面圖。
圖11係顯示持續於圖10之半導體裝置之製造工程之剖面圖。
圖12係顯示持續於圖11之半導體裝置之製造工程之 剖面圖。
圖13係顯示持續於圖12之半導體裝置之製造工程之剖面圖。
圖14係顯示因二氯矽烷引起之成膜速率之尺寸依存性，和因氯化氫引起之蝕刻速率之尺寸依存性為相等之情況的例之圖表。
圖15係顯示二氯矽烷引起之成膜速率之尺寸依存性，則較因氯化氫引起之蝕刻速率之尺寸依存性為大之情況的例之圖表。
圖16係顯示持續於圖13之半導體裝置之製造工程之剖面圖。
圖17係顯示持續於圖16之半導體裝置之製造工程之剖面圖。
圖18係顯示在變形例之電場效果電晶體之平面構成的圖。
在以下的實施形態中，係在方便上有其必要時，分割成複數之段落或實施形態加以說明，但除了特別明示之情況，此等係並非相互無關係之構成，而一方係有另一方之一部分或全部之變形例，詳細，補足說明等之關係。
另外，在以下的實施形態中，除了提及要素的數等(包含個數，數值，量，範圍等)之情況，特別明示之情況及原理上明確限定為特定數之情況等，並非限定於其特 定的數，而亦可在特定數以上或以下。
更且，在以下的實施形態中，其構成要素(亦包含要素步驟等)係除了特別明示之情況及原理上認為明確為必須之情況等，當然未必為必須者。
同樣地，在以下的實施形態中，提及構成要素等的形狀，位置關係等時係除了特別明示之情況及原理上認為並非明確之情況等，作為包含實質上近似或類似於其形狀等之構成等。此情況係對於上述數值及範圍亦為同樣。
另外，在為了說明實施形態之全圖中，對於同一的構件係原則上附上同一的符號，其反覆之說明係省略之。然而，為了容易了解圖面而在平面圖，亦附有陰影線之情況。
(實施形態) <半導體晶片之構成例>
對於在本實施形態之半導體裝置，參照圖面同時加以說明。首先，對於加以形成有包含微電腦之系統的半導體晶片之佈局構成加以說明。圖1係顯示在本實施形態之半導體晶片CHP之佈局構成例的圖。在圖1中，半導體晶片CHP係具有CPU(Central Processing Unit)1，RAM(Random Access Memory)2，類比電路3，EEPROM(Electrically Erasable Programmable Read Only Memory)4，快閃記憶體5及I/O(Input/Output)電路6。
CPU(電路)1係亦稱作中央計算處裡裝置，相當於 電腦等之心臟部。此CPU1係從記憶裝置讀出命令而解讀，依據於此而進行多種多樣之計算或控制者。
RAM(電路)2係可將記憶資訊，隨機性地，即可將加以隨時記憶之記憶資訊讀出，以及重新寫入記憶資訊的記憶體，亦稱作可隨時寫入讀出之記憶體。對於作為IC記憶體的RAM，係有使用動態電路之DRAM(Dynamic RAM)，和使用靜態行電路之SRAM(Static RAM)的2種類。DRAM係記憶保持動作必要之隨時寫入讀出記憶體，SRAM係記憶保持動作不必要之隨時寫入讀出記憶體。在本實施形態中，作為從SRAM構成RAM2。
類比電路3係處理時間性地連續產生變化之電壓或電流的信號，即類比信號的電路，例如，自放大電路，變換電路，調制電路，振盪電路，電源電路等加以構成。
EEPROM4及快閃記憶體5係與寫入動作及去除動作可同時電性改寫之非揮發性記憶體之一種，亦稱作可電性去除之可程式讀出專用記憶體。此EEPROM4及快閃記憶體5之記憶體單元，係自記憶(記憶體)用之例如MONOS(Metal Oxide Nitride Oxide Semiconductor)型電晶體，或MNOS(Metal Nitride Oxide Semiconductor)型電晶體所加以構成。對於EEPROM4及快閃記憶體5之寫入動作及消除動作，係例如利用弗勒-諾登型穿隧現象。然而，亦可使用熱電子或熱孔而使寫入動作或消除動作進行者。EEPROM4及快閃記憶體5之相異點係EEPROM4則例如，對於可以位元組單位消除之非揮發性記憶體而言，快 閃記憶體5則例如，可以字元線單位消除之非揮發性記憶體的點。一般而言，對於快閃記憶體5，係加以記憶有為了以CPU1執行種種處理之程式等。對於此，對於EEPROM4，係記憶有改寫頻度高之各種資料。
I/O電路6係為輸出入電路，為了進行從半導體晶片CHP內至加以連接於半導體晶片CHP之外部的機器之資料的輸出，或從加以連接於半導體晶片CHP之外部的機器至半導體晶片內之資料的輸入之電路。
在本實施形態之半導體晶片CHP係如上述地加以構成，在以下中，加以形成於半導體晶片CHP之各種電路之中，特別是作為著眼於構成RAM2之SRAM，和構成CPU1之邏輯電路加以說明者。
<SRAM之構成及動作>
首先，對於構成SRAM之記憶體單元MC之等效電路加以說明。圖2係顯示在本實施形態之SRAM之記憶體單元MC之等效電路圖。如圖2所示，記憶體單元MC係加以配置於一對之相補性資料線(資料線DL，資料線/(導條)DL)與字元線WL之交叉部，經由一對之驅動用電晶體Qd1，Qd2，一對之負荷用電晶體Qp1，Qp2及一對之傳送用電晶體Qt1，Qt2而加以構成。驅動用電晶體Qd1，Qd2及傳送用電晶體Qt1，Qt2係由n通道型電場效果電晶體所構成，而負荷用電晶體Qp1，Qp2係由p通道型電場效果電晶體所構成。
構成記憶體單元MC之上述6個之電晶體之中，驅動用電晶體Qd1及負荷用電晶體Qp1係構成CMOS反相器INV1，而驅動用電晶體Qd2及負荷用電晶體Qp2係構成CMOS反相器INV2。此等一對之CMOS反相器INV1，INV2之相互的輸出入端子之(蓄積節點A，B)係加以交叉結合，構成作為記憶1位元資訊之資料蓄積部之正反器電路。另外，此正反器電路之一方的輸出入端子(蓄積節點A)係加以連接於傳送用電晶體Qt1之源極範圍，汲極範圍之一方，而另一方的輸出入端子(蓄積節點B)係加以連接於傳送用電晶體Qt2之源極範圍，汲極範圍之一方。
更且，傳送用電晶體Qt1之源極範圍，汲極範圍之另一方係加以連接於資料線DL，而傳送用電晶體Qt2之源極範圍，汲極範圍之另一方係加以連接於資料線/DL。另外，正反器電路之一端(負荷用電晶體Qp1，Qp2之各源極範圍)係加以連接於電源電壓(Vcc)，而另一端(驅動用電晶體Qd1，Qd2之各源極範圍)係加以連接於基準電壓(Vss)。
當說明上述電路之動作時，對於一方之CMOS反相器INV1之蓄積節點A為高電位(“H”)時，係因驅動用電晶體Qd2則成為ON之故，另一方之CMOS反相器INV2之蓄積節點B則成為低電位(“L”)。隨之，驅動用電晶體Qd1則成為OFF，而蓄積節點A之高電位(“H”)則被保持。即，經由使一對之CMOS反相器INV1，INV2交叉 結合之閂鎖電路而保持了相互之蓄積節點A，B之狀態，在施加電源電壓之間，資訊則被保持。
對於傳送用電晶體Qt1，Qt2之各閘極電極係加以連接有字元線WL，而經由此字元線WL而加以控制傳送用電晶體Qt1，Qt2之導通，非導通。即，對於字元線WL則為高電位(“H”)時，傳送用電晶體Qt1，Qt2則成為ON，因加以電性連接有閂鎖電路與相補性資料線(資料線DL，/DL)之故，蓄積節點A，B之電位狀態(“H”或“L”)則出現於資料線DL，/DL，作為記憶體單元MC之資訊而加以讀出。
對於寫入資訊於記憶體單元MC，係將字元線WL作為“H”電位位準，而將傳送用電晶體Qt1，Qt2作為ON狀態，將資料線DL，/DL的資訊傳達至蓄積節點A，B。如以上作為，可使SRAM動作者。
<邏輯電路之構成>
上述之CPU1係自邏輯電路加以構成，但具有任意機能之邏輯電路，係可經由反相器電路，和NAND電路，和NOR電路之組合而實現者。即，構成CPU1之邏輯電路係包含反相器電路，和NAND電路，和NOR電路。並且，CPU1係經由反相器電路的動作，和NAND電路的動作，和NOR電路的動作之組合，從記憶裝置讀出命令而進行解讀，依據此而可進行多種多樣的演算或控制者。
<改善的餘地>
對於上述SRAM或邏輯電路係使用電場效果電晶體，但此電場效果電晶體係加以形成於區劃在元件分離範圍之活性範圍。在此，使用於SRAM或邏輯電路之電場效果電晶體係自加以細微化之低耐壓電晶體所構成，但對於半導體晶片係例如，如圖1所示，亦加以形成有為了取得與外部電路之介面的I/O電路6。對於此I/O電路6係加以使用高耐壓電晶體。也就是，對於圖1所示之半導體晶片CHP，係成為加以形成有相互種類不同之低耐壓電晶體與高耐壓電晶體者。此時，高耐壓電晶體的閘極絕緣膜之膜厚係為了確保耐壓，而成為較低耐壓電晶體之閘極絕緣膜的膜厚為厚。並且，閘極絕緣膜之形成係例如，以由熱氧化法所代表之氧化工程(熱處理工程)所實施。因此，在包含有低耐壓電晶體與高耐壓電晶體雙方之半導體裝置的製造工程中，不僅形成膜厚薄之低耐壓電晶體的閘極絕緣膜，亦必須形成膜厚厚的高耐壓電晶體之閘極絕緣膜，而成為增加有氧化工程。
其結果，在區劃在元件分離範圍之活性範圍中，經由上述之氧化工程之增加，容易產生有從與元件分離範圍之邊界至活性範圍之端部的氧化膜之侵蝕，而產生有活性範圍之面積(尺寸)變小之現象之虞變高。並且，當產生有此現象時，例如，閘極寬度方向之活性範圍的寬度變窄之結果，電場效果電晶體之電流則下降，引起有電場效果電晶體之性能下降。更且，對於各形成有各複數之電晶體的 活性範圍，認為氧化膜之侵蝕的程度為不同。此情況係意味形成有各複數之電晶體的活性範圍之寬度為不同者，經由此，成為對於流動於複數之電晶體的電流產生有不均者。特別是，在構成SRAM之加以細微化之複數的低耐壓電晶體，電流不均增大時，成為容易招致動作邊際之下降或產率下降。
如此，例如，在形成有構成SRAM或邏輯電路之低耐壓電晶體，和構成I/O電路之高耐壓電晶體之半導體裝置中，因氧化工程(熱處理工程)增加引起，區劃在元件分離範圍之活性範圍的面積則容易成為不均。特別是，在形成於同一尺寸之活性範圍之相同機能的電路所使用之複數之電場效果電晶體中，本來應流動有相同電流，但當對於活性範圍之尺寸產生有不均時，電流值則成為不均，而成為引起半導體裝置之性能之下降者。特別是，相同機能之電路為SRAM之情況，SRAM之動作的信賴性則下降。情況係不限於相同機能之電路為SRAM之情況，而例如，對於相同機能的電路為邏輯電路之情況，亦成為招致邏輯電路之動作信賴性的下降者。隨之，在形成有相同機能之電路，且形成有低耐壓電晶體與高耐壓電晶體之半導體裝置中，特別是從降低引起在使用於相同機能之電路的複數之電場效果電晶體間之電流不均的觀點，有著改善的餘地。
於以下，對於此改善之餘地，例如，將使用於相同機能之電路(SRAM)之複數的電場效果電晶體，舉例加以說明。圖3係顯示加以形成於各SRAM形成範圍SRR1與 SRAM形成範圍SRR2之電場效果電晶體的平面構成的圖。在圖3中，對於SRAM形成範圍SRR1，係形成有電場效果電晶體Q1，而對於SRAM形成範圍SRR2，係形成有電場效果電晶體Q2。具體而言，如圖3所示，電場效果電晶體Q1係加以形成於區劃在元件分離範圍STI1之矩形形狀的活性範圍ACT1。也就是，電場效果電晶體Q1係具有在活性範圍ACT1上，延伸存在於圖3之y方向的閘極電極GE1，和在活性範圍ACT1內，呈夾持閘極電極GE1地加以形成之源極範圍SR1及汲極範圍DR1。此時，在閘極電極GE1之閘極寬度方向(y方向)之活性範圍ACT1的寬度係成為W0。
同樣地，電場效果電晶體Q2係加以形成於區劃在元件分離範圍STI2之矩形形狀的活性範圍ACT2。也就是，電場效果電晶體Q2係具有在活性範圍ACT2上，延伸存在於圖3之y方向的閘極電極GE2，和在活性範圍ACT2內，呈夾持閘極電極GE2地加以形成之源極範圍SR2及汲極範圍DR2。此時，在閘極電極GE2之閘極寬度方向(y方向)之活性範圍ACT2的寬度係成為W0。即，如圖3所示，形成有電場效果電晶體Q1之活性範圍ACT1之寬度(W0)，和形成有電場效果電晶體Q2之活性範圍ACT2之寬度(W0)係成為同一。
但，在半導體裝置之製造工程中，實施有各種熱處理工程(氧化工程)。其結果，如圖4所示，在區劃在元件分離範圍STI1之活性範圍ACT1，和區劃在元件分離範圍 STI2之活性範圍ACT2中，經由熱處理工程，產生有對於活性範圍ACT1之端部或活性範圍ACT2之端部的氧化膜之侵蝕，而產生活性範圍ACT1之面積或活性範圍ACT2之面積則變為較設計值為小之現象。並且，當產生有此現象時，例如，閘極寬度方向之活性範圍ACT1的寬度或活性範圍ACT2的寬度變窄之結果，電場效果電晶體Q1或電場效果電晶體Q2之電流則下降，而引起有電場效果電晶體Q1或電場效果電晶體Q2之性能下降。更且，活性範圍ACT1與活性範圍ACT2之形成場所為不同之故，在活性範圍ACT1與活性範圍ACT2中，認為氧化膜之侵蝕的程度係為不同。例如，如圖4所示，形成有電場效果電晶體Q1之活性範圍ACT1之寬度係成為W1，且形成有電場效果電晶體Q2之活性範圍ACT2之寬度係成為W2(W1<W2)。經由此，流動在電場效果電晶體Q1之電流係成為較流動在電場效果電晶體Q2之電流為小。也就是，流動於電場效果電晶體Q1之電流與流動在電場效果電晶體Q2之電流之間係成為產生有不均者。如此，在本來應流動有相同電流之電場效果電晶體Q1與電場效果電晶體Q2，電流值則成為不均，而成為SRAM之動作的信賴性下降者。隨之，如上述之電場效果電晶體Q1及電場效果電晶體Q2，在形成有使用於相同機能的電路之複數之電場效果電晶體的半導體裝置中，從提升半導體裝置之信賴性，而謀求性能提升之觀點而有著改善的餘地。
因此，在本實施形態中，施以對於上述之改善的餘地 而言之方法。於以下，作為對於在施以此方法之本實施形態的技術思想加以說明。在本實施形態中，作為將SOTB電晶體舉例，說明在本實施形態之技術思想者。但在本實施形態之技術思想係不限於SOTB電晶體，亦可適用於形成提升層之主體電晶體者。
<SOTB電晶體>
對於上述之SRAM或邏輯電路，係加以使用電場效果電晶體。電場效果電晶體係通常，加以形成於單結晶矽所成之半導體基板(矽基板)上，如此之電場效果電晶體係稱作主體電晶體。
使用於SRAM或邏輯電路之電場效果電晶體係自加以細微化之低耐壓電晶體所構成，但從謀求低耐壓電晶體之性能提升的觀點，在近年中，並非自主體電晶體構成低耐壓電晶體，而有自加以形成於SOI(Silicon On Insulator)基板上之稱作SOTB(Silicon On Thin Buried Oxide)電晶體的電晶體而構成之情況。
例如，SOI基板係作為於矽所成之支持基板上，形成有埋入絕緣層，再於此埋入絕緣層上形成有薄的矽層(SOI層)之構造，而加以形成於此薄的矽層之電場效果電晶體則稱作SOTB電晶體。
如根據此SOTB電晶體，因為幾乎未導入導電型不純物於加以形成於薄的矽層之通道範圍之故，可得到更可較主體電晶體降低因不純物不均引起之臨界值電壓(Vth) 或電流等之性能不均的優點。從此情況，SOTB電晶體係經由特性不均為小之時，在大規模積體電路，特別是SRAM中，具有較主體電晶體低電壓動作可能之優越特徵。更且，SOTB電晶體係將位於埋入絕緣層之下方的支持基板，使用於背閘極，構成所謂雙閘極電晶體之故，對於短通道特性優越，可適合於細微化之電晶體。
但，形成有SOTB電晶體之矽層係薄之故，(1)源極範圍或汲極範圍的阻抗則變高，經由此寄生阻抗，有著流動在SOTB電晶體之電流則下降，以及(2)無法充分形成金屬矽化物膜於源極範圍表層或汲極範圍表層之虞。因此，在SOTB電晶體中，為了迴避此不良狀況，於源極範圍上或汲極範圍上，例如，經由磊晶成長法，進行形成提升層者。
<在實施形態之基本構思>
在本實施形態之基本構思係例如，著眼於上述之SOTB電晶體，利用形成於SOTB電晶體之上升層，可降低引起在使用於相同機能電路之複數之電場效果電晶體間的電流不均之技術思想。具體而言，在本實施形態之基本思想係使用於相同機能之電路的複數之電場效果電晶體，將形成於各相同尺寸(面積)之活性範圍的複數之電場效果電晶體，作為對象。並且，在本實施形態之基本思想係在設計值中為相同尺寸之活性範圍，但經由在半導體裝置之製造工程中所加上之熱處理工程(氧化工程)，經由在 各活性範圍之氧化膜之侵蝕為不同的情況作為前提。經由如此之前提構成，成為於相對性幅度小之活性範圍，形成有第1電場效果電晶體，且於相對性幅度大之活性範圍，形成有第2電場效果電晶體之情況。在此，在本實施形態之基本思想，係將形成於上述之第1電場效果電晶體之第1提升層之厚度，作為較形成於上述之第2電場效果電晶體之第2提升層之厚度為厚之思想。
<在實施形態之半導體裝置之平面構成>
在以下中，對於將本實施形態之基本思想做為具體化之半導體裝置的構成加以說明，之後，進行對於本實施形態之半導體裝置之特徵加以說明者。
圖5係例如，顯示加以形成於形成有SRAM之SRAM形成範圍SRR1之SOTB電晶體所成之電場效果電晶體Q1，和加以形成於SRAM形成範圍SRR2之SOTB電晶體所成之電場效果電晶體Q2之平面構成圖。也就是，對於圖5係例如，圖示有構成相同機能之電路(SRAM)的電場效果電晶體Q1與電場效果電晶體Q2。
在圖5中，電場效果電晶體Q1係加以形成於區劃在元件分離範圍STI1之矩形形狀的活性範圍ACT1。也就是，電場效果電晶體Q1係具有：在活性範圍ACT1上延伸存在於圖5之y方向的閘極電極GE1，和在活性範圍ACT1內，呈夾持閘極電極GE1地加以形成之源極範圍SR1及汲極範圍DR1。此時，活性範圍ACT1之y方向之 寬度係W1。並且，對於源極範圍SR1上係加以形成有提升源極層EP(S1)，呈與此提升源極層EP(S1)電性連接地加以形成插塞PLG。同樣地，對於汲極範圍DR1上係加以形成有提升汲極層EP(D1)，呈與此提升汲極層EP(D1)電性連接地加以形成插塞PLG。經由此，在電場效果電晶體Q1中，經由源極範圍SR1與提升源極層EP(S1)而加以構成源極，而經由汲極範圍DR1與提升汲極層EP(D1)而加以構成汲極。
同樣地，在圖5中，電場效果電晶體Q2係加以形成於區劃在元件分離範圍STI2之矩形形狀的活性範圍ACT2。也就是，電場效果電晶體Q2係具有：在活性範圍ACT2上延伸存在於圖5之y方向的閘極電極GE2，和在活性範圍ACT2內，呈夾持閘極電極GE2地加以形成之源極範圍SR2及汲極範圍DR2。此時，活性範圍ACT2之y方向之寬度係W2(W2>W1)。並且，對於源極範圍SR2上係加以形成有提升源極層EP(S2)，呈與此提升源極層EP(S2)電性連接地加以形成插塞PLG。同樣地，對於汲極範圍DR2上係加以形成有提升汲極層EP(D2)，呈與此提升汲極層EP(D2)電性連接地加以形成插塞PLG。經由此，在電場效果電晶體Q2中，經由源極範圍SR2與提升源極層EP(S2)而加以構成源極，而經由汲極範圍DR2與提升汲極層EP(D2)而加以構成汲極。
<在實施形態之半導體裝置之剖面構成>
接著，對於本實施形態之半導體裝置之剖面構成加以說明。圖6係排列顯示以圖5之A1-A1線切斷之剖面圖，和以圖5之A2-A2線切斷之剖面圖的圖。具體而言，對於圖6，係顯示有加以形成於圖5之SRAM形成範圍SRR1的電場效果電晶體Q1之平面圖的以A1-A1線切斷之剖面圖，和加以形成於圖5之SRAM形成範圍SRR2的電場效果電晶體Q2之平面圖的以A2-A2線切斷之剖面圖。
首先，對於加以形成於SRAM形成範圍SRR1的電場效果電晶體Q1之剖面構造加以說明。在圖6之左圖中，例如，於矽等之半導體基板所成之支持基板1S上，例如，加以形成有氧化矽膜所成之埋入絕緣層BOX，而於此埋入絕緣層BOX上，例如，加以形成有矽所成之矽層。此支持基板1S與埋入絕緣層BOX與矽層所成之基板則為SOI基板。對於SOI基板的矽層係加以形成有元件分離範圍STI1，而區劃在元件分離範圍STI1的矽層則成為活性範圍ACT1。對於活性範圍ACT1，係呈相互離間地形成有源極範圍SR1與汲極範圍DR1，而呈夾持於源極範圍SR1與汲極範圍DR1地加以形成有通道範圍CH。並且，對於通道範圍CH上，係例如，形成有氧化矽膜，或較氧化矽膜，電介率高之高電介率膜所成之閘極絕緣膜GOX，而於閘極絕緣膜GOX上，加以形成有閘極電極GE1。此閘極電極GE1係例如，自多結晶矽膜PF1，和加以形成於多結晶矽膜PF1上之金屬矽化物膜SL所構成。 接著，對於閘極電極GE1兩側的側壁，係例如，加以形成有氧化矽膜所成側壁隔層SW。
源極範圍SR1係自與閘極電極GE1整合之低濃度不純物擴散範圍EX1，和加以形成於低濃度不純物擴散範圍EX1之外側，且與側壁隔層SW整合之高濃度不純物擴散範圍NR1所構成。低濃度不純物擴散範圍EX1與高濃度不純物擴散範圍NR1係自導入有磷(P)或砷(As)等之n型不純物(施體)之n型半導體範圍所形成，而低濃度不純物擴散範圍EX1之不純物濃度係成為較高濃度不純物擴散範圍NR1之不純物濃度為低。
汲極範圍DR1係自與閘極電極GE1整合之低濃度不純物擴散範圍EX1，和加以形成於低濃度不純物擴散範圍EX1之外側，且與側壁隔層SW整合之高濃度不純物擴散範圍NR1所構成。低濃度不純物擴散範圍EX1與高濃度不純物擴散範圍NR1係自導入有磷(P)或砷(As)等之n型不純物(施體)之n型半導體範圍所形成，而低濃度不純物擴散範圍EX1之不純物濃度係成為較高濃度不純物擴散範圍NR1之不純物濃度為低。
接著，對於源極範圍SR1上係加以形成有提升源極層EP(S1)，對於汲極範圍DR1上，係加以形成有提升汲極層EP(D1)。提升源極層EP(S1)及提升汲極層EP(D1)係例如，自以磊晶成長法所形成的矽而成之磊晶層，和加以形成於磊晶層表層之金屬矽化物膜SL所構成。金屬矽化物膜SL係例如，可自鎳鉑矽化物膜，鎳矽化物膜，鈦矽化 物膜，鈷矽化物膜，或者鉑矽化物膜等形成者。
在此，成為經由源極範圍SR1與提升源極層EP(S1)而加以形成源極，而經由汲極範圍DR1與提升汲極層EP(D1)而加以形成汲極者。
由以上作為，加以形成在本實施形態之電場效果電晶體Q1。並且，呈被覆此電場效果電晶體Q1地，例如，形成有氧化矽膜所成之層間絕緣膜IL1，對於此層間絕緣膜IL1，係加以形成有到達至提升源極層EP(S1)或提升汲極層EP(D1)之連接孔CNT。對於連接孔CNT之內壁係加以形成有作為阻障導體膜而發揮機能之鈦/氮化鈦膜，更且，連接孔CNT係由鎢膜所埋入。也就是，對於連接孔CNT內，係加以形成有阻障導體膜與鎢膜所成之插塞PLG。並且，對於形成有插塞PLG之層間絕緣膜IL1上，係例如，加以形成有氧化矽膜所成之層間絕緣膜IL2，而對於此層間絕緣膜IL2，係加以形成有與插塞PLG電性連接之配線L1。此配線L1係例如，可自銅配線而形成者，但亦可自鋁配線形成。
接著，對於加以形成於SRAM形成範圍SRR2的電場效果電晶體Q2之剖面構造加以說明。在圖6的右圖中，例如，對於SOI基板的矽層係加以形成有元件分離範圍STI2，而區劃在此元件分離範圍STI2的矽層則成為活性範圍ACT2。對於活性範圍ACT2，係呈相互離間地形成有源極範圍SR2與汲極範圍DR2，而呈夾持於源極範圍SR2與汲極範圍DR2地加以形成有通道範圍CH。並且， 對於通道範圍CH上，係例如，形成有氧化矽膜，或較氧化矽膜，電介率高之高電介率膜所成之閘極絕緣膜GOX，而於閘極絕緣膜GOX上，加以形成有閘極電極GE2。此閘極電極GE2係例如，自多結晶矽膜PF1，和加以形成於多結晶矽膜PF1上之金屬矽化物膜SL所構成。接著，對於閘極電極GE2兩側的側壁，係例如，加以形成有氧化矽膜所成側壁隔層SW。
源極範圍SR2係自與閘極電極GE2整合之低濃度不純物擴散範圍EX1，和加以形成於低濃度不純物擴散範圍EX1之外側，且與側壁隔層SW整合之高濃度不純物擴散範圍NR1所構成。低濃度不純物擴散範圍EX1與高濃度不純物擴散範圍NR1係自導入有磷(P)或砷(As)等之n型不純物(施體)之n型半導體範圍所形成，而低濃度不純物擴散範圍EX1之不純物濃度係成為較高濃度不純物擴散範圍NR1之不純物濃度為低。
汲極範圍DR2係自與閘極電極GE2整合之低濃度不純物擴散範圍EX1，和加以形成於低濃度不純物擴散範圍EX1之外側，且與側壁隔層SW整合之高濃度不純物擴散範圍NR1所構成。低濃度不純物擴散範圍EX1與高濃度不純物擴散範圍NR1係自導入有磷(P)或砷(As)等之n型不純物(施體)之n型半導體範圍所形成，而低濃度不純物擴散範圍EX1之不純物濃度係成為較高濃度不純物擴散範圍NR1之不純物濃度為低。
接著，對於源極範圍SR2上係加以形成有提升源極層 EP(S2)，對於汲極範圍DR2上，係加以形成有提升汲極層EP(D2)。提升源極層EP(S2)及提升汲極層EP(D2)係例如，自以磊晶成長法所形成的矽而成之磊晶層，和加以形成於磊晶層表層之金屬矽化物膜SL所構成。金屬矽化物膜SL係例如，可自鎳鉑矽化物膜，鎳矽化物膜，鈦矽化物膜，鈷矽化物膜，或者鉑矽化物膜等形成者。
在此，成為經由源極範圍SR2與提升源極層EP(S2)而加以形成源極，而經由汲極範圍DR2與提升汲極層EP(D2)而加以形成汲極者。
由以上作為，加以形成在本實施形態之電場效果電晶體Q2。並且，呈被覆此電場效果電晶體Q2地，例如，形成有氧化矽膜所成之層間絕緣膜IL1，對於此層間絕緣膜IL1，係加以形成有到達至提升源極層EP(S2)或提升汲極層EP(D2)之連接孔CNT。對於連接孔CNT之內壁係加以形成有作為阻障導體膜而發揮機能之鈦/氮化鈦膜，更且，連接孔CNT係由鎢膜所埋入。也就是，對於連接孔CNT內，係加以形成有阻障導體膜與鎢膜所成之插塞PLG。並且，對於形成有插塞PLG之層間絕緣膜IL1上，係例如，加以形成有氧化矽膜所成之層間絕緣膜IL2，而對於此層間絕緣膜IL2，係加以形成有與插塞PLG電性連接之配線L1。此配線L1係例如，可自銅配線而形成者，但亦可自鋁配線形成。
接著，圖7係排列顯示以圖5之B1-B1線切斷之剖面圖，和以圖5之B2-B2線切斷之剖面圖的圖。具體而言， 對於圖7，係顯示有加以形成於圖5之SRAM形成範圍SRR1的電場效果電晶體Q1之平面圖的以B1-B1線切斷之剖面圖，和加以形成於圖5之SRAM形成範圍SRR2的電場效果電晶體Q2之平面圖的以B2-B2線切斷之剖面圖。
首先，在圖7中，對於加以形成於SRAM形成範圍SRR1的電場效果電晶體Q1之剖面構造加以說明。在圖7的左圖中，例如，對於SOI基板的矽層係加以形成有元件分離範圍STI1，而區劃在此元件分離範圍STI1的矽層則成為活性範圍ACT1。對於活性範圍ACT1係加以形成有n型半導體範圍之汲極範圍DR1，而於此汲極範圍DR1上加以形成有提升汲極層EP(D1)。並且，呈被覆提升汲極層EP(D1)地，例如，加以形成有氧化矽膜所成之層間絕緣膜IL1，對於此層間絕緣膜IL1係加以形成有到達至提升汲極層EP(D1)之連接孔CNT。對於連接孔CNT之內壁係加以形成有作為阻障導體膜而發揮機能之鈦/氮化鈦膜，更且，連接孔CNT係由鎢膜所埋入。也就是，對於連接孔CNT內，係加以形成有阻障導體膜與鎢膜所成之插塞PLG。並且，對於加以形成有插塞PLG之層間絕緣膜IL1上，係例如，加以形成有銅配線所成之配線L1。
接著，在圖7中，對於加以形成於SRAM形成範圍SRR2的電場效果電晶體Q2之剖面構造加以說明。在圖7的右圖中，例如，對於SOI基板的矽層係加以形成有元件分離範圍STI2，而區劃在此元件分離範圍STI2的矽層則 成為活性範圍ACT2。對於活性範圍ACT2係加以形成有n型半導體範圍之汲極範圍DR2，而於此汲極範圍DR2上加以形成有提升汲極層EP(D2)。並且，呈被覆提升汲極層EP(D2)地，例如，加以形成有氧化矽膜所成之層間絕緣膜IL1，對於此層間絕緣膜IL1係加以形成有到達至提升汲極層EP(D2)之連接孔CNT。對於連接孔CNT之內壁係加以形成有作為阻障導體膜而發揮機能之鈦/氮化鈦膜，更且，連接孔CNT係由鎢膜所埋入。也就是，對於連接孔CNT內，係加以形成有阻障導體膜與鎢膜所成之插塞PLG。並且，對於加以形成有插塞PLG之層間絕緣膜IL1上，係例如，加以形成有銅配線所成之配線L1。
<在本實施形態之特徵>
如由以上作為，加以構成在本實施形態之半導體裝置。接著，對於本實施形態之特徵點加以說明。例如，如圖5及圖6所示，在本實施形態之特徵點係在設計值中為相同尺寸之活性範圍，但經由在半導體裝置之製造工程中所加上之熱處理工程(氧化工程)，經由在各活性範圍之氧化膜之侵蝕為不同的情況作為前提。即，在本實施形態之特徵點係如圖5及圖6所示，包含加以形成於區劃在元件分離範圍STI1之相對性寬度小之活性範圍ACT1的電場效果電晶體Q1，和加以形成於區劃在元件分離範圍STI2之相對性寬度大之活性範圍ACT2的電場效果電晶體Q2之半導體裝置則成為前提。例如，在圖5中，在閘極 電極GE1之閘極寬度方向(y方向)之活性範圍ACT1的寬度(W1)，則較在閘極電極GE2之閘極寬度方向(y方向)之活性範圍ACT2的寬度(W2)為小的構造則成為前提。並且，與其前提同時，在本實施形態之特徵點係如圖6所示，將加以形成於電場效果電晶體Q1之提升源極層EP(S1)之高度，作為較加以形成於電場效果電晶體Q2之提升源極層EP(S2)為高，且將加以形成於電場效果電晶體Q1之提升汲極層EP(D1)之高度，作為較加以形成於電場效果電晶體Q2之提升汲極層EP(D2)為高的點。
經由此，如根據本實施形態，如圖5及圖6所示，在電場效果電晶體Q1中，經由活性範圍ACT1之寬度(W1)為相對性小之時，流動至電場效果電晶體Q1之電流係成為較流動在電場效果電晶體Q2之電流為小，但提升源極層EP(S1)之高度及提升汲極層EP(D1)之高度變高之故，源極/汲極的阻抗則變小。由於，提升源極層EP(S1)之高度及提升汲極層EP(D1)之高度變高時，通道範圍CH與插塞PLG之間的距離係變長，但因源極/汲極的剖面積(與流動有電流之方向交叉之方向的剖面積)則變大之故。即，後者的影響則較前者的影響為大，此結果，源極/汲極的阻抗則變小。另一方面，在電場效果電晶體Q2中，經由活性範圍ACT2之寬度(W2)則相對為大之時，流動至電場效果電晶體Q2之電流係變為較流動在電場效果電晶體Q1之電流為大，但提升源極層EP(S2)之高度及提升汲極層EP(D2)之高度變低之故，源極/汲極 的阻抗則變大。由於，提升源極層EP(S2)之高度及提升汲極層EP(D2)之高度變低時，通道範圍CH與插塞PLG之間的距離係變短，但因源極/汲極的剖面積(與流動有電流之方向交叉之方向的剖面積)則變小之故。即，後者的影響則較前者的影響為大，此結果，源極/汲極的阻抗則變大。
其結果，如根據本實施形態，在電場效果電晶體Q1中，因活性範圍ACT1之寬度(W1)為小之情況引起，電流則較電場效果電晶體Q2減少，但經由提高提升源極層EP(S1)之高度及提升汲極層EP(D1)之高度之情況的阻抗下降之時，抑制其電流之減少。另一方面，在電場效果電晶體Q2中，因活性範圍ACT2之寬度(W2)為大之情況引起，電流之減少則較電場效果電晶體Q1為小，但經由降低提升源極層EP(S2)之高度及提升汲極層EP(D2)之高度之情況的阻抗增加之時，較電場效果電晶體Q1，加速有電流的減少。隨之，如根據本實施形態，經由將提升源極層EP(S1)之高度作為較提升源極層EP(S2)的高度為高，且將提升汲極層EP(D1)之高度作為較提升汲極層EP(D2)的高度為高之時，在電場效果電晶體Q1之電流的減少量，與在電場效果電晶體Q2之電流的減少量則可平衡補正於接近之方向。
此情況係如根據本實施形態，意味可得到可抑制在電場效果電晶體Q1與電場效果電晶體Q2之間產生的電流不均之效果者。經由此，如根據本實施形態，可抑制包含 電場效果電晶體Q1與電場效果電晶體Q2之半導體裝置之性能下降者。
在此，在本實施形態之特徵點係將提升源極層EP(S1)之表面高度作為較提升源極層EP(S2)的表面高度為高，且將提升汲極層EP(D1)之表面高度作為較提升汲極層EP(D2)的表面高度為高的點，但「提升層」係並不限定「高度」呈成為一定地加以形成者。即，總稱提升源極層EP(S1)與提升源極層EP(S2)與提升汲極層EP(D1)與提升汲極層EP(D2)，作為稱作「提升層」者。此情況，此「提升層」的表面高度係例如，在圖6中，以一定的高度平坦地加以形成地加以圖示，但在實際的裝置構造中，「提升層」之高度係並非一定的高度，而認為亦存在有以凹凸形狀加以形成之情況。「提升層」之高度為一定的情況，係提升源極層EP(S1)的表面高度則較提升源極層EP(S2)之表面高度為高，且提升汲極層EP(D1)之表面高度則較提升汲極層EP(D2)之表面高度為高之構造係可明確地證實。另一方面，對於「提升層」之高度並非一定的高度，而以凹凸形狀加以形成之情況，「提升層」之「高度」則為不均之故，亦認為有證實上述特徵點之情況變為困難的情況。因此，在本實施形態中，例如，「提升層」之高度並非一定的高度，而以凹凸形狀加以形成之情況，在本說明書中，「提升層」之表面高度係指作為稱作具有凹凸形狀之「提升層」之表面之中之在最高位置之高度者。即，提升源極層EP(S1)之表面高度係指提升源極層 EP(S1)之表面之中之在最高位置之高度，且提升源極層EP(S2)之表面高度係指提升源極層EP(S2)之表面之中之在最高位置之高度。同樣地，提升汲極層EP(D1)之表面高度係指提升汲極層EP(D1)之表面之中之在最高位置之高度，且提升汲極層EP(D2)之表面高度係指提升汲極層EP(D2)之表面之中之在最高位置之高度。經由此，「提升層」之高度則在並非一定的高度，而以凹凸形狀加以形成之情況中，亦成為明確化有在本實施形態之特徵點者。
另外，在上述之本實施形態之特徵點係亦可以另外的表現而表現者。即，在本實施形態之特徵點係提升源極層EP(S1)之厚度則亦可較提升源極層EP(S2)為厚，且提升汲極層EP(D1)之厚度亦可較提升汲極層EP(D2)之厚度為厚者。此情況，「提升層」係包含加以形成於表層之金屬矽化物膜。也就是，提升源極層EP(S1)係包含加以形成於表層之金屬矽化物膜，而提升源極層EP(S2)係包含加以形成於表層之金屬矽化物膜。同樣地，提升汲極層EP(D1)係包含加以形成於表層之金屬矽化物膜，而提升汲極層EP(D2)係包含加以形成於表層之金屬矽化物膜。經由此，在提升源極層EP(S1)之厚度則較提升源極層EP(S2)之厚度為厚，且提升汲極層EP(D1)之厚度則較提升汲極層EP(D2)之厚度為厚之構成中，對於各「提升層」之厚度，係對於亦包含金屬矽化物膜之厚度的情況亦成立者。也就是，提升源極層EP(S1)之厚度則較提升源極層EP(S2)之厚度為厚，且提升汲極層EP(D1)之厚度則較提升汲極層 EP(D2)之厚度為厚之特徵構成，係在未加以形成有金屬矽化物膜於「提升層」之表層的階段的構造成立之同時，在加以形成有金屬矽化物膜於「提升層」之表層之後的階段的構造亦成立。
更且，例如，在本實施形態中，電場效果電晶體Q1與電場效果電晶體Q2係加以形成於SOI基板上。隨之，在提升源極層EP(S1)之厚度則較提升源極層EP(S2)之厚度為厚，且提升汲極層EP(D1)之厚度則較提升汲極層EP(D2)之厚度為厚之構成中，厚度之基準係例如，可作為SOI基板之矽層的上面者。此情況，在上述之本實施形態的特徵點，係可表現為將矽層之上面做為基準之提升源極層EP(S1)之厚度，則較將矽層之上面做為基準之提升源極層EP(S2)之厚度為厚，且將矽層之上面做為基準之提升汲極層EP(D1)之厚度，則較將矽層之上面做為基準之提升汲極層EP(D2)之厚度為厚者。
另外，厚度的基準係例如，可作為SOI基板之埋入絕緣層之上面者。此情況，在上述之本實施形態的特徵點，係可表現為將埋入絕緣層之上面做為基準之提升源極層EP(S1)之厚度，則較將埋入絕緣層之上面做為基準之提升源極層EP(S2)之厚度為厚，且將埋入絕緣層之上面做為基準之提升汲極層EP(D1)之厚度，則較將埋入絕緣層之上面做為基準之提升汲極層EP(D2)之厚度為厚者。
然而，例如，電場效果電晶體Q1與電場效果電晶體Q2係亦可為加以形成於通常之半導體基板上的主體電晶 體，而此情況，「提升層」之厚度的基準係可作為半導體基板之表面者。
<在實施形態之半導體裝置之製造方法>
在本實施形態之半導體裝置係如上記地加以構成，於以下，對於其製造方法，參照圖面的同時進行說明。在本實施形態之半導體裝置之製造方法中，對於實現上述之半導體裝置之特徵構成，於以下的點有著特徵點。即，以同一條件之選擇磊晶成長法，於圖6所示之源極範圍SR1上，加以形成有提升源極層EP(S1)，且於汲極範圍DR1上，加以形成有提升汲極層EP(D1)，且於源極範圍SR2上，加以形成有提升源極層EP(S2)，且於汲極範圍DR2上，同時加以形成有提升汲極層EP(D2)。也就是，在本實施形態之半導體裝置之製造方法中，以選擇磊晶成長法加以形成之「提升層」的厚度則在特定的成膜條件中，利用成為基底層之活性範圍之尺寸(面積)越窄，形成於活性範圍上之「提升層」的厚度變越厚之新穎的現象，實現上述之半導體裝置之特徵構成。
於以下，對於在本實施形態之半導體裝置之製造方法加以詳細說明。首先，如圖8所示，準備由矽所成之支持基板1S，和加以形成於支持基板1S上之埋入絕緣層BOX，和加以形成於埋入絕緣層BOX上之矽層SI所成之SOI基板。此時，SOI基板係成為做成略圓盤形狀之半導體晶圓之狀態。並且，於SOI基板之矽層SI，形成分離 元件間之元件分離範圍。此元件分離範圍係為了做為元件呈不相互干擾地加以設置。具體而言，對於SRAM形成範圍SRR1，係加以形成有元件分離範圍STI1，而對於SRAM形成範圍SRR2，係加以形成有元件分離範圍STI2。此等元件分離範圍STI1及元件分離範圍STI2係例如，可使用LOCOS(local Oxidation of silicon)法或STI(shallow trench isolation)法而形成者。例如，在STI法中，如由以下做為而形成元件分離範圍STI1及元件分離範圍STI2。即，於SOI基板之矽層SI，使用光微影技術及蝕刻技術而形成元件分離溝。並且，呈埋入元件分離溝地，於SOI基板上，形成氧化矽膜，之後，經由化學機械研磨法(CMP；chemical mechanical polishing)，除去形成於SOI基板上之不需要之氧化矽膜。經由此，可僅於元件分離溝內，形成埋入氧化矽膜之元件分離範圍STI1及元件分離範圍STI2者。經由此，在SRAM形成範圍SRR1中，於SOI基板之矽層SI，加以形成有經由元件分離範圍STI1所區劃之活性範圍ACT1，而在SRAM形成範圍SRR2中，於SOI基板之矽層SI，加以形成有經由元件分離範圍STI2所區劃之活性範圍ACT2。在此，加以形成於SRAM形成範圍SRR1之活性範圍ACT1的尺寸(面積)，和加以形成於SRAM形成範圍SRR2之活性範圍ACT2的尺寸(面積)係為相同。
接著，如圖9所示，於SOI基板之矽層SI上，形成閘極絕緣膜GOX。閘極絕緣膜GOX係例如，自氧化矽膜 加以形成，例如可使用熱氧化法而形成者。但，閘極絕緣膜GOX係並不限定於氧化矽膜，而可做種種變更，例如，亦可將閘極絕緣膜GOX作為氧氮化矽膜(SiON)。即，亦可作為使氮素導入至閘極絕緣膜GOX之構造。氧氮化矽膜係比較於氧化矽膜，抑制在膜中之界面準位之產生，以及降低電子阱之效果為高。隨之，可提升閘極絕緣膜GOX之熱載體耐性，而使絕緣耐性提升者。另外，氧氮化矽膜係比較於氧化矽膜，不純物則不易貫通。因此，經由對於閘極絕緣膜GOX使用氧氮化矽膜之時，可抑制因閘極電極中的不純物擴散至矽層SI側之情況引起之臨界值電壓的變動者。形成氧氮化矽膜之情況係例如，如將SOI基板，在包含NO、NO2或NH3之氮素的環境中進行熱處理即可。另外，於SOI基板之矽層SI，形成氧化矽膜所成之閘極絕緣膜GOX之後，在含有氮素的環境中熱處理SOI基板，再經由導入氮素至閘極絕緣膜GOX之時，亦可得到同樣之效果者。
另外，閘極絕緣膜GOX係例如，亦可自較氧化矽膜，電介率高之高電介率膜而形成。例如，作為較氮化矽膜，電介率高之高電介率膜，可使用鉿氧化物之一的氧化鉿膜(HfO2膜)者。另外，亦可使用添加鋁於氧化鉿膜之HfAlO膜。更且，亦可取代氧化鉿膜，而使用鉿鋁酸鹽膜，HfON膜(氮氧化鉿膜)、HfSiO膜(鉿矽酸鹽膜)、HfSiON膜(鉿金屬矽化物膜)、如HfAlO膜之其他的鉿系絕緣膜。更且，亦可使用對於此等鉿系絕緣膜， 導入氧化鉭，氧化鈮，氧化鈦，氧化鋯，氧化鑭，氧化釔等之氧化物的鉿系絕緣膜者。鉿系絕緣膜係與氧化鉿膜同樣，因較氧化矽膜或氧氮化矽膜，電介率為高之故，可得到與使用氧化鉿膜之情況同樣的效果。
在此，對於圖9所示之SRAM形成範圍SRR1或SRAM形成範圍SRR2，係加以形成有低耐壓電晶體，但對於SOI基板之其他的範圍係有I/O範圍，而對於此I/O範圍，係加以形成有較低耐壓電晶體，耐性高之高耐壓電晶體。此時，高耐壓電晶體之閘極絕緣膜GOX的膜厚係為了確保耐壓，而成為較低耐壓電晶體之閘極絕緣膜GOX的膜厚為厚。並且，閘極絕緣膜GOX之形成係例如，以由熱氧化法所代表之氧化工程(熱處理工程)加以實施。因此，在包含有低耐壓電晶體與高耐壓電晶體之雙方的半導體裝置之製造工程中，係不僅形成膜厚薄之低耐壓電晶體之閘極絕緣膜GOX，而亦必須形成膜厚厚之高耐壓電晶體之閘極絕緣膜GOX，而成為增加了氧化工程情況。
此結果，在區劃在元件分離範圍STI1之活性範圍ACT1中，經由上述之氧化工程的增加，從元件分離範圍STI1的邊界至活性範圍ACT1之端部的氧化膜之侵蝕則容易產生，而產生有活性範圍ACT1之面積(尺寸)變小之現象。同樣地，在區劃在元件分離範圍STI2之活性範圍ACT2中，經由上述之氧化工程的增加，從元件分離範圍STI2的邊界至活性範圍ACT2之端部的氧化膜之侵蝕則容 易產生，而產生有活性範圍ACT2之面積(尺寸)變小之現象。在此，氧化膜之侵蝕係從認為根據場所而不均之情況，在圖9中，例如，加以形成於SRAM形成範圍SRR1之活性範圍ACT1的尺寸，則成為呈較加以形成於SRAM形成範圍SRR2之活性範圍ACT2的尺寸為小地加以圖示。也就是，經由形成高耐壓電晶體之閘極絕緣膜GOX的氧化工程之追加，成為對於加以形成於SRAM形成範圍SRR1之活性範圍ACT1的尺寸，和加以形成於SRAM形成範圍SRR2之活性範圍ACT2的尺寸產生有不均之情況。
之後，於閘極絕緣膜GOX上，形成多結晶矽膜PF1。多結晶矽膜PF1係例如，可使用CVD法而形成者。之後，使用光微影技術及離子注入法，於多結晶矽膜PF1中，導入磷或砷等之n型不純物。
並且，如圖10所示，經由使用光微影技術及蝕刻技術，加工多結晶矽膜PF1之時，於SRAM形成範圍SRR1，形成閘極電極GE1，而於SRAM形成範圍SRR2，形成閘極電極GE2。在此，於構成閘極電極GE1或閘極電極GE2之多結晶矽膜PF1中，導入有n型不純物。因此，因可將閘極電極GE1之功函數或閘極電極GE2之功函數，做為矽的傳導帶附近(4.15eV)的值之故，可降低n通道型電場效果電晶體之臨界值電壓。
接著，如圖11所示，經由使用光微影技術及離子注入法之時，在SRAM形成範圍SRR1中，形成整合於閘極 電極GE1之淺的低濃度不純物擴散範圍EX1，而在SRAM形成範圍SRR2中，形成整合於閘極電極GE2之淺的低濃度不純物擴散範圍EX1。此淺的低濃度不純物擴散範圍EX1係n型半導體範圍。並且，如圖11所示，夾持於相互隔開之一對之淺的低濃度不純物擴散範圍EX1的範圍則成為通道範圍CH。
接著，如圖12所示，於SOI基板上形成氧化矽膜。氧化矽膜係例如，可使用CVD法而形成者。並且，經由向異性蝕刻氧化矽膜之時，在SRAM形成範圍SRR1中，係將側壁隔層SW形成於閘極電極GE1兩側之側壁，而在SRAM形成範圍SRR2中，係將側壁隔層SW形成於閘極電極GE2兩側之側壁。側壁隔層SW係例如，從氧化矽膜的單層膜加以形成，但並不限於此等，而亦可使用氮化矽膜或氧氮化矽膜。另外，亦可形成由組合氮化矽膜，氧化矽膜及氧氮化矽膜之任一的層積膜所成之側壁隔層SW。
接著，經由使用光微影技術及離子注入法之時，在各SRAM形成範圍SRR1及SRAM形成範圍SRR2之範圍中，形成整合於側壁隔層SW之深的高濃度不純物擴散範圍NR1。深的高濃度不純物擴散範圍NR1係n型半導體範圍。在SRAM形成範圍SRR1中，經由此深的高濃度不純物擴散範圍NR1與淺的低濃度不純物擴散範圍EX1而加以形成源極範圍SR1。另外，在SRAM形成範圍SRR1中，經由此深的高濃度不純物擴散範圍NR1與淺的低濃度不純物擴散範圍EX1而加以形成汲極範圍DR1。同樣 地，在SRAM形成範圍SRR2中，亦經由此深的高濃度不純物擴散範圍NR1與淺的低濃度不純物擴散範圍EX1而加以形成源極範圍SR2。另外，在SRAM形成範圍SRR2中，亦經由此深的高濃度不純物擴散範圍NR1與淺的低濃度不純物擴散範圍EX1而加以形成汲極範圍DR2。
如此，經由將源極範圍SR1與汲極範圍DR1，以淺的低濃度不純物擴散範圍EX1與深的高濃度不純物擴散範圍NR1而形成之時，可將源極範圍SR1及汲極範圍DR1，作為LDD(Lightly Doped Drain)構造者。同樣地，經由將源極範圍SR2與汲極範圍DR2，以淺的低濃度不純物擴散範圍EX1與深的高濃度不純物擴散範圍NR1而形成之時，可將源極範圍SR2及汲極範圍DR2，作為LDD構造者。如由以上作為，在形成深的高濃度不純物擴散範圍NR1之後，對於SOI基板而言，進行1000℃程度之熱處理。經由此，進行導入之不純物之活性化。
接著，如圖13所示，經由包含二氯矽烷與氯化氫於原料氣體之同一條件的選擇磊晶成長法，在SRAM形成範圍SRR1中，係於源極範圍SR1上，形成提升源極層EP(S1)，且於汲極範圍DR1上，形成提升汲極層EP(D1)。同時，在SRAM形成範圍SRR2中，係於源極範圍SR2上，形成提升源極層EP(S2)，且於汲極範圍DR2上，形成提升汲極層EP(D2)。此時，在本實施形態之半導體裝置的製造工程中，產生有成為基底層之活性範圍之 尺寸(面積)越窄，形成於活性範圍上之「提升層」的厚度變越厚之新穎的現象。也就是，在本實施形態中，形成於SRAM形成範圍SRR1之活性範圍ACT1的尺寸，則較形成於SRAM形成範圍SRR2之活性範圍ACT2的尺寸為小。因此，如根據本實施形態，提升源極層EP(S1)之高度則呈為較提升源極層EP(S2)為高，且提升汲極層EP(D1)之高度則成為較提升汲極層EP(D2)之高度為高者。
於以下，對於產生有上述之新穎的現象之結構的推測加以說明。在本實施形態之選擇磊晶成長法中，使用有包含二氯矽烷與氯化氫的原料氣體。此時，二氯矽烷係作為矽的成膜材料而發揮機能之另一方面，氯化氫係作為蝕刻材料而發揮機能。即，在本實施形態所使用之選擇磊晶成長法中，堆積矽的同時，同時地經由蝕刻一部分之時，形成被覆性之良好的膜。
在此，考慮於相對性尺寸(面積)小之活性範圍ACT1，和相對性尺寸(面積)大之活性範圍ACT2上，以上述之選擇磊晶成長法而堆積矽者。例如，相同量之原料氣體則作為各自加以供給至活性範圍ACT1與活性範圍ACT2。此情況，在尺寸小之活性範圍ACT1中，每單位面積之原料氣體的量則成為較尺寸大之活性範圍ACT2為多。此情況係因二氯矽烷引起之矽的成膜量，係意味尺寸小之活性範圍ACT1成為較尺寸大之活性範圍ACT2為多。同時，因氯化氫引起之矽的蝕刻量，亦尺寸小之活性範圍ACT1成為較尺寸大之活性範圍ACT2為多。也就 是，因二氯矽烷引起之成膜速率，和因氯化氫引起之蝕刻速率，係成為具有活性範圍之尺寸越大而變小之尺寸依存性之情況。即，對於因二氯矽烷引起之成膜速率的活性範圍尺寸而言之尺寸依存性，係隨著活性範圍尺寸變大，而成膜速率變小之依存性。同樣地，對於因氯化氫引起之蝕刻速率的活性範圍尺寸而言之尺寸依存性，係隨著活性範圍尺寸變大，而蝕刻速率變小之依存性。
此時，如圖14所示，因二氯矽烷引起之成膜速率的尺寸依存性，和因氯化氫引起之蝕刻速率的尺寸依存性則作為均等時，例如，成膜速率與蝕刻速率任一則即使作為具有尺寸依存性，在活性範圍寬度(W1)時之成膜速率與蝕刻速率的差所表示之堆積膜厚(T)，和在活性範圍寬度(W2)時之成膜速率與蝕刻速率的差所表示之堆積膜厚(T)係成為均等。
有關此點，本發明者們進行檢討之時，二氯矽烷係作為成膜原料而消耗之故，認為尺寸依存性為強之另一方面，氯化氫係並非作為原料而消耗，而相同的氯化氫則認為可若干次干預於蝕刻之故，而不易被消耗，認為尺寸依存性為弱。此情況係在特定之成膜條件中，認為對於因二氯矽烷引起之成膜速率的活性範圍尺寸而言之尺寸依存性則成為較對於因氯化氫引起之蝕刻速率的活性範圍尺寸而言之尺寸依存性為大之現象則表面化。此情況，如圖15所示，在活性範圍寬度(W1)時之成膜速率與蝕刻速率的差所表示之堆積膜厚(T1)，係成為較在活性範圍寬度 (W2)時之成膜速率與蝕刻速率的差所表示之堆積膜厚(T2)為大。隨之，如根據因二氯矽烷引起之成膜速率的活性範圍尺寸而言之尺寸依存性則成為較對於因氯化氫引起之蝕刻速率的活性範圍尺寸而言之尺寸依存性為大之成膜條件，成為基底層之活性範圍之尺寸(面積)越窄，可加厚形成於活性範圍上之「提升層」的厚度者。
作為具體的成膜條件，係例如，可舉出將使用含有二氯矽烷與氯化氫之原料氣體的選擇磊晶成長工程，以650℃以上900℃以下的加熱溫度，且133.3Pa(1torr)以上50×133.3Pa(50torr)以下的壓力而實施之情況。更且，期望，係可舉出以700℃以上850℃以下的加熱溫度，且10×133.3Pa(10torr)的壓力而實施之情況。
之後，如圖16所示，於SOI基板上形成鈷膜。此時，在SRAM形成範圍SRR1中，係呈直接接觸於閘極電極GE1地，加以形成有鈷膜，在SRAM形成範圍SRR2中，係呈直接接觸於閘極電極GE2地，加以形成有鈷膜。更且，在SRAM形成範圍SRR1與SRAM形成範圍SRR2之任一範圍中，亦直接接觸有鈷膜於深的高濃度不純物擴散層NR1。鈷膜係例如，可使用濺鍍法而形成者。並且，在形成鈷膜之後，經由對於SOI基板而言施以熱處理之時，在SRAM形成範圍SRR1中，使構成閘極電極GE1之多結晶矽膜PF1與鈷膜反應，形成鈷金屬矽化物膜所成之金屬矽化物膜SL。同樣地，在SRAM形成範圍SRR2中，使構成閘極電極GE2之多結晶矽膜PF1與鈷膜 反應，形成鈷金屬矽化物膜所成之金屬矽化物膜SL。經由此，閘極電極GE1及閘極電極GE2係成為多結晶矽膜PF1與金屬矽化物膜SL之層積構造。金屬矽化物膜SL係為了閘極電極GE1或閘極電極GE2之低阻抗化而加以形成。同樣地，在SRAM形成範圍SRR1與SRAM形成範圍SRR2之任一範圍，亦經由上述之熱處理，在深的高濃度不純物擴散範圍NR1表面中，矽與鈷膜產生反應而形成鈷金屬矽化物膜所成之金屬矽化物膜SL。因此，在SRAM形成範圍SRR1中，可謀求源極範圍SR1及汲極範圍DR1之低阻抗化之同時，在SRAM形成範圍SRR2中，可謀求源極範圍SR2及汲極範圍DR2之低阻抗化。並且，未反應之鈷膜係從SOI基板上加以除去。
然而，在本實施形態中，形成鈷金屬矽化物膜所成之金屬矽化物膜SL，但，例如，亦可取代於鈷金屬矽化物膜而形成鎳金屬矽化物膜或鈦金屬矽化物膜或鉑金屬矽化物膜所成之金屬矽化物膜SL。
如以上作為，如根據本實施形態，可於SRAM形成範圍SRR1製造電場效果電晶體Q1，且於SRAM形成範圍SRR2製造電場效果電晶體Q2。之後，如圖17所示，於形成電場效果電晶體Q1及電場效果電晶體Q2之SOI基板上，例如，形成氧化矽膜所成之層間絕緣膜IL1。
接著，經由使用光微影技術及蝕刻技術之時，貫通層間絕緣膜IL1，在SRAM形成範圍SRR1中，形成到達至源極範圍SR1或汲極範圍DR1之連接孔CNT，而在 SRAM形成範圍SRR2中，形成到達至源極範圍SR2或汲極範圍DR2之連接孔CNT。
並且，於包含連接孔CNT的底面及內壁之層間絕緣膜IL1上，形成鈦/氮化鈦膜。鈦/氮化鈦膜係自鈦膜與氮化鈦膜之層積膜加以構成，例如，可經由使用濺鍍法而形成者。此鈦/氮化鈦膜係，係例如，在之後的工程，具有防止埋入於連接孔CNT的膜之材料之鎢擴散至矽中的情況，所謂阻障性。
接著，呈埋入連接孔CNT地，於SOI基板的主面全面形成鎢膜。此鎢膜係例如，可使用CVD法而形成者。並且，經由例如以CMP法而除去形成於層間絕緣膜IL1上之不需要的鈦/氮化鈦膜及鎢膜之時，形成插塞PLG。
之後，如圖6所示，於層間絕緣膜IL1及插塞PLG上，形成薄的碳氮化矽膜與厚的氧化矽膜所成之層間絕緣膜IL2。接著，使用光微影技術及蝕刻技術，進行層間絕緣膜IL2之圖案化，將碳氮化矽膜作為蝕刻停止而蝕刻氧化矽膜。接著，由蝕刻碳氮化矽膜者，形成配線溝至層間絕緣膜IL2。
接著，於配線溝內，形成氮化鉭或鉭等之阻障金屬膜，再於阻障金屬膜上，經由電鍍法等而形成將銅作為主成分之導電性膜。之後，經由CMP法等而除去配線溝外部之銅膜與阻障金屬膜之時，埋入至層間絕緣膜IL2之配線L1則完成。之後，於配線L1之上層，形成多層配線，但在此的說明係省略之。如由以上作為，可製造在本實施 形態之半導體裝置。
如根據在本實施形態之半導體裝置之製造方法，未使工程複雜化，而將二氯矽烷與氯化氫包含於原料氣體，且經由同一條件之選擇磊晶成長法，可自動地實現在本實施形態之半導體裝置之特徵構成。即，如根據本實施形態之半導體裝置之製造方法，即使對於因熱處理工程引起之活性範圍的尺寸產生有不均之情況，對於因不均引起之電流不均減少之方向，自動地調整因應活性範圍之尺寸之「提升層」之膜厚。因此，如根據在本實施形態之半導體裝置之製造方法，未有招致產率下降，而可抑制半導體裝置之性能下降者。
<變形例>
在實施形態中，在使用於相同機能之電路的複數之電晶體中，在設計值中係加以形成於相同尺寸之活性範圍，但經由在半導體裝置之製造工程所加上之熱處理工程(氧化工程)，經由在各活性範圍之氧化膜的侵蝕則不同，對於經由改變「提升層」之厚度而降低在經由此所產生之複數的電晶體的電流不均的例，已加以說明過。在本變形例中，對於將使用於不同機能之電路之複數的電晶體則加以形成於不同尺寸之活性範圍的情況作為前提，改變形成於各不同尺寸之活性範圍之「提升層」之厚度的例加以說明。
例如，使用於SRAM之電場效果電晶體之尺寸，和使 用於邏輯電路之電場效果電晶體係同時自低耐壓電晶體所構成，但從SRAM之細微化之進展之情況，使用於SRAM之電場效果電晶體之尺寸係較使用於邏輯電路之電場效果電晶體之尺寸為小。此情況，係意味加以形成有使用於SRAM之電場效果電晶體之活性範圍之尺寸，則變為較加以形成有使用於邏輯電路之電場效果電晶體之活性範圍之尺寸為小者。
並且，在如此之構成中，亦認為經由在半導體裝置之製造工程所加上之熱處理工程(氧化工程)，產生有經由在各活性範圍ACT1與活性範圍ACT3之氧化膜的侵蝕。例如，形成有電場效果電晶體Q1之活性範圍ACT1的寬度係從W1A成為W1B(W1B<W1A)，而形成有電場效果電晶體Q3之活性範圍ACT3的寬度係從W3A成為W3B(W3B<W3A)。在此，侵蝕的影響係活性範圍本身的尺寸越小而變越大。也就是，經由對於活性範圍之氧化膜之侵蝕所引起之電流的降低係較使用於邏輯電路之電場效果電晶體Q3，而認為在使用於SRAM之電場效果電晶體Q1變為顯著者。
因此，在本變形例中，將使用於SRAM之電場效果電晶體Q1之「提升層」之厚度，作為較使用於邏輯電路之電場效果電晶體Q3之「提升層」之厚度為厚。具體而言，圖18係顯示加以形成於SRAM形成範圍SRR之電場效果電晶體Q1，和加以形成於邏輯電路形成範圍LOR之電場效果電晶體Q3的平面構成的圖。在圖18中，在 SRAM形成範圍SRR中，電場效果電晶體Q1則加以形成於區劃在元件分離範圍STI1之矩形形狀的活性範圍ACT1。也就是，電場效果電晶體Q1係具有：在活性範圍ACT1上延伸存在於圖18之y方向的閘極電極GE1，和在活性範圍ACT1內，呈夾持閘極電極GE1地加以形成之源極範圍SR1及汲極範圍DR1。此時，在閘極電極GE1之閘極寬度方向(y方向)之活性範圍ACT1的寬度係成為W1。
並且，對於源極範圍SR1係加以形成有提升源極層EP(S1)，呈與此提升源極層EP(S1)電性連接地加以形成插塞PLG。同樣地，對於汲極範圍DR1上係加以形成有提升汲極層EP(D1)，呈與此提升汲極層EP(D1)電性連接地加以形成插塞PLG。經由此，在電場效果電晶體Q1中，經由源極範圍SR1與提升源極層EP(S1)而加以構成源極，而經由汲極範圍DR1與提升汲極層EP(D1)而加以構成汲極。
另一方面，在圖18中，在邏輯電路形成範圍LOR中，電場效果電晶體Q3則加以形成於區劃在元件分離範圍STI3之矩形形狀的活性範圍ACT3。也就是，電場效果電晶體Q3係具有：在活性範圍ACT3上延伸存在於圖18之y方向的閘極電極GE3，和在活性範圍ACT3內，呈夾持閘極電極GE3地加以形成之源極範圍SR3及汲極範圍DR3。此時，在閘極電極GE3之閘極寬度方向(y方向)之活性範圍ACT3的寬度係成為W3(W1<W3)。即，如 圖18所示，加以形成有電場效果電晶體Q1之活性範圍ACT1之寬度(W1)係成為較電場效果電晶體Q3之活性範圍ACT3之寬度(W3)為小。
並且，對於源極範圍SR3上係加以形成有提升源極層EP(S3)，呈與此提升源極層EP(S3)電性連接地加以形成插塞PLG。同樣地，對於汲極範圍DR3上係加以形成有提升汲極層EP(D3)，呈與此提升汲極層EP(D3)電性連接地加以形成插塞PLG。經由此，在電場效果電晶體Q3中，經由源極範圍SR3與提升源極層EP(S3)而加以構成源極，而經由汲極範圍DR3與提升汲極層EP(D3)而加以構成汲極。
在此，在本變形例中，如圖18所示，將加以形成於電場效果電晶體Q1之提升源極層EP(S1)之高度，作為較加以形成於電場效果電晶體Q3之提升源極層EP(S3)之高度為高，且將加以形成於電場效果電晶體Q1之提升汲極層EP(D1)之高度，作為較加以形成於電場效果電晶體Q3之提升汲極層EP(D3)之高度為高。
經由此，如根據本變形例，在加以形成於SRAM形成範圍之SRR的電場效果電晶體Q1中，經由活性範圍ACT1之寬度(W1)為相對性小之時，流動至電場效果電晶體Q1之電流係變小，但提升源極層EP(S1)之高度及提升汲極層EP(D1)之高度變高之故，源極/汲極的阻抗則變小。其結果，如根據本變形例，在電場效果電晶體Q1中，因活性範圍ACT1之寬度(W1)為小之情況引起， 電流的減少則變為顯著，但經由提高提升源極層EP(S1)之高度及提升汲極層EP(D1)之高度情況的阻抗下降之時，抑制其電流之減少。
如此，在本變形例中，在存在有活性範圍ACT3之尺寸為大之電場效果電晶體Q3，和活性範圍ACT1之尺寸為小之電場效果電晶體Q1之構成中，加厚形成於電流降低變為顯著之活性範圍ACT1小之電場效果電晶體Q1之「提升層」之厚度。經由此，可有效果地抑制在活性範圍ACT1的尺寸小之SRAM變為顯著之電流的減少者。
然而，在本變形例之半導體裝置之製造方法係與在實施形態之半導體裝置之製造方法同樣。特別是在本變形例中，存在有活性範圍ACT3之尺寸為大之電場效果電晶體，和活性範圍ACT1之尺寸為小之電場效果電晶體的情況則為前提。因此，在形成元件分離範圍之工程中，例如，在電場效果電晶體Q1之閘極電極GE1之閘極寬度方向的活性範圍ACT1之寬度，則呈成為較在電場效果電晶體Q3之閘極電極GE3之閘極寬度方向的活性範圍ACT3之寬度為小地，在元件分離範圍區劃有活性範圍ACT1及活性範圍ACT3。
以上，依據其實施形態而具體地說明過經由本發明者所作為之發明，但本發明係並不加以限定於前述實施形態者，而在不脫離其內容的範圍當然可做種種變更者。
1S‧‧‧支持基板
ACT1‧‧‧活性範圍
ACT2‧‧‧活性範圍
BOX‧‧‧埋入絕緣層
CH‧‧‧通道範圍
CNT‧‧‧連接孔
DR1‧‧‧汲極範圍
DR2‧‧‧汲極範圍
EP(D1)‧‧‧提升汲極層
EP(D2)‧‧‧提升汲極層
EP(S1)‧‧‧提升源極層
EP(S2)‧‧‧提升源極層
EX1‧‧‧低濃度不純物擴散範圍
GE1‧‧‧閘極電極
GE2‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
L1‧‧‧配線
NR1‧‧‧高濃度不純物擴散範圍
PF1‧‧‧多結晶矽膜
PLG‧‧‧插塞
Q1‧‧‧電場效果電晶體
Q2‧‧‧電場效果電晶體
SL‧‧‧金屬矽化物膜
SR1‧‧‧源極範圍
SR2‧‧‧源極範圍
SRR1‧‧‧SRAM形成範圍
SRR2‧‧‧SRAM形成範圍
STI1‧‧‧元件分離範圍
STI2‧‧‧元件分離範圍
SW‧‧‧側壁隔層

Claims (16)

  1. 一種半導體裝置，包含設計值上互為相同尺寸之第1活性範圍與第2活性範圍之半導體裝置，其特徵係具備(a)加以形成於前述第1活性範圍之第1電場效果電晶體，(b)加以形成於前述第2活性範圍之第2電場效果電晶體，前述第1電場效果電晶體係具有：(a1)相互隔離加以形成於前述第1活性範圍內之第1源極範圍及第1汲極範圍，(a2)夾持於前述第1源極範圍及前述第1汲極範圍之第1通道範圍，(a3)形成於前述第1通道範圍上之第1閘極絕緣膜，(a4)形成於前述第1閘極絕緣膜上之第1閘極電極，(a5)形成於前述第1源極範圍上之第1提升源極層及，(a6)形成於前述第1汲極範圍上之第1提升汲極層，前述第2電場效果電晶體係具有：(b1)相互隔離加以形成於前述第2活性範圍內之第2源極範圍及第2汲極範圍，(b2)夾持於前述第2源極範圍及前述第2汲極範圍 之第2通道範圍，(b3)形成於前述第2通道範圍上之第2閘極絕緣膜，(b4)形成於前述第2閘極絕緣膜上之第2閘極電極，(b5)形成於前述第2源極範圍上之第2提升源極層及，(b6)形成於前述第2汲極範圍上之第2提升汲極層前述半導體裝置係具有由支持基板，和形成於前述支持基板上之埋入絕緣層，和形成於前述埋入絕緣層上之矽層所成之SOI基板，前述第1活性範圍及前述第2活性範圍係加以形成於前述SOI基板之前述矽層者在前述第1閘極電極之閘極寬度方向的前述第1活性範圍之寬度，係較在前述第2閘極電極之閘極寬度方向的前述第2活性範圍之寬度為小，前述第1提升源極層之表面的高度係較前述第2提升源極層之表面的高度為高，且前述第1提升汲極層之表面的高度係較前述第2提升汲極層之表面的高度為高者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1提升源極層之表面高度係指前述第1提升源極層之表面之中之在最高位置之高度，且前述第2提升源極層之表面高度係指前述第2提升源極層之表面之中之在 最高位置之高度，前述第1提升汲極層之表面高度係指前述第1提升汲極層之表面之中之在最高位置之高度，且前述第2提升汲極層表面高度係指前述第2提升汲極層之表面之中之在最高位置之高度。
  3. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1提升源極層的厚度係較前述第2提升源極層的厚度為厚，且前述第1提升汲極層的厚度係較前述第2提升汲極層的厚度為厚者。
  4. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1提升源極層係包含加以形成於表層之金屬矽化物膜，前述第2提升源極層係包含加以形成於表層之金屬矽化物膜，前述第1提升汲極層係包含加以形成於表層之金屬矽化物膜，前述第2提升汲極層係包含加以形成於表層之金屬矽化物膜。
  5. 如申請專利範圍第1項記載之半導體裝置，其中，將前述矽層之上面作為基準之前述第1提升源極層之厚度，係較將前述矽層之上面作為基準之前述第2提升源 極層之厚度為厚，且將前述矽層之上面作為基準之前述第1提升汲極層之厚度，係較將前述矽層之上面作為基準之前述第2提升汲極層之厚度為厚者。
  6. 如申請專利範圍第1項記載之半導體裝置，其中，將前述埋入絕緣層之上面作為基準之前述第1提升源極層之厚度，係較將前述埋入絕緣層之上面作為基準之前述第2提升源極層之厚度為厚，且將前述埋入絕緣層之上面作為基準之前述第1提升汲極層之厚度，係較將前述埋入絕緣層之上面作為基準之前述第2提升汲極層之厚度為厚者。
  7. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1電場效果電晶體與前述第2電場效果電晶體係具有相同機能之電路的構成要素。
  8. 如申請專利範圍第7項記載之半導體裝置，其中，前述電路係邏輯電路者。
  9. 如申請專利範圍第7項記載之半導體裝置，其中，前述電路係SRAM者。
  10. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1電場效果電晶體與前述第2電場效果電晶體 係具有相互不同機能之電路的構成要素。
  11. 如申請專利範圍第10項記載之半導體裝置，其中，前述第1電場效果電晶體係SRAM之構成要素，前述第2電場效果電晶體係邏輯電路之構成要素。
  12. 一種半導體裝置之製造方法，係具備加以形成於第1活性範圍之第1電場效果電晶體，和加以形成於第2活性範圍之第2電場效果電晶體，前述第1電場效果電晶體係具有：相互隔離加以形成於前述第1活性範圍內之第1源極範圍及第1汲極範圍，夾持於前述第1源極範圍及前述第1汲極範圍之第1通道範圍，形成於前述第1通道範圍上之第1閘極絕緣膜，和形成於前述第1閘極絕緣膜上之第1閘極電極，形成於前述第1源極範圍上之第1提升源極層及，形成於前述第1汲極範圍上之第1提升汲極層，前述第2電場效果電晶體係具有：相互隔離加以形成於前述第2活性範圍內之第2源極範圍及第2汲極範圍，夾持於前述第2源極範圍及前述第2汲極範圍之第2通道範圍，形成於前述第2通道範圍上之第2閘極絕緣膜，和形成於前述第2閘極絕緣膜上之第2閘極電極， 形成於前述第2源極範圍上之第2提升源極層及，形成於前述第2汲極範圍上之第2提升汲極層，在前述第1閘極電極之閘極寬度方向的前述第1活性範圍之寬度，係較在前述第2閘極電極之閘極寬度方向的前述第2活性範圍之寬度為小之半導體裝置之製造方法，其特徵為具備：(a)於前述第1活性範圍上，形成前述第1閘極絕緣膜，且於前述第2活性範圍上，形成前述第2閘極絕緣膜之工程，(b)於前述第1閘極絕緣膜上，形成前述第1閘極電極，且於前述第2閘極絕緣膜上，形成前述第2閘極電極之工程，(c)前述(b)工程後，於前述第1活性範圍內，形成前述第1源極範圍及前述第1汲極範圍，且於前述第2活性範圍內，形成前述第2源極範圍及前述第2汲極範圍工程，(d)以將二氯矽烷與氯化氫含於原料氣體之同一條件的選擇磊晶成長法，形成前述第1提升源極層於前述第1源極範圍上，且形成前述第1提升汲極層於前述第1汲極範圍上，且形成前述第2提升源極層於前述第2源極範圍上，且同時形成前述第2提升汲極層於前述第2汲極範圍上之工程，經由前述(d)工程，前述第1提升源極層之表面的高度係較前述第2提升源極層之表面的高度為高，且前述 第1提升汲極層之表面的高度係較前述第2提升汲極層之表面的高度為高；於前述(a)工程前，具有：(e)準備由支持基板，和形成於前述支持基板上之埋入絕緣層，和形成於前述埋入絕緣層上之矽層所成之SOI基板之工程，(f)經由形成元件分離範圍於前述矽層，將區劃在前述元件分離範圍之前述第1活性範圍及前述第2活性範圍形成於前述矽層的工程；於前述(f)工程後，前述(d)工程前，具有熱處理工程，經由歷經前述熱處理工程，在前述第1閘極電極之閘極寬度方向的前述第1活性範圍之寬度，係較在前述第2閘極電極之閘極寬度方向的前述第2活性範圍之寬度為小者。
  13. 如申請專利範圍第12項記載之半導體裝置之製造方法，其中，前述(d)工程係以650℃以上900℃以下的加熱溫度，且133.3Pa以上50×133.3Pa以下的壓力加以實施者。
  14. 如申請專利範圍第12項記載之半導體裝置之製造方法，其中，對於因前述二氯矽烷引起之成膜速率的活性範圍尺寸而言之尺寸依存性，係較對於因前述氯化氫引起之蝕刻速率的活性範圍尺寸而言之尺寸依存性為大者。
  15. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，對於因前述二氯矽烷引起之成膜速率的活性範圍尺寸而言之尺寸依存性，係隨著活性範圍尺寸變大，而成膜速率變小之依存性。對於因前述氯化氫引起之蝕刻速率的活性範圍尺寸而言之尺寸依存性，係隨著活性範圍尺寸變大，而蝕刻速率變小之依存性。
  16. 如申請專利範圍第12項記載之半導體裝置之製造方法，其中，前述(f)工程係在前述第1閘極電極之閘極寬度方向的前述第1活性範圍之寬度，則呈較在前述第2閘極電極之閘極寬度方向的前述第2活性範圍之寬度為小地，在前述元件分離範圍，區劃前述第1活性範圍及前述第2活性範圍者。
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