JP2016012674A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2016012674A
JP2016012674A JP2014133852A JP2014133852A JP2016012674A JP 2016012674 A JP2016012674 A JP 2016012674A JP 2014133852 A JP2014133852 A JP 2014133852A JP 2014133852 A JP2014133852 A JP 2014133852A JP 2016012674 A JP2016012674 A JP 2016012674A
Authority
JP
Japan
Prior art keywords
insulating film
film
gate electrode
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014133852A
Other languages
English (en)
Other versions
JP6297430B2 (ja
Inventor
公士 大形
Hiroshi Ogata
公士 大形
祥之 川嶋
Yoshiyuki Kawashima
祥之 川嶋
茶木原 啓
Hiroshi Chagihara
啓 茶木原
倫弘 林
Tsunehiro Hayashi
倫弘 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014133852A priority Critical patent/JP6297430B2/ja
Priority to TW104118821A priority patent/TWI644396B/zh
Priority to US14/738,850 priority patent/US9412878B2/en
Priority to CN201510368628.1A priority patent/CN105226064B/zh
Publication of JP2016012674A publication Critical patent/JP2016012674A/ja
Application granted granted Critical
Publication of JP6297430B2 publication Critical patent/JP6297430B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40117Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324Gate electrodes for transistors with a floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体装置の信頼性を向上する。【解決手段】一実施の形態の半導体装置において、X方向に延在する素子分離領域STIは、平面視において、X方向と直交するY方向に延在するメモリゲート電極MGと交差する交差領域R1を有する。このとき、交差領域R1において、ソース領域SR側に位置する一方の端辺のY方向の幅ES1は、コントロールゲート電極側に位置する他方の端辺のY方向の幅ES2よりも大きい。【選択図】図26

Description

本発明は、半導体装置およびその製造技術に関し、例えば、電気的に書き換え可能な不揮発性メモリを有する半導体装置およびその製造技術に適用して有効な技術に関する。
特開2006−49737号公報(特許文献1)には、上層の酸化シリコン膜と、この酸化シリコン膜の下層の窒化シリコン膜と、窒化シリコン膜の下層の酸化シリコン膜とからなる積層絶縁膜(ONO膜)の露出部分を除去する技術が記載されている。
また、特許文献1には、メモリセル部に配置される素子分離領域のレイアウトが記載されている。ここで、特許文献1では、メモリゲート電極と素子分離領域との交差領域において、ソース領域側の端辺の幅とコントロールゲート電極側の端辺の幅とが同一となっているレイアウトが記載されている。
特開2006−49737号公報
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、EEPROM(Electrically Erasable and Programmable Read Only Memory)やフラッシュメモリが広く使用されている。現在広く用いられているEEPROMやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置(不揮発性メモリ)は、MOS(Metal Oxide Semiconductor)トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等が挙げられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってMOSトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をMONOS(Metal Oxide Nitride Oxide Semiconductor)型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。
このようなMONOS型トランジスタの一例としてスプリットゲート型不揮発性メモリがある。このスプリットゲート型不揮発性メモリでは、メモリセルを選択する選択トランジスタの側壁に情報を記憶するメモリトランジスタが形成されている。具体的に、半導体基板にゲート絶縁膜を介してコントロールゲート電極が形成されており、このコントロールゲート電極の側壁に電荷蓄積膜を含む積層絶縁膜を介してメモリゲート電極が形成されている。
スプリットゲート型不揮発性メモリでは、情報を書き込む書き込み動作や情報を消去する消去動作の際、メモリゲート電極に比較的絶対値の大きな電圧を印加する。したがって、スプリットゲート型不揮発性メモリの信頼性を向上する観点から、例えば、メモリゲート電極とソース領域(拡散層)との間の耐圧を充分に確保することが重要である。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置において、第1方向に延在する素子分離領域は、平面視において、第1方向と直交する第2方向に延在するメモリゲート電極と交差する交差領域を有する。このとき、交差領域において、ソース領域側に位置する一方の端辺の第2方向の幅は、コントロールゲート電極側に位置する他方の端辺の第2方向の幅よりも大きい。
また、一実施の形態における半導体装置の製造方法は、光近接効果補正を取り入れたマスクを使用して、素子分離領域を形成することにより、素子分離領域のメモリゲート電極との交差領域において、ソース領域側に位置する一方の端辺の幅は、コントロールゲート電極側に位置する他方の端辺の幅よりも大きくなる。
さらに、一実施の形態における半導体装置の製造方法では、第1絶縁膜と電荷蓄積膜と第2絶縁膜からなる積層絶縁膜において、メモリゲート電極から露出する積層絶縁膜を除去する際、積層絶縁膜の最も下層に配置される第1絶縁膜の除去工程を実施しない。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
実施の形態1における半導体チップのレイアウト構成例を示す図である。 実施の形態1における不揮発性メモリの平面レイアウト構成例を模式的に示す平面図である。 (a)〜(d)は、図2のA−A線で切断した断面において、関連技術における不揮発性メモリの製造工程を簡略化して説明する断面図である。 実施の形態1における半導体装置のデバイス構造例について説明する図である。 実施の形態1における半導体装置の製造工程を示す断面図である。 図5に続く半導体装置の製造工程を示す断面図である。 図6に続く半導体装置の製造工程を示す断面図である。 図7に続く半導体装置の製造工程を示す断面図である。 図8に続く半導体装置の製造工程を示す断面図である。 図9に続く半導体装置の製造工程を示す断面図である。 図10に続く半導体装置の製造工程を示す断面図である。 図11に続く半導体装置の製造工程を示す断面図である。 図12に続く半導体装置の製造工程を示す断面図である。 図13に続く半導体装置の製造工程を示す断面図である。 図14に続く半導体装置の製造工程を示す断面図である。 図15に続く半導体装置の製造工程を示す断面図である。 図16に続く半導体装置の製造工程を示す断面図である。 図17に続く半導体装置の製造工程を示す断面図である。 図18に続く半導体装置の製造工程を示す断面図である。 図19に続く半導体装置の製造工程を示す断面図である。 図20に続く半導体装置の製造工程を示す断面図である。 図21に続く半導体装置の製造工程を示す断面図である。 図2の一部領域を拡大して示す図である。 図23のC−C線で切断した断面図である。 実施の形態2における不揮発性メモリの平面レイアウト構成例を模式的に示す平面図である。 図25の一部領域を拡大して示す図である。 図26のC−C線で切断した断面図である。 図26のD−D線で切断した断面図である。 実施の形態2における半導体装置の製造工程を示す平面図である。 図29に続く半導体装置の製造工程を示す平面図である。 図30に続く半導体装置の製造工程を示す平面図である。 図31に続く半導体装置の製造工程を示す平面図である。 実施の形態2における半導体装置の製造工程を示す断面図である。 図33に続く半導体装置の製造工程を示す断面図である。 図34に続く半導体装置の製造工程を示す断面図である。 図35に続く半導体装置の製造工程を示す断面図である。 図36に続く半導体装置の製造工程を示す断面図である。 図37に続く半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
(実施の形態1)
<半導体チップのレイアウト構成例>
本実施の形態1における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置(半導体チップ)のレイアウト構成について説明する。図1は、本実施の形態1における半導体チップCHPのレイアウト構成例を示す図である。図1において、半導体チップCHPは、CPU(Central Processing Unit)1、RAM(Random Access Memory)2、アナログ回路3、EEPROM(Electrically Erasable Programmable Read Only Memory)4、フラッシュメモリ5およびI/O(Input/Output)回路6を有し、半導体集積回路装置を構成している。
CPU(回路)1は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このCPU1は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
RAM(回路)2は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ICメモリとしてのRAMには、ダイナミック回路を用いたDRAM(Dynamic RAM)とスタティック回路を用いたSRAM(Static RAM)の2種類がある。DRAMは、記憶保持動作が必要な随時書き込み読み出しメモリであり、SRAMは、記憶保持動作が不要な随時書き込み読み出しメモリである。
アナログ回路3は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
EEPROM4およびフラッシュメモリ5は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このEEPROM4およびフラッシュメモリ5のメモリセルは、記憶(メモリ)用の例えばMONOS(Metal Oxide Nitride Oxide Semiconductor)型トランジスタやMNOS(Metal Nitride Oxide Semiconductor)型トランジスタから構成される。EEPROM4およびフラッシュメモリ5の書き込み動作および消去動作には、例えば、ファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。EEPROM4とフラッシュメモリ5の相違点は、EEPROM4が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ5が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ5には、CPU1で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、EEPROM4には、書き換え頻度の高い各種データが記憶されている。
I/O回路6は、入出力回路であり、半導体チップCHP内から半導体チップCHPの外部に接続された機器へのデータの出力や、半導体チップCHPの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
<不揮発性メモリの平面レイアウト構成例>
次に、本実施の形態1における不揮発性メモリの構成例について説明する。本実施の形態1における不揮発性メモリは、図1に示すEEPROM4やフラッシュメモリ5を構成するメモリである。すなわち、本実施の形態1における不揮発性メモリは、例えば、図1に示す半導体チップCHPを構成する半導体基板上に形成されている。
図2は、本実施の形態1における不揮発性メモリの平面レイアウト構成例を模式的に示す平面図である。図2において、半導体基板の内部には、X方向に延在する複数の素子分離領域STIが形成されている。例えば、図2に示すように、X方向に延在する素子分離領域STIが島状に配置されている。具体的に、図2では、3つの素子分離領域STIが、X方向に第1間隔を置きながら、X方向に並んで配置され、さらに、他の3つの素子分離領域STIが、上述した3つの素子分離領域とはY方向に第2間隔だけ離間しながら、X方向に第1間隔で並んで配置されている。したがって、図2では、6つの素子分離領域STIが図示されていることになる。
一方、図2において、半導体基板上には、X方向と直交するY方向に延在する複数のコントロールゲート電極CGが形成されており、複数のコントロールゲート電極CGのそれぞれと並行して、Y方向に延在する複数のメモリゲート電極MGが形成されている。
このとき、図2に示すように、複数のコントロールゲートCGのそれぞれに対応して、複数のメモリゲート電極MGのそれぞれが配置されている。すなわち、1本のコントロールゲート電極CGに対応して、1本のメモリゲート電極MGが配置されている。例えば、図2では、Y方向に延在する4本のコントロールゲート電極CGが図示されており、最も右側のコントロールゲート電極CGの左側に1本のメモリゲート電極MGが配置されている。一方、最も左側のコントロールゲート電極CGの右側に1本のメモリゲート電極MGが配置されており、中央に相対して配置されている2本のコントロールゲート電極CGを外側から挟むように、2本のメモリゲート電極MGが配置されている。したがって、図2では、4本のコントロールゲート電極CGに対応して、4本のメモリゲート電極MGが形成されていることになる。
そして、図2に示すように、互いに相対するメモリゲート電極MGの間の半導体基板内には、ソース領域SRが形成されており、ソース領域SRは、メモリゲート電極MGに並行して、Y方向に延在している。図2では、4本のメモリゲート電極MGのうちの互いに相対する2本のメモリゲート電極MGに挟まれるように1つのソース領域SRが形成され、かつ、互いに相対する他の2本のメモリゲート電極MGに挟まれるようにして、もう1つのソース領域SRが形成されている。したがって、図2では、半導体基板内に形成された2つのソース領域が形成されていることになる。
2つのソース領域のそれぞれには、それぞれのソース領域SRに内包されるように、プラグPLGが形成されており、ソース領域SRとプラグPLGとは電気的に接続されている。一方、中央に相対して配置されている2本のコントロールゲート電極CGに挟まれるように、ドレイン領域DRが形成されている。そして、このドレイン領域DRに内包されるようにプラグPLGが形成されており、ドレイン領域DRとプラグPLGとは電気的に接続されている。
ここで、素子分離領域STIとメモリゲート電極MGとの配置関係に着目すると、図2に示すように、素子分離領域STIは、半導体基板内をX方向に延在している一方、メモリゲート電極MGは、半導体基板上をY方向に延在している。このことから、図2に示すように、平面視において、素子分離領域STIは、メモリゲート電極MGと交差する交差領域R1を有している。そして、さらに、素子分離領域STIは、終端領域R2を有し、平面視において、この終端領域R2は、交差領域R1とソース領域SRとに接している。
なお、図2は、不揮発性メモリの簡略化した模試的な平面レイアウト構成を示した図であり、実際の不揮発性メモリでは、コントロールゲート電極CGとメモリゲート電極MGとの間に挟まれる第1部分とメモリゲート電極MGと半導体基板との間に挟まれる第2部分とを含む積層絶縁膜が形成されており、この積層絶縁膜は、コントロールゲート電極CGおよびメモリゲート電極MGと同様に、Y方向に延在している。
さらに、詳細に説明すると、積層絶縁膜の第1部分は、コントロールゲート電極CGと接する第1絶縁膜(図4で説明する絶縁膜IF1)と、メモリゲート電極MGと接する第2絶縁膜(図4で説明する絶縁膜IF2)と、第1絶縁膜と第2絶縁膜とに挟まれる電荷蓄積膜(図4で説明する電荷蓄積膜ECF)とから形成されている。
一方、積層絶縁膜の第2部分は、半導体基板上に形成された第1絶縁膜(図4で説明する絶縁膜IF1)と、メモリゲート電極MGの下層に形成された第2絶縁膜(図4で説明する絶縁膜IF2)と、第1絶縁膜と第2絶縁膜とに挟まれた電荷蓄積膜(図4で説明する電荷蓄積膜ECF)とから形成されている。
つまり、積層絶縁膜の第1部分と第2部分とにわたって、第1絶縁膜と第2絶縁膜と電荷蓄積膜とが形成されていることになる。このとき、例えば、第1絶縁膜および第2絶縁膜は、酸化シリコン膜から形成され、電荷蓄積膜は、窒化シリコン膜から形成されている。
本実施の形態1における不揮発性メモリは、このように平面レイアウト構成されており、以下では、まず、本発明者が見出した改善の余地について説明する。
<改善の余地>
本発明者が見出した改善の余地は、不揮発性メモリの製造工程に起因するものであるため、以下では、例えば、図2のA−A線で切断した断面図を使用して、不揮発性メモリの製造工程を説明することにより、本発明者が見出した改善の余地について言及する。
図3(a)〜(d)は、図2のA−A線で切断した断面において、不揮発性メモリの製造工程を簡略化して説明する断面図である。
まず、図3(a)に示すように、半導体基板上には、例えば、酸化シリコン膜からなるゲート絶縁膜GOXを介して、ポリシリコン膜からなるコントロールゲート電極CGが形成されている。そして、このコントロールゲート電極CG上には、酸化シリコン膜OXF1を介して、例えば、窒化シリコン膜からなるキャップ絶縁膜CAPが形成されている。そして、ゲート絶縁膜GOXとコントロールゲート電極CGと酸化シリコン膜OXF1とキャップ絶縁膜CAPとからなる積層構造体を覆う半導体基板上に、絶縁膜IF1が形成されており、積層構造体の片側の側壁には、絶縁膜IF1と電荷蓄積膜ECFと絶縁膜IF2とを介して、サイドウォール形状のメモリゲート電極MGが形成されている。図3(a)では、メモリゲート電極MGから露出する絶縁膜IF2と電荷蓄積膜ECFとを除去した後の状態が示されている。つまり、図3(a)では、メモリゲート電極MGから絶縁膜IF1が露出した状態が示されている。
続いて、図3(b)に示すように、メモリゲート電極MGから露出する絶縁膜IF1をエッチングすることにより除去する。このとき、絶縁膜IF1と絶縁膜IF2とは、例えば、酸化シリコン膜に代表される同種類の膜から形成されているため、メモリゲート電極MGから露出する絶縁膜IF1をエッチングする際、図3(b)に示すように、絶縁膜IF2においても、露出する側面からサイドエッチングされる。この結果、図3(b)に示すように、絶縁膜IF2においては、側面に溝部DITが形成されることになる。
その後、図3(c)に示すように、半導体基板を覆うように酸化シリコン膜HARP1を形成する。この工程において、メモリゲート電極MGから露出する絶縁膜IF1をエッチングする際に生じる絶縁膜IF2のサイドエッチングで形成された溝部DITに酸化シリコン膜HARP1が埋め込まれる。
その後の製造工程は省略するが、図3(d)に示すように、半導体基板内に低濃度不純物拡散領域(エクステンション領域)EX1と高濃度不純物拡散領域NR1とを形成することにより、低濃度不純物拡散領域EX1と高濃度不純物拡散領域NR1とからなるソース領域SRと、低濃度不純物拡散領域EX1と高濃度不純物拡散領域NR1とからなるドレイン領域DRとが形成される。さらには、メモリゲート電極MGの片側の側壁およびコントロールゲート電極CGの片側の側壁にサイドウォールスペーサSWが形成される。
ここで、不揮発性メモリにおいては、情報を書き込む書き込み動作や情報を消去する消去動作の際、メモリゲート電極MGに比較的絶対値の大きな電圧を印加する。したがって、不揮発性メモリの信頼性を向上するためには、例えば、メモリゲート電極MGとソース領域(拡散層)SRとの間の耐圧を充分に確保することが重要である。
ところが、図3(a)〜図3(d)に示す製造工程を有する関連技術においては、絶縁膜IF2の側面に、サイドエッチングによって、溝部DITが形成され、かつ、この溝部DITに酸化シリコン膜HARP1が埋め込まれている。この場合、図3(d)に示すように、酸化シリコン膜HARP1の膜質が、絶縁膜IF2の膜質に比べて、劣っているため、メモリゲート電極MGとソース領域SRとの間に比較的絶対値の大きな電圧が印加されると、矢印に示すように、リーク電流が生じてしまう。この結果、関連技術における不揮発性メモリでは、ショート不良の発生確率が増大することになり、不揮発性メモリの信頼性を向上する観点から改善の余地が存在することを本発明者は見出したのである。
つまり、本発明者は、サイドエッチングによって、絶縁膜IF2の側面に溝部DITが形成され、かつ、この溝部DITに酸化シリコン膜HARP1が埋め込まれているデバイス構造では、メモリゲート電極MGとソース領域SRとの間の絶縁耐圧が低下するという改善の余地が存在することを見出したのである。
さらに、この改善の余地の詳細について説明する。まず、絶縁膜IF2も酸化シリコン膜HARP1と同種類の膜である酸化シリコン膜から形成されている。このため、サイドエッチングによって、絶縁膜IF2の側面に溝部DITが形成され、かつ、この溝部DITに酸化シリコン膜HARP1が埋め込まれているデバイス構造では、絶縁膜IF2の側面にサイドエッチングが生じないで形成されたデバイス構造に比べて、なぜ、メモリゲート電極MGとソース領域SRとの間の絶縁耐圧が低下するのかが疑問となる。
以下に、この理由について説明する。例えば、絶縁膜IF2を構成する酸化シリコン膜は、HTO(High Temperature Oxide)法で形成された酸化シリコン膜である。このHTO法は、700℃以上の高温CVD法の一種である。そして、高温CVD法で形成された酸化シリコン膜は、緻密で良質な膜質を有している。特に、HTO法では、それ自体が高温CVD法であるとともに、酸化シリコン膜を形成した後に、1000℃程度の高温アニールを実施しているため、HTO法で形成された酸化シリコン膜は、緻密で良質な膜質となる。このことは、HTO法で形成された酸化シリコン膜は、絶縁耐性に優れた膜であることを意味している。したがって、絶縁膜IF2の側面にサイドエッチングが生じないで形成されたデバイス構造では、メモリゲート電極MGとソース領域SRとの間の絶縁耐性に優れた不揮発性メモリを実現することができるのである。
これに対し、サイドエッチングによる溝部DITに埋め込まれた酸化シリコン膜HARP1は、600℃以下の低温CVD法で形成されたHARP(High Aspect Ratio Process)膜と呼ばれるオゾンTEOS膜の一種であり、高温CVD法で形成された酸化シリコン膜に比べて、緻密さの点で劣っている。このことは、サイドエッチングによって形成された溝部DITに埋め込まれた酸化シリコン膜HARP1の膜質が、絶縁膜IF2よりも膜質の点で劣っていることを意味し、このことは、酸化シリコン膜HARP1の絶縁耐性が、絶縁膜IF2の絶縁耐性よりも低いことを意味する(第1要因)。この結果、サイドエッチングによって、絶縁膜IF2の側面に溝部DITが形成され、かつ、この溝部DITに酸化シリコン膜HARP1が埋め込まれているデバイス構造では、絶縁膜IF2の側面にサイドエッチングが生じないで形成されたデバイス構造に比べて、メモリゲート電極MGとソース領域SRとの間の絶縁耐圧が低下することになるのである。
なお、本明細書でいう「高温CVD法」とは、700℃以上の温度で実施されるCVD法として定義される。一方、「低温CVD法」とは、600℃以下の温度で実施されるCVD法として定義される。このように、本明細書において、「高温CVD法」と「低温CVD法」とを使い分ける理由は、「高温CVD法」で形成される酸化シリコン膜の膜質と、「低温CVD法」で形成される酸化シリコン膜の膜質に差があることを明確に区別するためである。つまり、「高温CVD法」で形成される酸化シリコン膜の膜質は、低温CVD法」で形成される酸化シリコン膜の膜質よりも良好である。このことは、別表現でいえば、「高温CVD法」で形成される酸化シリコン膜の絶縁耐性は、「低温CVD法」で形成される酸化シリコン膜の絶縁耐性よりも優れているということができる。
さらに、絶縁膜IF2の側面にサイドエッチングが生じると、この側面がサイドエッチングによりダメージを受ける。このことから、たとえ、絶縁膜IF2の側面にサイドエッチングによる溝部DITが形成され、かつ、この溝部DITに酸化シリコン膜HARP1が埋め込まれたとしても、溝部DITの内部にダメージを受けた側面が内在することから、このダメージを受けた側面に起因するリーク電流が増大するのである(第2要因)。
したがって、サイドエッチングによって、絶縁膜IF2の側面に溝部DITが形成され、かつ、この溝部DITに酸化シリコン膜HARP1が埋め込まれているデバイス構造では、上述した第1要因と第2要因との相乗効果によって、絶縁膜IF2の側面にサイドエッチングが生じないデバイス構造に比べて、メモリゲート電極MGとソース領域SRとの間の絶縁耐圧が低下すると考えられるのである。
ここで、上述した第1要因を回避する手法として、サイドエッチングで形成された溝部DITに埋め込む酸化シリコン膜を「低温CVD法」で形成された酸化シリコン膜ではなく、例えば、HTO法に代表される「高温CVD法」で形成された酸化シリコン膜から形成することが考えられる。なぜなら、この場合、溝部DITに埋め込まれる酸化シリコン膜の膜質が良好となるからである。すなわち、サイドエッチングによって、絶縁膜IF2の側面に溝部DITが形成され、かつ、この溝部DITに酸化シリコン膜が埋め込まれているデバイス構造において、溝部DITに膜質の良好な酸化シリコン膜を埋め込めば、絶縁膜IF2の側面にサイドエッチングが生じないで形成されたデバイス構造と同等の絶縁耐圧を確保することができると考えられるからである。
ところが、例えば、図3(c)に示すように、サイドエッチングで形成された溝部DITに埋め込む酸化シリコン膜を形成する工程では、既にメモリゲート電極MGが形成されている。このことは、溝部DITに埋め込む酸化シリコン膜をHTO法に代表される「高温CVD法」で形成すると、メモリゲート電極MGにダメージが加わることになるため、溝部DITに埋め込む酸化シリコン膜をHTO法に代表される「高温CVD法」で形成することは困難なのである。特に、上述したように、HTO法では、それ自体が高温CVD法であるとともに、酸化シリコン膜を形成した後に、1000℃程度の高温アニールを実施しているため、メモリゲート電極MGを形成した後に、HTO法に代表される「高温CVD法」で、酸化シリコン膜を形成することは困難なのである。
さらに言えば、図8から図9に示すように、積層構造体の片側の側壁に形成されているポリシリコン膜PF2(ドレイン領域側に形成されているポリシリコン膜PF2)を除去した後、図10に示すように、周辺回路形成領域のポリシリコン膜PF1内にn型不純物やp型不純物を導入する工程が存在する。つまり、周辺回路形成領域のnチャネル型MISFET形成領域のポリシリコン膜PF1にはn型不純物(リンなど)を導入し、周辺回路形成領域のpチャネル型MISFET形成領域のポリシリコン膜PF1にはp型不純物(ボロンなど)を導入する。したがって、酸化シリコン膜HARP1を形成した後に、1000℃程度の高温アニールを実施することは、ボロンなどの突き抜けが生じるため、「低温CVD法」で形成される酸化シリコン膜HARP1に替えて、HTO法に代表される「高温CVD法」で緻密な酸化シリコン膜を形成することは困難なのである。
したがって、サイドエッチングで形成された溝部DITに埋め込む酸化シリコン膜は、「低温CVD法」で形成される酸化シリコン膜HARP1とする必要があるのである。この結果、サイドエッチングによって形成された溝部DITに埋め込まれた酸化シリコン膜の膜質が、絶縁膜IF2よりも膜質の点で劣っていることになる。このことから、酸化シリコン膜HARP1の絶縁耐性が、絶縁膜IF2の絶縁耐性よりも低いことになる。これにより、サイドエッチングによって、絶縁膜IF2の側面に溝部DITが形成され、かつ、この溝部DITに酸化シリコン膜HARP1が埋め込まれているデバイス構造では、絶縁膜IF2の側面にサイドエッチングが生じないで形成されたデバイス構造に比べて、メモリゲート電極MGとソース領域SRとの間の絶縁耐圧が低下することになるのである。さらには、たとえ、溝部DITに埋め込む酸化シリコン膜を「高温CVD法」で形成することが可能であったとしても、絶縁膜IF2の側面にサイドエッチングが生じると、この側面がサイドエッチングによりダメージを受け、溝部DITの内部にダメージを受けた側面が内在するという第2要因を回避することはできない。このことから、現状の関連技術では、上述した第1要因と第2要因とに起因して、メモリゲート電極MGとソース領域SRとの間の絶縁耐圧が低下するという改善の余地が顕在化するのである。
そこで、本実施の形態1では、上述した改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態1における技術的思想について説明する。
<半導体装置のデバイス構造>
図4は、本実施の形態1における半導体装置のデバイス構造例について説明する図である。図4では、メモリ形成領域に形成されている不揮発性メモリのデバイス構造と、周辺回路領域に形成されている高耐圧MISFET(Metal Insulator Semiconductor Field Effect Transistor)のデバイス構造とが図示されている。
本実施の形態1における半導体装置は、図1に示す半導体チップCHPに形成されており、図4のメモリ形成領域に形成されている不揮発性メモリは、例えば、図1に示すEEPROM4やフラッシュメモリ5を構成するメモリである。一方、図4の周辺回路形成領域に形成されている高耐圧MISFETは、例えば、図1に示すアナログ回路3やI/O回路6等を構成するMISFETや、不揮発性メモリを駆動制御する周辺回路に含まれるMISFETである。
なお、本実施の形態1における半導体装置は、不揮発性メモリや高耐圧MISFETの他に、高耐圧MISFETよりも耐圧の低い低耐圧MISFETも形成されているが、低耐圧MISFETの基本的な構造は、高耐圧MNISFETの基本的な構造と同等である点や、本実施の形態1における特徴点ではないこと等を考慮して、その説明は省略している。例えば、低耐圧MISFETは、図1に示すCPU1やRAM2等を構成するMISFETや、不揮発性メモリを駆動制御する周辺回路に含まれるMISFETである。
さらに、本実施の形態1では、nチャネル型MISFETを例に挙げて説明するが、pチャネル型MISFETも形成されていてもよいが、pチャネル型MISFETのデバイス構造は、基本的に、nチャネル型MISFETの構成要素(半導体領域等)の導電型を逆にしたデバイス構造である点や、本実施の形態1における特徴点ではないこと等を考慮して、その説明は省略している。
まず、図4において、メモリ形成領域に形成されている不揮発性メモリの構成について説明する。図4に示される不揮発性メモリのデバイス構造は、図2のB−B線で切断した断面図に対応しており、ドレイン領域DRに対して対称配置された2つのメモリセルが図示されている。ここで、2つのメモリセルもデバイス構造は、同様であるため、例えば、右側に配置されたメモリセルに着目して、不揮発性メモリのデバイス構造を説明する。
図4に示すように、半導体基板1S上にp型ウェルPWLが形成されている。そして、このp型ウェルPWL上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。
始めに、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板1S(p型ウェルPWL)上に形成されたゲート絶縁膜GOXを有しており、このゲート絶縁膜GOX上にコントロールゲート電極(制御電極)CGが形成されている。さらに、本実施の形態1におけるメモリセルでは、コントロールゲート電極CG上に、酸化シリコン膜OXF1を介して、キャップ絶縁膜CAPが形成されている。
ゲート絶縁膜GOXは、例えば、酸化シリコン膜から形成されており、コントロールゲート電極CGは、例えば、導電膜であるポリシリコン膜から形成されている。キャップ絶縁膜CAPは、例えば、窒化シリコン膜から形成されている。
上述したコントロールゲート電極CGは、メモリセルを選択する機能を有している。つまり、コントロールゲート電極CGによって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
次に、メモリセルの記憶部の構成について説明する。ゲート絶縁膜GOXとコントロールゲート電極CGと酸化シリコン膜OXF1とキャップ絶縁膜CAPとからなる積層構造体の片側の側壁(右側の側壁)には、積層絶縁膜を介して、メモリゲート電極MGが形成されている。メモリゲート電極MGは、積層構造体の片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜とポリシリコン膜上に形成されているシリサイド膜CSから形成されている。シリサイド膜CSは、メモリゲート電極MGの低抵抗化のために形成され、例えば、ニッケルプラチナシリサイド膜(NiPtSi膜)で構成されているが、これに限らず、コバルトシリサイド膜やニッケルシリサイド膜から構成することもできる。
積層構造体の片側の側壁とメモリゲート電極MGの間に形成された第1部分と、メモリゲート電極MGと半導体基板1Sとの間に形成された第2部分とを有する積層絶縁膜が形成されている。この積層絶縁膜の第1部分は、コントロールゲート電極CGと接する絶縁膜IF1と、メモリゲート電極MGと接する絶縁膜IF2と、絶縁膜IF1と絶縁膜IF2とに挟まれる電荷蓄積膜ECFとから形成されている。また、積層絶縁膜の第2部分は、半導体基板1S上に形成された絶縁膜IF1と、メモリゲート電極MGの下層に形成された絶縁膜IF2と、絶縁膜IF1と絶縁膜IF2とに挟まれた電荷蓄積膜ECFとから形成されている。つまり、積層絶縁膜の第1部分と第2部分とは、ともに、絶縁膜IF1と絶縁膜IF2と電荷蓄積膜ECFとから形成されていることになる。
絶縁膜IF1は、例えば、酸化シリコン膜や酸窒化シリコン膜等の絶縁膜から形成されており、メモリゲート電極MGと半導体基板1Sとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜からなる絶縁膜IF1は、トンネル絶縁膜としての機能も有する。例えば、メモリセルの記憶部は、半導体基板1Sから絶縁膜IF1を介して電荷蓄積膜ECFに電子を注入したり、電荷蓄積膜ECFに正孔を注入したりして、情報の記憶や消去を行なうため、絶縁膜IF1はトンネル絶縁膜としても機能する。
そして、この絶縁膜IF1上に形成されている電荷蓄積膜ECFは、電荷を蓄積する機能を有している。具体的に、本実施の形態1では、電荷蓄積膜ECFを窒化シリコン膜から形成している。本実施の形態1におけるメモリセルの記憶部は、電荷蓄積膜ECFに蓄積される電荷の有無によって、メモリゲート電極MG下の半導体基板1S内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ECFに蓄積される電荷の有無によって、メモリゲート電極MG下の半導体基板1S内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
本実施の形態1では、電荷蓄積膜ECFとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜(アルミナ)、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、電荷蓄積膜ECFは、シリコンナノドットから構成してもよい。電荷蓄積膜ECFとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲させることにより、絶縁膜中に電荷を蓄積するようになっている。
従来、電荷蓄積膜ECFとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ECFとしてポリシリコン膜を使用した場合、電荷蓄積膜ECFを取り囲む絶縁膜IF1あるいは絶縁膜IF2のどこか一部に欠陥があると、電荷蓄積膜ECFが導体膜であるため、異常リークにより電荷蓄積膜ECFに蓄積された電荷がすべて抜けてしまうことが起こる可能性がある。
そこで、電荷蓄積膜ECFとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位(捕獲準位)に蓄積される。したがって、電荷蓄積膜ECFを取り巻く絶縁膜IF1や絶縁膜IF2中の一部に欠陥が生じても、電荷は電荷蓄積膜ECFの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ECFから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
このような理由から、電荷蓄積膜ECFとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。さらに、本実施の形態1では、電荷蓄積膜ECFとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ECFからの電荷の流出を防止するために設けられている絶縁膜IF1および絶縁膜IF2の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。
また、絶縁膜IF2は、電荷蓄積膜ECFとメモリゲート電極MGとの間の絶縁性を確保するための絶縁膜である。この絶縁膜IF2は、例えば、酸化シリコン膜や酸窒化シリコン膜のような絶縁膜で形成されている。したがって、絶縁膜IF1と絶縁膜IF2とは、同種類の膜から構成されていることになる。例えば、絶縁膜IF1と絶縁膜IF2とを、ともに、酸化シリコン膜から形成することができる。
次に、積層構造体の側壁のうち、一方の片側(右側)にはメモリゲート電極MGが形成されているが、もう一方の片側(左側)には、絶縁膜IF1および酸化シリコン膜HARP1を介して、サイドウォールSWが形成されている。同様に、メモリゲート電極MGの側壁のうち、一方の片側(左側)には、積層絶縁膜を介して、積層構造体が形成されており、もう一方の片側(右側)には、酸化シリコン膜HARP1を介して、サイドウォールSWが形成されている。
サイドウォールSWの直下にある半導体基板1S内には、n型半導体領域である一対の浅い低濃度不純物拡散領域EX1が形成されており、この一対の浅い低濃度不純物拡散領域EX1に接する外側の領域に一対の深い高濃度不純物拡散領域NR1が形成されている。この深い高濃度不純物拡散領域NR1もn型半導体領域であり、深い高濃度不純物拡散領域NR1の表面にはシリサイド膜CSが形成されている。一対の浅い低濃度不純物拡散領域EX1と一対の深い高濃度不純物拡散領域NR1によって、メモリセルのソース領域SRあるいはドレイン領域DRが形成される。
ソース領域SRとドレイン領域DRとを浅い低濃度不純物拡散領域EX1と深い高濃度不純物拡散領域NR1で形成することにより、ソース領域SRとドレイン領域DRをLDD(Lightly Doped Drain)構造とすることができる。
ここで、ゲート絶縁膜GOXおよびゲート絶縁膜GOX上に形成されたコントロールゲート電極CGおよび上述したソース領域SRとドレイン領域DRによって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、絶縁膜IF1、電荷蓄積膜ECFおよび絶縁膜IF2からなる積層絶縁膜と、この積層絶縁膜上に形成されているメモリゲート電極MGと、上述したソース領域SRおよびドレイン領域DRによって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
続いて、メモリセルと接続する配線構造について説明する。図4において、メモリセル上には、メモリセルを覆うように窒化シリコン膜SNF3が形成され、この窒化シリコン膜SNF3上に酸化シリコン膜(オゾンTEOS膜)OXF2が形成され、酸化シリコン膜OXF2上に酸化シリコン膜(TEOS膜)OXF3が形成されている。
なお、本明細書では、窒化シリコン膜SNF3と酸化シリコン膜OXF2と酸化シリコン膜OXF3とを合わせてコンタクト層間絶縁膜と呼ぶことにする。
このコンタクト層間絶縁膜には、コンタクト層間絶縁膜を貫通してドレイン領域DRを構成するシリサイド膜CSに達するコンタクトホールCNTが形成されている。なお、図4では、図示されないが、コンタクト層間絶縁膜には、ソース領域SRを構成するシリサイド膜CSに達するコンタクトホールも形成されている。
コンタクトホールCNTの内部には、バリア導体膜であるチタン/窒化チタン膜が形成され、コンタクトホールCNTを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールCNTにチタン/窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグPLGが形成されている。そして、コンタクト層間絶縁膜上には、例えば、酸化シリコン膜OXF4とSiOC膜SCF1からなる層間絶縁膜が形成されており、この層間絶縁膜に配線溝DIT1が形成されている。この配線溝DIT1を埋め込むように配線L1が形成されている。配線L1は、例えば、タンタル/窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜に形成されたプラグPLGと電気的に接続されるようになっている。
続いて、図4を参照しながら、周辺回路形成領域に形成されているMISFETの構成について説明する。周辺回路形成領域とは、周辺回路が形成されている領域を示している。具体的に、不揮発性メモリ(不揮発性半導体記憶装置)は、メモリセルがアレイ状(行列状)に形成されたメモリセル形成領域と、このメモリセル形成領域に形成されているメモリセルを制御する周辺回路が形成された周辺回路形成領域から構成されている。そして、この周辺回路形成領域に形成された周辺回路には、メモリセルのコントロールゲート電極CGなどに印加する電圧を制御するワードドライバや、メモリセルからの出力を増幅するセンスアンプや、ワードドライバやセンスアンプを制御する制御回路(昇圧回路を含む)などから構成されている。したがって、図4に示す周辺回路形成領域には、例えば、ワードドライバ、センスアンプあるいは制御回路(昇圧回路を含む)などを構成するMISFETが図示されている。本実施の形態1では、MISFETのうち、特に、高耐圧MISFETを例に挙げて説明することにする。
図4に示すように、周辺回路形成領域では、半導体基板1S上にp型ウェルPWLが形成されている。p型ウェルPWLは、ボロン(B)などのp型不純物を半導体基板1Sに導入したp型半導体領域から形成されている。
次に、p型ウェルPWL(半導体基板1S)上にはゲート絶縁膜GOX2が形成されており、このゲート絶縁膜GOX2上にゲート電極GEが形成されている。ゲート絶縁膜GOX2は、例えば、酸化シリコン膜から形成され、ゲート電極GEは、例えば、ポリシリコン膜とこのポリシリコン膜の表面に形成されたシリサイド膜CSから形成されている。ゲート電極GEを構成するポリシリコン膜には、ゲート電極GEの空乏化を抑えるために、例えば、リンなどのn型不純物が導入されている。ゲート電極GEの一部を構成するシリサイド膜CSは、ゲート電極GEの低抵抗化のために形成されている。
ゲート電極GEの両側の側壁には、例えば、サイドウォールSWが形成されており、このサイドウォールSW直下の半導体基板1S(p型ウェルPWL)内には浅い低濃度不純物拡散領域EX2が形成されている。この浅い低濃度不純物拡散領域EX2はn型半導体領域であり、ゲート電極GEに整合して形成されている。そして、この浅い低濃度不純物拡散領域EX2の外側には深い高濃度不純物拡散領域NR2が形成されている。この深い高濃度不純物拡散領域NR2もn型半導体領域であり、サイドウォールSWに整合して形成されている。深い高濃度不純物拡散領域NR2の表面には低抵抗化のためのシリサイド膜CSが形成されている。浅い低濃度不純物拡散領域EX2と深い高濃度不純物拡散領域NR2によりソース領域SR2が形成され、浅い低濃度不純物拡散領域EX2と深い高濃度不純物拡散領域NR2によりドレイン領域DR2が形成される。このようにして、周辺回路形成領域に高耐圧MISFETが形成されている。
なお、周辺回路形成領域には、pチャネル型MISFETも形成されており、このpチャネル型MISFETの構成は、nチャネル型MISFETを構成する半導体領域の導電型を逆にしたものである。
続いて、周辺回路形成領域に形成されている高耐圧MISFETと接続する配線構造について説明する。高耐圧MISFET上には、高耐圧MISFETを覆うように窒化シリコン膜SNF3と酸化シリコン膜(オゾンTEOS膜)OXF2と酸化シリコン膜(TEOS膜)OXF3とからなるコンタクト層間絶縁膜が形成されている。
このコンタクト層間絶縁膜には、コンタクト層間絶縁膜を貫通してソース領域SR2やドレイン領域DR2を構成するシリサイド膜CSに達するコンタクトホールCNTが形成されている。コンタクトホールCNTの内部には、バリア導体膜であるチタン/窒化チタン膜が形成され、コンタクトホールCNTを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールCNTにチタン/窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグPLGが形成されている。そして、コンタクト層間絶縁膜上には、例えば、酸化シリコン膜OXF4とSiOC膜SCF1とからなる層間絶縁膜が形成されており、この層間絶縁膜に配線溝DIT1が形成されている。そして、この配線溝DIT1を埋め込むように配線L1が形成されている。配線L1は、例えば、タンタル/窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜に形成されたプラグPLG5と電気的に接続されるようになっている。
<半導体装置の製造方法>
以上のようにして、本実施の形態1における半導体装置が構成されており、次に、本実施の形態1における半導体装置の製造方法について、図面を参照しながら説明する。図5〜図22は、本実施の形態1における半導体装置の製造工程を説明する断面図であり、図4に示される半導体装置の製造工程に対応した図となっている。
まず、図5に示すように、ボロン(ホウ素)などのp型不純物を導入したシリコン単結晶よりなる半導体基板1Sを用意する。このとき、半導体基板1Sは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板1Sに素子分離領域STIを形成する。素子分離領域STIは、素子が互いに干渉しないようにするために設けられる。この素子分離領域STIは、例えば、STI(shallow trench isolation)法を用いて形成することができる。STI法では、以下のようにして素子分離領域STIを形成している。すなわち、半導体基板1Sにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板1S上に絶縁膜(酸化シリコン膜等)を形成し、その後、化学的機械的研磨法(CMP;chemical mechanical polishing)により、半導体基板1S上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ絶縁膜(酸化シリコン膜等)を埋め込んだ素子分離領域STIを形成することができる。なお、図5では、周辺回路形成領域に素子分離領域STIが形成されている。一方、図5に示されるメモリ形成領域の断面は、図2のB−B線での断面であるため、メモリ形成領域には、素子分離領域STIが形成されていないように見えるが、実際には、図2に示すように、メモリ形成領域にも、素子分離領域STIが形成されている。
その後、半導体基板1Sに不純物を導入することにより、メモリ形成領域にp型ウェルPWLを形成し、周辺回路形成領域にp型ウェルPWLを形成する。p型ウェルPWLは、例えば、ボロン(ホウ素)などのp型不純物をイオン注入法により半導体基板1Sに導入することで形成される。なお、実際には、メモリ形成領域に形成されるp型ウェルPWLと、周辺回路形成領域に形成されるp型ウェルPWLとは、通常、不純物濃度等が異なるが、本明細書では、簡単のため、同じ符号のp型ウェルPWLと記載している。
そして、メモリセルの選択トランジスタや高耐圧MISFETのしきい値電圧を調整するために、必要に応じて、例えば、イオン注入法により、半導体基板1Sのチャネル領域に導電型不純物を導入する。
次に、図6に示すように、半導体基板1Sの表面を希フッ酸等で洗浄した後、周辺回路形成領域に形成される高耐圧MISFETのゲート絶縁膜GOX2を半導体基板1S上に形成する。ゲート絶縁膜GOX2は、酸化シリコン膜から形成され、その膜厚は、例えば、15nm程度である。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリ形成領域に形成されているゲート絶縁膜GOX2を除去する。その後、半導体基板1Sのメモリ形成領域にゲート絶縁膜GOXを形成する。
ゲート絶縁膜GOXは、例えば、酸化シリコン膜等の絶縁膜から形成され、例えば、熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜GOXは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜GOXを酸窒化シリコン膜(SiON)としてもよい。すなわち、ゲート絶縁膜GOXと半導体基板1Sとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜GOXのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜GOXに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板1S側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板1SをNO、NOまたはNHといった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板1Sの表面に酸化シリコン膜からなるゲート絶縁膜GOXを形成した後、窒素を含む雰囲気中で半導体基板1Sを熱処理し、ゲート絶縁膜GOXと半導体基板1Sとの界面に窒素を偏析させることによっても同様の効果を得ることができる。なお、プラズマ窒化法を使用することにより、酸窒化シリコン膜を形成してもよい。この場合、ゲート電極(コントロールゲート電極)とゲート絶縁膜GOXとの界面に窒素が偏析され、NBTI(Negative Bias Temperature Instability)を向上することができる。
また、ゲート絶縁膜GOXは、例えば、酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜GOXとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜GOXの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜GOXとして使用すると、チャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜(HfO膜)が使用されるが、酸化ハフニウム膜に変えて、HfAlO膜(ハフニウムアルミネート膜)、HfON膜(ハフニウムオキシナイトライド膜)、HfSiO膜(ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
続いて、半導体基板1Sの主面の全面にポリシリコン膜(多結晶シリコン膜)PF1を形成する。そして、メモリ形成領域に形成されているポリシリコン膜PF1に、イオン注入法を使用することにより、n型不純物であるリン(P)や砒素(As)を導入する。その後、ポリシリコン膜PF1上に酸化シリコン膜OXF1を形成し、この酸化シリコン膜OXF1上にキャップ絶縁膜CAPを形成する。キャップ絶縁膜CAPは、例えば、窒化シリコン膜から形成することができる。
次に、キャップ絶縁膜CAP上にレジスト膜PR1を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜PR1をパターニングする。そして、パターニングしたレジスト膜PR1をマスクにしたエッチングにより、メモリ形成領域において、キャップ絶縁膜CAP、酸化シリコン膜OXF1、ポリシリコン膜PF1およびゲート絶縁膜GOXを順次、パターニングする。これにより、図6に示すように、メモリ形成領域においては、ゲート絶縁膜GOXとコントロールゲート電極CGと酸化シリコン膜OXF1とキャップ絶縁膜CAPとからなる積層構造体が形成される。一方、周辺回路形成領域の全面に、ゲート絶縁膜GOX2とポリシリコン膜PF1と酸化シリコン膜OXF1とキャップ絶縁膜CAPとが残存している。
続いて、パターニングしたレジスト膜PR1を除去した後、メモリセルのメモリトランジスタのしきい値電圧を調整するために、必要に応じて、例えば、イオン注入法により、半導体基板1Sのチャネル領域に導電型不純物を導入する。
その後、図7に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域をレジスト膜PR2で覆った後、周辺回路形成領域に形成されているキャップ絶縁膜CAPと酸化シリコン膜OXF1を除去する。
次に、図8に示すように、半導体基板1Sの全面に、絶縁膜IF1を形成し、この絶縁膜IF1上に電荷蓄積膜ECFを形成する。そして、電荷蓄積膜ECF上に絶縁膜IF2を形成し、この絶縁膜IF2上にポリシリコン膜PF2を形成する。
例えば、絶縁膜IF1は酸化シリコン膜から形成されており、例えば、緻密で良質な膜質の酸化シリコン膜を形成することができるISSG酸化法を使用することができる。この絶縁膜IF1の膜厚は、4nm程度である。また、電荷蓄積膜ECFは、窒化シリコン膜から形成されており、例えば、CVD法を使用して形成することができる。この電荷蓄積膜ECFの膜厚は、10nm程度である。さらに、絶縁膜IF2は、酸化シリコン膜から形成されており、例えば、緻密で良質な膜質の酸化シリコン膜を形成することができるHTO法に代表される「高温CVD法」が使用される。この絶縁膜IF2の膜厚は、5nm程度である。また、ポリシリコン膜PF2は、例えば、CVD法を使用することにより形成することができる。以上のようにして、緻密で絶縁耐性に優れた良質な膜質の積層絶縁膜(ONO膜)を形成することができる。
その後、ポリシリコン膜に対して、全面エッチバック法(異方性エッチング)を使用することにより、ポリシリコン膜を除去する、このとき、ポリシリコン膜の除去が異方性エッチングで実施されるため、図8に示すように、メモリ形成領域に形成されている積層構造体の両側の側壁にだけ、サイドウォール形成のポリシリコン膜PF2が残存する。
続いて、図9に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域の積層構造体の片側に形成されているポリシリコン膜PF2を覆うとともに、周辺回路形成領域の全面を覆うように、レジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、マスクから露出する積層構造体の他方の片側に形成されているポリシリコン膜PF2を除去する。
以上のようにして、図9に示すように、メモリ形成領域に形成されている積層構造体の片側の側壁に、積層絶縁膜(ONO膜)を介して、サイドウォール形状のメモリゲート電極MGを形成することができる。
次に、図10に示すように、メモリ形成領域においては、メモリゲート電極MGから露出する絶縁膜IF2をエッチングにより除去するとともに、周辺回形成領域においても、絶縁膜IF2をエッチングにより除去する。その後、メモリ形成領域においては、メモリゲート電極MGから露出する電荷蓄積膜ECFをエッチングにより除去するとともに、周辺回路形成領域においても、電荷蓄積膜ECFをエッチングにより除去する。これにより、メモリ形成領域では、メモリゲート電極MGから絶縁膜IF1が露出するととともに、周辺回路形成領域においても、絶縁膜IF1が露出する。ここでは、この絶縁膜IF1をエッチングで除去せずに残存させておく。
続いて、図11に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域をレジスト膜PR3で覆った後、イオン注入法を使用することにより、周辺回路形成領域に形成されているポリシリコン膜PF1に、リンなどのn型不純物を導入する。
その後、メモリ形成領域を覆っているレジスト膜PR3を除去した後、窒素雰囲気中でアニールを実施する。そして、図12に示すように、半導体基板1S上に酸化シリコン膜HARP1を形成し、この酸化シリコン膜HARP1上に窒化シリコン膜SNF1を形成する。すなわち、本実施の形態1では、メモリゲート電極MGから露出する絶縁膜IF1上と、露出する電荷蓄積膜ECFの端面と、露出する絶縁膜IF2の端面と、メモリゲート電極MG上とにわたって、保護絶縁膜となる酸化シリコン膜HARP1を形成する。この酸化シリコン膜HARP1は、例えば、「低温CVD法」を使用することにより形成され、窒化シリコン膜SNF1は、例えば、CVD法を使用することにより形成される。
次に、フォトリソグラフィ技術を使用することにより、パターニングしたレジスト膜を形成し、このパターニングしたレジスト膜をマスクにしたエッチングにより、周辺回路形成領域にゲート電極GEを形成する。このとき、メモリ形成領域は、レジスト膜で覆われているため、エッチングの影響を受けることはない。
続いて、図13に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域を覆うレジスト膜PR4を形成した後、このレジスト膜PR4をマスクにしたイオン注入法により、周辺回路形成領域において、ゲート電極GEに整合した浅い低濃度不純物拡散領域EX2を形成する。浅い低濃度不純物拡散領域EX2は、リンや砒素などのn型不純物を導入したn型半導体領域である。
次に、図14に示すように、周辺回路形成領域に形成されているゲート電極GEの両側の側壁にオフセットスペーサOSを形成した後、メモリ形成領域および周辺回路形成領域に形成されている窒化シリコン膜SNF1を除去する。そして、窒素雰囲気中でアニールを実施する。
その後、図15に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域において、コントロールゲート電極CGとメモリゲート電極MGに整合した浅い低濃度不純物拡散領域EX1を形成する。浅い低濃度不純物拡散領域EX1は、リンや砒素などのn型不純物を導入したn型半導体領域である。
続いて、図16に示すように、半導体基板1S上に酸化シリコン膜を形成し、この酸化シリコン膜上に窒化シリコン膜を形成する。酸化シリコン膜や窒化シリコン膜は、例えば、CVD法を使用して形成することができる。そして、酸化シリコン膜および窒化シリコン膜を異方性エッチングすることにより、サイドウォールSWを形成する。メモリセル形成領域においては、コントロールゲート電極CG(積層構造体)の側壁およびメモリゲート電極MGの側壁にサイドウォールSWが形成される。また、周辺回路形成領域においては、ゲート電極GEの両側の側壁にサイドウォールSWが形成される。
次に、図17に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域にサイドウォールSWに整合した深い高濃度不純物拡散領域NR1を形成する。深い高濃度不純物拡散領域NR1は、リンや砒素などのn型不純物を導入したn型半導体領域である。この深い高濃度不純物拡散領域NR1と浅い低濃度不純物拡散領域EX1によってメモリセルのソース領域SRあるいはドレイン領域DRが形成される。このようにソース領域SRとドレイン領域DRを浅い低濃度不純物拡散領域EX1と深い高濃度不純物拡散領域NR1で形成することにより、ソース領域SRおよびドレイン領域DRをLDD(Lightly Doped Drain)構造とすることができる。
一方、周辺回路形成領域においても、サイドウォールSWに整合した深い高濃度不純物拡散領域NR2を形成する。深い高濃度不純物拡散領域NR2は、リンや砒素などのn型不純物を導入したn型半導体領域である。この深い高濃度不純物拡散領域NR2と浅い低濃度不純物拡散領域EX2によって、高耐圧MISFETのソース領域SR2あるいはドレイン領域DR2が形成される。このようにソース領域SR2とドレイン領域DR2を浅い低濃度不純物拡散領域EX2と深い高濃度不純物拡散領域NR2で形成することにより、ソース領域およびドレイン領域をLDD(Lightly Doped Drain)構造とすることができる。
続いて、図18に示すように、半導体基板1S上に酸化シリコン膜HARP2を形成し、この酸化シリコン膜HARP2上に窒化シリコン膜SNF2を形成する。この窒化シリコン膜SNF2は、「Stress Memorization Technique膜(SMT膜)」として機能する膜である。その後、フォトリソグラフィ技術を使用することにより、周辺回路形成領域をレジスト膜PR5で覆った後、メモリ形成領域に形成されている窒化シリコン膜SNF2をエッチングで除去する。この際、窒化シリコン膜SNF2の下層に形成されている酸化シリコン膜HARP2は、エッチングストッパ膜として機能する。そして、レジスト膜PR5を除去した後、アニールを実施する。
次に、図19に示すように、周辺回路形成領域に形成されている窒化シリコン膜SNF2をエッチングで除去した後、メモリ形成領域および周辺回路形成領域に形成されている酸化シリコン膜HARP2をエッチングで除去する。
その後、図20に示すように、半導体基板1S上にニッケルプラチナ膜(NiPt膜)を形成した後、熱処理を施すことにより、メモリ形成領域においては、メモリゲート電極MGを構成するポリシリコン膜とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜(NiPtSi膜)からなるシリサイド膜CSを形成する。これにより、メモリゲート電極MGは、ポリシリコン膜とシリサイド膜CSの積層構造となる。同様に、深い高濃度不純物拡散領域NR1の表面においてもシリコンとニッケルプラチナ膜が反応してシリサイド膜CSが形成される。
同様に、周辺回路形成領域においても、ゲート電極GEを構成するポリシリコン膜の表面にニッケルプラチナシリサイド膜からなるシリサイド膜CSが形成される。これにより、ゲート電極GEはポリシリコン膜とシリサイド膜CSから構成されることになる。また、深い高濃度不純物拡散領域NR2の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜CSが形成される。
なお、本実施の形態1では、ニッケルプラチナシリサイド膜を形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜に代えて、コバルトシリサイド膜やニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成してもよい。
以上のようにして、半導体基板1Sのメモリ形成領域に不揮発性メモリを構成するメモリセルを形成し、周辺回路形成領域に高耐圧MISFETを形成することができる。
次に、配線工程について説明する。図21に示すように、半導体基板1Sの主面上に窒化シリコン膜SNF3を形成し、この窒化シリコン膜SNF3上に酸化シリコン膜OXF2を形成し、この酸化シリコン膜OXF2上に酸化シリコン膜OXF3を形成する。その後、コンタクト層間絶縁膜の表面を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。そして、酸化シリコン膜OXF3の一部をエッチバックした後、酸化シリコン膜OXF3上に窒化シリコン膜SNF4を形成する。これにより、窒化シリコン膜SNF3と酸化シリコン膜OXF2と酸化シリコン膜OXF3と窒化シリコン膜SNF4からなるコンタクト層間絶縁膜を形成することができる。
続いて、図22に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜にコンタクトホールCNTを形成する。その後、コンタクトホールCNTの底面および内壁を含むコンタクト層間絶縁膜上にチタン/窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
そして、コンタクトホールCNTを埋め込むように、半導体基板1Sの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、コンタクト層間絶縁膜上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法で除去する。そして、水素雰囲気中でアニールを実施することにより、プラグPLGを形成することができる。
次に、図4に示すように、プラグPLGを形成したコンタクト層間絶縁膜上に、酸化シリコン膜OXF4と酸化シリコン膜OXF4上に形成されたSiOC膜SCF1からなる層間絶縁膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜に配線溝DIT1を形成する。その後、配線溝DIT1内を含む層間絶縁膜上にタンタル/窒化タンタル膜を形成する。このタンタル/窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル/窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、配線溝DIT1を形成した層間絶縁膜上に銅膜を形成する。その後、配線溝DIT1の内部以外の層間絶縁膜上に露出している銅膜を、例えば、CMP法で研磨して除去することにより、層間絶縁膜に形成された配線溝DIT1内にだけ銅膜を残す。これにより、配線L1を形成することができる。さらに、配線L1の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態1における半導体装置を形成することができる。
なお、本実施の形態1では、銅膜よりなる配線L1を形成する例について説明したが、例えば、アルミニウム膜よりなる配線L1を形成してもよい。この場合は、層間絶縁膜およびプラグPLG上にチタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線L1を形成する。これにより、アルミニウム膜よりなる配線L1を形成することができる。
<実施の形態1における特徴>
続いて、本実施の形態1における特徴点について説明する。本実施の形態1における特徴点は、半導体装置の製造方法にある。具体的に、本実施の形態1における半導体装置の製造工程では、例えば、図9に示すように、メモリゲート電極MGを形成した後、このメモリゲート電極MGから露出する絶縁膜IF2をエッチングで除去し、その後、メモリゲート電極MGから露出する電荷蓄積膜ECFを除去する。このとき、絶縁膜IF2の端面(横側面)は露出し、かつ、電荷蓄積膜ECFの端面(横側面)も露出することになる。そして、この工程を経ることにより、例えば、図10に示すように、メモリゲート電極MGから絶縁膜IF1が露出する。ここで、本実施の形態1における第1特徴点は、絶縁膜IF2の端面が露出した状態では、メモリゲート電極MGから露出する絶縁膜IF1のエッチングを実施しない点にある。言い換えれば、本実施の形態1における第1特徴点は、絶縁膜IF2の端面を露出した状態では、メモリゲート電極MGから露出する絶縁膜IF1のエッチングを実施せずに、絶縁膜IF1を残存させながら、その後の工程を実施する点にある。
これにより、本実施の形態1における第1特徴点によれば、絶縁膜IF1のエッチングに起因して、絶縁膜IF2の端面にサイドエッチングが生じることを防止できる。この結果、本実施の形態1によれば、絶縁膜IF2の端面でのサイドエッチングに起因するメモリゲート電極MGとソース領域SRとの間の絶縁耐圧の低下を抑制することができる。このことから、本実施の形態1における第1特徴点を含む半導体装置の製造方法によれば、信頼性の高い半導体装置を提供することができる。
続いて、本実施の形態1における第2特徴点は、メモリゲート電極MGから露出する絶縁膜IF2をエッチングで除去する工程を実施した後に、少なくとも、絶縁膜IF2の露出した端面を覆う保護絶縁膜を形成する工程を有する点にある。
これにより、本実施の形態1によれば、絶縁膜IF2の端面が保護絶縁膜で覆われているため、絶縁膜IF2の端面でのサイドエッチングを防止できる。この結果、本実施の形態1によれば、絶縁膜IF2の端面でのサイドエッチングに起因するメモリゲート電極MGとソース領域SRとの間の絶縁耐圧の低下を抑制することができ、これによって、信頼性の高い半導体装置を提供することができる。
本実施の形態1における第2特徴点の具体例としては、例えば、図12に示すように、少なくとも、絶縁膜IF2の露出した端面を覆う保護絶縁膜として、酸化シリコン膜HARP1を形成していることを挙げることができる。
この場合、絶縁膜IF2の端面が酸化シリコン膜HARP1で覆われているため、絶縁膜IF2の端面でのサイドエッチングを防止できることになる。
以上のように、本実施の形態1における製造方法においては、絶縁膜IF2の端面が露出した状態では、メモリゲート電極MGから露出する絶縁膜IF1のエッチングを実施しないという第1特徴点と、メモリゲート電極MGから露出する絶縁膜IF2をエッチングで除去する工程を実施した後に、少なくとも、絶縁膜IF2の露出した端面を覆う保護絶縁膜を形成するという第2特徴点を有している。そして、この製造方法上の第1特徴点と第2特徴点は、最終的な製品である半導体装置の構成に顕在化することになる。
例えば、図10に示すように、本実施の形態1における半導体装置の製造方法では、絶縁膜IF2の端面が露出した状態では、メモリゲート電極MGから露出する絶縁膜IF1のエッチングを実施していないため、図16に示すサイドウォールスペーサSWを形成する段階でも、サイドウォールスペーサSWの下層に絶縁膜IF1が残存することになる。この結果、本実施の形態1における半導体装置では、図4に示すように、絶縁膜IF1が、電荷蓄積膜ECFの下層からサイドウォールスペーサSWの下層にわたって延在していることになる。つまり、本実施の形態1における第1特徴点は、絶縁膜IF1が、電荷蓄積膜ECFの下層からサイドウォールスペーサSWの下層にわたって延在している構成として顕在化することになる。
また、例えば、図12に示すように、本実施の形態1における半導体装置の製造方法では、メモリゲート電極MGから露出する絶縁膜IF2をエッチングで除去する工程を実施した後に、少なくとも、絶縁膜IF2の露出した端面を覆う酸化シリコン膜HARP1を形成している。このため、図16に示すサイドウォールスペーサSWを形成した段階で、メモリゲート電極MGとサイドウォールスペーサSWとの間、および、サイドウォールスペーサSWと絶縁膜IF1との間に、酸化シリコン膜HARP1が形成されることになる。すなわち、本実施の形態1における第2特徴点は、メモリゲート電極MGとサイドウォールスペーサSWとの間、および、サイドウォールスペーサSWと絶縁膜IF1との間に、酸化シリコン膜HARP1が形成されている構成として顕在化することになる。
さらには、本実施の形態1によれば、上述した第1特徴点と第2特徴点とによって、絶縁膜IF2の端面でのサイドエッチングが防止される。この結果、絶縁膜IF2の端面が後退することはなく、第1特徴点と第2特徴点によって、絶縁膜IF2の端面でのサイドエッチングが防止される結果は、絶縁膜IF2の一端面と電荷蓄積膜ECFの一端面とが、面一となる構成として顕在化することになる。
(実施の形態2)
次に、本実施の形態2における技術的思想について説明する。以下では、まず、本実施の形態2で着目する改善の余地について説明し、その後、本実施の形態2における技術的思想について説明することにする。
<改善の余地>
図2は、前記実施の形態1における不揮発性メモリの平面レイアウト構成例を模式的に示す平面図である。図2において、素子分離領域STIは、半導体基板内をX方向に延在している一方、メモリゲート電極MGは、半導体基板上をY方向に延在している。したがって、素子分離領域STIとメモリゲート電極MGとは交差することになり、素子分離領域STIのうち、メモリゲート電極MGと交差する部分の領域を交差領域R1と呼び、この交差領域R1からソース領域SR側に突き出ている部分の領域を終端領域R2と呼ぶことにする。このとき、平面視において、端領域R2は、メモリゲート電極MGと接するとともに、ソース領域SRとも接することになる。
ここで、半導体分野では、半導体チップをシュリンク(小型化)することが望まれているが、図2に示す平面レイアウト構成において、半導体装置の性能を引き出す最適化の観点から、隣り合う素子分離領域STIの間の間隔は一定の間隔を確保する必要がある。このため、隣り合う素子分離領域STIの間の間隔を確保しながら、半導体チップのシュリンクを進める場合、必然的に、図2に示す終端領域R2が小さくなることになる。
通常、半導体チップのレイアウト設計では、素子分離領域STIの平面形状は矩形形状として設計されているが、実際に素子分離領域STIを形成する際には、フォトリソグラフィ技術(パターニング技術)が使用される。この場合、素子分離領域STIの平面形状は、理想的な矩形形状とはならない。すなわち、図2に示すように、素子分離領域STIの終端領域R2は、先細りのラウンド形状となる。そして、素子分離領域STIの終端領域R2の形状が先細りのラウンド形状になる実際の半導体チップ(半導体装置)では、半導体チップの小型化を図る場合、メモリゲート電極MGとソース領域SRとの間の絶縁耐圧が低下することを本発明者は見出した。具体的には、特に、図2に示すメモリゲート電極MGと素子分離領域STIとの交点である位置P1において、メモリゲート電極MGとソース領域SRとの間の絶縁耐圧が低下することを本発明者は見出したのである。このように、素子分離領域STIの終端領域R2の形状が先細りのラウンド形状になる実際の半導体装置において、半導体装置の小型化を進める場合、メモリゲート電極MGとソース領域SRとの絶縁耐圧を確保する観点から改善の余地が存在することになる。
以下に、この改善の余地の詳細について説明する。図23は、図2の位置P1の近傍領域を拡大して示す図である。図23において、素子分離領域STIは、交差領域R1と終端領域R2とを有し、交差領域R1から終端領域R2にわたってラウンド形状をしていることがわかる。特に、図23では、交差領域R1において、メモリゲート電極MGのコントロールゲート電極側の端辺のY方向の幅ES2は、メモリゲート電極MGのソース領域SR側の端辺のY方向の幅ES1よりも大きくなっている。言い換えれば、メモリゲート電極MGのソース領域SR側の端辺のY方向の幅ES1は、メモリゲート電極MGのコントロールゲート電極側の端辺のY方向の幅ES2よりも小さくなっている。このことから、交差領域R1から終端領域R2にわたるラウンド形状は先細りの形状となっていることになる。本明細書では、この形状を「先細りラウンド形状」と呼ぶことにする。すなわち、「先細りラウンド形状」は、交差領域R1において、メモリゲート電極MGのソース領域SR側の端辺のY方向の幅ES1が、メモリゲート電極MGのコントロールゲート電極側の端辺のY方向の幅ES2よりも小さくなるラウンド形状として定義される。
ここで、図23に示す位置P1に着目する。図24は、位置P1を通るC−C線で切断した模式的な断面図である。図24に示すように、素子分離領域STIとソース領域SR(アクティブ領域)との境界領域には、段差部が生じている。そして、位置P1において、メモリゲート電極MGをエッチング加工する際、エッチング残渣ELが形成されていることがわかる。この結果、エッチング残渣ELの下層に積層絶縁膜(ONO膜:絶縁膜IF1と電荷蓄積膜ECFと絶縁膜IF2)が残存することになる。この状態で、ソース領域SRを形成するためのイオン注入を実施すると、エッチング残渣ELにもイオンが注入され、これによって、エッチング残渣ELの下層に積層絶縁膜がダメージを受ける。この結果、ダメージを受けた積層絶縁膜が介在することに起因して、メモリゲート電極MGとソース領域SRとの絶縁耐圧が低下するのである。つまり、メモリゲート電極MGとソース領域SRとの絶縁耐圧が低下する原因は、位置P1の近傍において、エッチング残渣ELが形成されることにある。したがって、メモリゲート電極MGとソース領域SRとの絶縁耐圧の低下を抑制するためには、メモリゲート電極MGをエッチング加工する際、位置P1の近傍において、エッチング残渣ELが形成されなければ良いことになる。
そこで、本発明者が、鋭意検討した結果、位置P1の近傍において、エッチング残渣ELが形成される主要因は、終端領域R2の「先細りラウンド形状」にあることを見出した。詳細には、図23に示すように、終端領域R2が「先細りラウンド形状」をしている場合、位置P1におけるメモリゲート電極MGと素子分離領域STIとの間の角度θ1が小さくなるため(鋭角)、位置P1において、ポリシリコン膜のエッチングが充分に機能せず、エッチング残渣ELが形成されると考えられるのである。特に、位置P1の近傍では、段差部が生じており(第1要因)、かつ、この段差部において、メモリゲート電極MGと素子分離領域STIとの間の角度θ1が小さい(第2要因)こととの相乗要因によって、ポリシリコン膜のエッチングが充分に機能しにくくなると考えられる。
以上のことを前提として、本実施の形態2では、メモリゲート電極MGとソース領域SRとの絶縁耐圧が低下する原因であるエッチング残渣が形成されにくくなる工夫を施している。以下に、この工夫を施した本実施の形態2における技術的思想について説明する。
<半導体装置のデバイス構造(実施の形態2の特徴)>
図25は、本実施の形態2における不揮発性メモリの平面レイアウト構成例を模式的に示す平面図である。図25に示す平面レイアウト構成は、図2に示す前記実施の形態1における平面レイアウト構成とほぼ同様であり、異なる特徴点について説明する。
図25において、本実施の形態2における特徴点は、わかりやすく表現すると、素子分離領域STIの形状が「ハンマーヘッド形状」をしている点にある。つまり、本実施の形態2における特徴点は、素子分離領域STIの交差領域R1から終端領域R2にかけての形状が「幅広ラウンド形状」になっている点にある。
この点について、図26を参照しながら説明する。図26は、図25の一部領域を拡大した図である。図26において、素子分離領域STIは、交差領域R1と終端領域R2とを有し、交差領域R1から終端領域R2にわたってラウンド形状をしていることがわかる。特に、図26では、交差領域R1において、メモリゲート電極MGのコントロールゲート電極側の端辺のY方向の幅ES2は、メモリゲート電極MGのソース領域SR側の端辺のY方向の幅ES1よりも小さくなっている。言い換えれば、メモリゲート電極MGのソース領域SR側の端辺のY方向の幅ES1は、メモリゲート電極MGのコントロールゲート電極側の端辺のY方向の幅ES2よりも大きくなっている。このことから、交差領域R1から終端領域R2にわたるラウンド形状は幅広形状となっていることになる。本明細書では、この形状を「幅広ラウンド形状」と呼ぶことにする。すなわち、「幅広ラウンド形状」は、交差領域R1において、メモリゲート電極MGのソース領域SR側の端辺のY方向の幅ES1が、メモリゲート電極MGのコントロールゲート電極側の端辺のY方向の幅ES2よりも大きくなるラウンド形状として定義される。さらに、詳細には、本実施の形態2における「幅広ラウンド形状」では、図26に示すように、終端領域R2のY方向の幅のうち、最も長い幅W3が、幅ES1よりも大きくなっている。
ここで、まず、実施の形態2においても、図26に示す位置P1に着目する。この図26に示す位置P1は、図23に示す位置P1に対応した位置である。つまり、図26に示す位置P1と図23に示す位置P1とは同じ位置を示している。
ただし、本実施の形態2では、位置P1が、メモリゲート電極MGと素子分離領域STIとの交点とはなっていない。すなわち、本実施の形態2では、素子分離領域STIが「幅広ラウンド形状」となっていることに起因して、メモリゲート電極MGと素子分離領域STIとの交点は、位置P1ではなく、位置P3となる。
なお、前記実施の形態1では、素子分離領域STIが「先細りラウンド形状」をしている結果、メモリゲート電極MGと素子分離領域STIとの交点である位置P1と、素子分離領域STIとソース領域SRとの間に形成されている段差部の位置を示す位置P2とが一致している。これに対し、本実施の形態2では、素子分離領域STIが「幅広ラウンド形状」をしている結果、図26に示すように、メモリゲート電極MGと素子分離領域STIとの交点である位置P1と、素子分離領域STIとソース領域SRとの間に形成されている段差部の位置を示す位置P2とが離れることになる。一方、本実施の形態2では、メモリゲート電極MGと素子分離領域STIとの交点は、位置P1ではなく、位置P3となっており、この位置P3は、素子分離領域STIとソース領域SRとの間に形成されている段差部の位置を示す位置P2と一致することになる。
次に、図27は、図26に示される位置P1および位置P2を通るC−C線で切断した模式的な断面図である。図27に示すように、本実施の形態2における「幅広ラウンド形状」では、位置P1が、平坦な素子分離領域STI上に配置されており、素子分離領域STIとソース領域SRとの境界領域に形成される段差部に対応した位置P2とは離れることになる。この結果、位置P1においては、位置P1と位置P2とが一致することに起因するメモリゲート電極MGのエッチング加工に対する段差部の影響(第1要因)が解消されることになる。このため、位置P1において、ポリシリコン膜のエッチングが充分に機能して、エッチング残渣が形成されることが抑制されることになる。
さらには、たとえ、エッチング残渣が形成されたとしても、位置P1がイオン注入領域から離れているため、エッチング残渣の下部に形成される積層絶縁膜へのイオン注入によるダメージを抑制することができる。
また、単純に、メモリゲート電極MGとソース領域SRとの間の距離(位置P1と位置P2との間の距離)が大きくなることによって、メモリゲート電極MGとソース領域SRとの間に流れるリーク電流が減る効果も大きくなる。この結果、メモリゲート電極MGとソース領域SRとの間の絶縁耐圧を向上することができる。
このように、本実施の形態2では、素子分離領域STIの終端領域R2の形状を「先細りラウンド形状」から「幅広ラウンド形状」に変更することにより、位置P1における第1要因が解消される結果、メモリゲート電極MGの端辺にエッチング残渣が形成されることを効果的に抑制できる。
続いて、図28は、図26に示される位置P3を通るD−D線で切断した模式的な断面図である。図28に示すように、本実施の形態2における「幅広ラウンド形状」では、メモリゲート電極MGと素子分離領域STIとが交差する位置P3と、素子分離領域STIとソース領域SRとの境界領域に形成される段差部の位置P2とが一致することになる。
ただし、図26に示すように、本実施の形態2では、素子分離領域STIが「幅広ラウンド形状」となっている。このことから、図26に示すように、位置P3におけるメモリゲート電極MGと素子分離領域STIとの間の角度θ2が大きくなるため(鈍角)、位置P3において、ポリシリコン膜のエッチングが充分に機能して、エッチング残渣ELが形成されにくくなるのである。つまり、定性的には、位置P3において、メモリゲート電極MGと素子分離領域STIとの間の角度θ2が大きくなるということは、それだけ、この領域内にエッチャントが入り込み易くなることを意味し、このことは、ポリシリコン膜のエッチングが充分に機能すると理解することができる。すなわち、本実施の形態2では、素子分離領域STIの終端領域R2を「幅広ラウンド形状」とすることにより、たとえ、位置P3が段差部を示す位置P2と一致する場合であっても、メモリゲート電極MGと素子分離領域STIとの間の角度θ1が小さいという第2要因を解消できる結果、メモリゲート電極MGの端辺にエッチング残渣が形成されることを効果的に抑制できるのである。
以上のことから、本実施の形態2によれば、素子分離領域STIの終端領域R2の形状を「先細りラウンド形状」から「幅広ラウンド形状」に変更することにより、位置P1では第1要因が解消され、かつ、位置P3では第2要因が解消される結果、メモリゲート電極MGの端辺にエッチング残渣が形成されることを効果的に抑制できる。これにより、本実施の形態2によれば、メモリゲート電極MGとソース領域SRとの絶縁耐圧の低下を抑制することができ、これによって、半導体装置の信頼性を向上することができる。
特に、本実施の形態2によれば、半導体装置の小型化によって、素子分離領域STIの終端領域R2の形状が半導体装置の信頼性に大きな影響を与える場合であっても、終端領域R2の形状が「先細りラウンド形状」から「幅広ラウンド形状」に変更されている結果、半導体装置の小型化と半導体装置の信頼性向上とを両立できる。
<半導体装置の製造方法>
次に、本実施の形態2における半導体装置の製造方法について、図面を参照しながら説明する。まず、図29から図32を使用して、平面的な観点から、本実施の形態2における半導体装置の製造方法について説明する。
図29に示すように、例えば、フォトリソグラフィ技術を含むSTI法により、半導体基板内をX方向に延在する複数の素子分離領域STIを形成する。このとき、図29に示すように、素子分離領域STIは、終端領域が「幅広ラウンド形状」(「ハンマーヘッド形状」)となるように形成される。
具体的には、半導体装置が製造された段階で、メモリゲート電極MGのソース領域SR側の端辺のY方向の幅ES1が、メモリゲート電極MGのコントロールゲート電極側の端辺のY方向の幅ES2よりも大きくなるような形状の素子分離領域STIが形成される(図26参照)。さらには、終端領域R2のY方向の幅のうち、最も長い幅W3が、幅ES1よりも大きくなるような形状の素子分離領域STIが形成される(図26参照)。
ここで、このような形状の素子分離領域STIは、例えば、素子分離領域STIを形成するために使用されるマスクに光近接効果補正(OPC:Optical Proximity Correction)を施すことにより形成することができる。
この場合、半導体装置の平面レイアウト設計を変更することなく、実際に製造する際のマスクに光近接効果補正を取り入れる変更を加えればよいため、半導体装置の平面レイアウト設計を一から設計し直す必要がない。つまり、平面レイアウト設計は、半導体装置のサイズや性能を最適化する観点から行なわれているため、素子分離領域STIの形状変更に伴って、平面レイアウト設計を変更すると、多大な労力が必要となる。
この点に関し、本実施の形態2では、半導体装置の平面レイアウト設計を変更することなく、実際に製造する際のマスクに光近接効果補正を取り入れる変更を加えればよいため、多大な労力をかける必要はないのである。このことから、本実施の形態2における半導体装置の製造方法によれば、半導体装置の製造コストの上昇を抑制しながら、半導体装置の信頼性を向上することができる利点が得られる。
次に、図30に示すように、半導体基板上をX方向と直交するY方向に延在するコントロールゲート電極CGを形成する。その後、図31に示すように、コントロールゲート電極CGと並行して、半導体基板上をY方向に延在するメモリゲート電極MGを形成する。これにより、素子分離領域STIは、平面視において、メモリゲート電極MGと交差する交差領域R1と、平面視において、交差領域R1と接する終端領域R2とを有することになる。このとき、図31に示すように、メモリゲート電極MGの端辺と素子分離領域STIの外形線とが交差する角度θ2が大きくなっているため(鈍角となっている)、ポリシリコン膜のエッチングが充分に機能して、メモリゲート電極MGの端辺にエッチング残渣が形成されにくくなる。つまり、角度θ2が大きくなるということは、それだけ、この領域内にエッチャントが入り込み易くなることから、ポリシリコン膜のエッチングが充分に機能して、メモリゲート電極MGの端辺にエッチング残渣が形成されにくくなる。その後、図32に示すように、半導体基板の主面内に、イオン注入法を使用して導電型不純物を導入することにより、ドレイン領域DRと、メモリゲート電極MGと並行して半導体基板内をY方向に延在するソース領域SRとを形成する。
このとき、本実施の形態2では、メモリゲート電極MGの端辺にエッチング残渣が形成されにくいことから、エッチング残渣で覆われた積層絶縁膜(ONO膜)の存在確率も低い。このため、上述したイオン注入によって、エッチング残渣で覆われた積層絶縁膜(ONO膜)がダメージを受けることに起因するメモリゲート電極MGとソース領域SRとの絶縁耐圧の低下を抑制することができる。この結果、本実施の形態2における半導体装置の製造方法によれば、半導体装置の信頼性を向上することができる。
続いて、図33から図38を使用して、断面的な観点から、本実施の形態2における半導体装置の製造方法について説明する。図33から図38では、図26のC−C線での断面図とD−D線での断面図とを並べて図示している。
図33に示すように、ボロン(ホウ素)などのp型不純物を導入したシリコン単結晶よりなる半導体基板1Sを用意する。このとき、半導体基板1Sは、略円盤形状をした半導体ウェハの状態になっている。そして、例えば、STI法を使用することにより、半導体基板1Sに素子分離領域STIを形成する。このとき、半導体基板1Sの表面と素子分離領域STIの表面との間には段差部が形成され、この段差部の影響により、素子分離領域STIの表面は、半導体基板1Sの表面に対して低くなる。その後、半導体基板1Sに導電型不純物を導入することにより、p型ウェルPWLを形成する。
次に、図34に示すように、半導体基板1Sの表面にゲート絶縁膜GOXを形成した後、ゲート絶縁膜GOX上にポリシリコン膜を形成する。そして、ポリシリコン膜上に酸化シン膜OXF1を形成し、この酸化シリコン膜OXF1上にキャップ絶縁膜CAPを形成する。キャップ絶縁膜CAPは、例えば、窒化シリコン膜から形成することができる。
その後、キャップ絶縁膜CAP上にレジスト膜を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、キャップ絶縁膜CAP、酸化シリコン膜OXF1、ポリシリコン膜およびゲート絶縁膜GOXを順次、パターニングする。これにより、図34に示すように、ゲート絶縁膜GOXとコントロールゲート電極CGと酸化シリコン膜OXF1とキャップ絶縁膜CAPとからなる積層構造体が形成される。
続いて、図35に示すように、積層構造体を覆う半導体基板1S上に絶縁膜IF1を形成し、この絶縁膜IF1上に電荷蓄積膜ECFを形成し、この電荷蓄積膜ECF上に絶縁膜IF2を形成する。これにより、絶縁膜IF1と電荷蓄積膜ECFと絶縁膜IF2とからなる積層絶縁膜を形成することができる。その後、積層絶縁膜上にポリシリコン膜を形成し、このポリシリコン膜に対して、異方性エッチングを施すことにより、積層絶縁膜の側壁にサイドウォール形状のメモリゲート電極MGを形成する。
このとき、本実施の形態2では、素子分離領域STIの終端領域が、「幅広ラウンド形状」から形成されているため、図35に示すように、メモリゲート電極MGの端辺にエッチング残渣が形成されにくくなっている。これにより、本実施の形態2によれば、エッチング残渣に起因する半導体装置の信頼性低下を抑制することができる。
次に、図36に示すように、メモリゲート電極MGから露出する絶縁膜IF2をエッチングで除去する。そして、メモリゲート電極MGから露出する電荷蓄積膜ECFをエッチングで除去する。ただし、本実施の形態2においても、前記実施の形態1と同様に、メモリゲート電極MGから露出する絶縁膜IF1に対してエッチング処理は施さず、絶縁膜IF1をそのまま残存させる。これにより、前記実施の形態1と同様の効果が得られる。
続いて、図37に示すように、半導体基板1S上に酸化シリコン膜HARP1を形成した後、図38に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、低濃度不純物拡散領域EX1(ソース領域SRの一部)を形成する。
ここで、本実施の形態2では、メモリゲート電極MGの端辺にエッチング残渣が形成されにくいことから、エッチング残渣で覆われた積層絶縁膜(ONO膜)の存在確率も低い。このため、上述したイオン注入によって、エッチング残渣で覆われた積層絶縁膜(ONO膜)がダメージを受けることに起因するメモリゲート電極MGとソース領域SRとの絶縁耐圧の低下を抑制することができる。この結果、本実施の形態2における半導体装置の製造方法によれば、半導体装置の信頼性を向上することができる。
その後の工程は、本実施の形態2の特徴点とは直接関連せず、かつ、前記実施の形態1と同様の工程であるため、省略する。以上のようにして、本実施の形態2における半導体装置を製造することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態は、以下の形態を含む。
(付記1)
半導体基板、
前記半導体基板内に互いに離間して形成されたドレイン領域およびソース領域、
前記半導体基板上に形成されたゲート絶縁膜、
前記ゲート絶縁膜上に形成されたコントロールゲート電極、
前記コントロールゲート電極の片側の側壁から前記半導体基板上にわたって形成された積層絶縁膜、
前記積層絶縁膜上に形成されたメモリゲート電極、
前記メモリゲート電極の片側の側壁に形成されたサイドウォールスペーサ、
を備え、
前記積層絶縁膜は、
第1絶縁膜、
前記第1絶縁膜上に形成された電荷蓄積膜、
前記電荷蓄積膜上に形成された第2絶縁膜、
を有し、
前記第1絶縁膜は、前記電荷蓄積膜の下層から前記サイドウォールスペーサの下層にわたって延在している、半導体装置。
(付記2)
付記1に記載の半導体装置において、
前記メモリゲート電極と前記サイドウォールスペーサとの間、および、前記サイドウォールスペーサと前記第1絶縁膜との間には、保護絶縁膜が形成されている、半導体装置。
(付記3)
付記1に記載の半導体装置において、
前記第2絶縁膜の一端面と前記電荷蓄積膜の一端面とは、面一である、半導体装置。
(付記4)
付記1に記載の半導体装置において、
前記第1絶縁膜と前記第2絶縁膜とは、同種類の膜である、半導体装置。
(付記5)
付記4に記載の半導体装置において、
前記第1絶縁膜は、酸化シリコン膜であり、
前記第2絶縁膜は、酸化シリコン膜である、半導体装置。
(付記6)
付記1に記載の半導体装置において、
前記メモリゲート電極は、サイドウォール形状をしている、半導体装置。
ES1 幅
ES2 幅
MG メモリゲート電極
R1 交差領域
SR ソース領域

Claims (15)

  1. 半導体基板内に形成され、第1方向に延在する素子分離領域、
    前記半導体基板上に形成され、前記第1方向と直交する第2方向に延在するコントロールゲート電極、
    前記半導体基板上に形成され、前記コントロールゲート電極と並行して、前記第2方向に延在するメモリゲート電極、
    前記半導体基板内に形成され、前記メモリゲート電極と並行して、前記第2方向に延在するソース領域、
    を備え、
    前記素子分離領域は、
    平面視において、前記メモリゲート電極と交差する交差領域、
    平面視において、前記交差領域と前記ソース領域とに接する終端領域、
    を有し、
    前記交差領域において、前記ソース領域側に位置する第1端辺の前記第2方向の第1幅は、前記コントロールゲート電極側に位置する第2端辺の前記第2方向の第2幅よりも大きい、半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記終端領域の前記第2方向の幅のうち、最も長い第3幅は、前記第1幅よりも大きい、半導体装置。
  3. 請求項2に記載の半導体装置において、
    前記終端領域と前記ソース領域との境界線は、ラウンド形状をしている、半導体装置。
  4. 請求項1に記載の半導体装置において、
    前記半導体装置は、さらに、前記コントロールゲート電極と前記メモリゲート電極との間に挟まれる第1部分と前記メモリゲート電極と前記半導体基板との間に挟まれる第2部分とを含む積層絶縁膜であって、前記第2方向に延在する前記積層絶縁膜を有する、半導体装置。
  5. 請求項4に記載の半導体装置において、
    前記積層絶縁膜の前記第1部分は、
    前記コントロールゲート電極と接する第1絶縁膜と、
    前記メモリゲート電極と接する第2絶縁膜と、
    前記第1絶縁膜と前記第2絶縁膜とに挟まれる電荷蓄積膜と、
    から形成され、
    前記積層絶縁膜の前記第2部分は、
    前記半導体基板上に形成された前記第1絶縁膜と、
    前記メモリゲート電極の下層に形成された前記第2絶縁膜と、
    前記第1絶縁膜と前記第2絶縁膜とに挟まれた前記電荷蓄積膜と、
    から形成されている、半導体装置。
  6. 請求項5に記載の半導体装置において、
    前記第1絶縁膜は、酸化シリコン膜であり、
    前記第2絶縁膜は、酸化シリコン膜であり、
    前記電荷蓄積膜は、窒化シリコン膜である、半導体装置。
  7. 請求項1に記載の半導体装置において、
    前記メモリゲート電極は、サイドウォール形状をしている、半導体装置。
  8. (a)半導体基板内を第1方向に延在する素子分離領域を形成する工程、
    (b)前記半導体基板上を前記第1方向と直交する第2方向に延在するコントロールゲート電極を形成する工程、
    (c)前記コントロールゲート電極と並行して、前記半導体基板上を前記第2方向に延在するメモリゲート電極を形成する工程、
    (d)前記メモリゲート電極と並行して、前記半導体基板内を前記第2方向に延在するソース領域を形成する工程、
    を備え、
    前記(a)工程から前記(d)工程を経ることにより、
    前記素子分離領域は、
    平面視において、前記メモリゲート電極と交差する交差領域、
    平面視において、前記交差領域と前記ソース領域とに接する終端領域、
    を有し、
    前記交差領域において、前記ソース領域側に位置する第1端辺の前記第2方向の第1幅は、前記コントロールゲート電極側に位置する第2端辺の前記第2方向の幅よりも大きい、半導体装置の製造方法。
  9. 請求項8に記載の半導体装置の製造方法において、
    前記(a)工程は、光近接効果補正を取り入れたマスクを使用して、前記素子分離領域を形成する、半導体装置の製造方法。
  10. 請求項8に記載の半導体装置の製造方法において、
    前記(a)工程は、光近接効果補正を取り入れたマスクを使用して、前記素子分離領域を形成することにより、
    前記(a)工程から前記(d)工程を経た段階で、前記終端領域の前記第2方向の幅のうち、最も長い第3幅が、前記第1幅よりも大きく、かつ、前記終端領域の外形形状がラウンド形状となる、半導体装置の製造方法。
  11. 請求項8に記載の半導体装置の製造方法において、
    前記(d)工程は、前記半導体基板内に、イオン注入法を使用して導電型不純物を導入することにより、前記ソース領域を形成する、半導体装置の製造方法。
  12. (a)半導体基板を用意する工程、
    (b)前記半導体基板上にゲート絶縁膜を形成する工程、
    (c)前記ゲート絶縁膜上にコントロールゲート電極を形成する工程、
    (d)前記コントロールゲート電極を覆うように、前記半導体基板上に第1絶縁膜を形成する工程、
    (e)前記第1絶縁膜上に電荷蓄積膜を形成する工程、
    (f)前記電荷蓄積膜上に第2絶縁膜を形成する工程、
    (g)前記(f)工程後、前記コントロールゲート電極の側壁に、前記第1絶縁膜と前記電荷蓄積膜と前記第2絶縁膜とからなる積層絶縁膜を介して、メモリゲート電極を形成する工程、
    (h)前記(g)工程後、前記メモリゲート電極から露出する前記第2絶縁膜を除去する工程、
    (i)前記(h)工程後、前記メモリゲート電極から露出する前記電荷蓄積膜を除去する工程、
    を備え、
    前記(h)工程後には、前記第2絶縁膜の端面を露出した状態で、前記第1絶縁膜をエッチングする工程は、存在しない、半導体装置の製造方法。
  13. 請求項12に記載の半導体装置の製造方法において、
    (j)前記(h)工程後、少なくとも、前記第2絶縁膜の露出した端面を覆う保護絶縁膜を形成する工程を有する、半導体装置の製造方法。
  14. 請求項12に記載の半導体装置の製造方法において、
    前記第1絶縁膜と前記第2絶縁膜とは、同種類の膜である、半導体装置の製造方法。
  15. 請求項14に記載の半導体装置の製造方法において、
    前記第1絶縁膜は、酸化シリコン膜であり、
    前記第2絶縁膜は、酸化シリコン膜である、半導体装置の製造方法。
JP2014133852A 2014-06-30 2014-06-30 半導体装置およびその製造方法 Active JP6297430B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014133852A JP6297430B2 (ja) 2014-06-30 2014-06-30 半導体装置およびその製造方法
TW104118821A TWI644396B (zh) 2014-06-30 2015-06-10 半導體裝置及其製造方法
US14/738,850 US9412878B2 (en) 2014-06-30 2015-06-13 Semiconductor device and manufacturing method thereof
CN201510368628.1A CN105226064B (zh) 2014-06-30 2015-06-29 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014133852A JP6297430B2 (ja) 2014-06-30 2014-06-30 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2016012674A true JP2016012674A (ja) 2016-01-21
JP6297430B2 JP6297430B2 (ja) 2018-03-20

Family

ID=54931374

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014133852A Active JP6297430B2 (ja) 2014-06-30 2014-06-30 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US9412878B2 (ja)
JP (1) JP6297430B2 (ja)
CN (1) CN105226064B (ja)
TW (1) TWI644396B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589976B2 (en) * 2015-04-16 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits
JP2018032760A (ja) * 2016-08-25 2018-03-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037400B2 (en) * 2016-06-02 2018-07-31 Marvell World Trade Ltd. Integrated circuit manufacturing process for aligning threshold voltages of transistors
CN109427798A (zh) * 2017-08-28 2019-03-05 中芯国际集成电路制造(上海)有限公司 闪存器件及其制造方法
CN108091658B (zh) * 2017-11-16 2021-04-13 上海华力微电子有限公司 闪存的工艺集成结构和方法
US10734398B2 (en) * 2018-08-29 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure with enhanced floating gate
TWI696263B (zh) * 2019-05-16 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
JP2022191093A (ja) * 2021-06-15 2022-12-27 キオクシア株式会社 トランジスタ、半導体記憶装置、及びトランジスタの製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582778A (ja) * 1990-09-29 1993-04-02 Sony Corp 半導体装置
JP2006049737A (ja) * 2004-08-09 2006-02-16 Renesas Technology Corp 半導体装置
JP2007081230A (ja) * 2005-09-15 2007-03-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2011248347A (ja) * 2010-04-28 2011-12-08 Semiconductor Energy Lab Co Ltd フォトマスク

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061167A1 (en) * 2002-10-01 2004-04-01 Bhaskar Mantha Method of improving erase efficiency and a non-volatile memory cell made thereby
US8236646B2 (en) * 2003-11-06 2012-08-07 Globalfoundries Singapore Pte. Ltd. Non-volatile memory manufacturing method using STI trench implantation
US7238575B2 (en) * 2004-03-10 2007-07-03 Promos Technologies, Inc. Fabrication of conductive lines interconnecting conductive gates in nonvolatile memories, and non-volatile memory structures
KR100732629B1 (ko) * 2006-01-17 2007-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US8803217B2 (en) * 2007-03-13 2014-08-12 Freescale Semiconductor, Inc. Process of forming an electronic device including a control gate electrode, a semiconductor layer, and a select gate electrode
JP2009188293A (ja) * 2008-02-08 2009-08-20 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP2010056156A (ja) * 2008-08-26 2010-03-11 Renesas Technology Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582778A (ja) * 1990-09-29 1993-04-02 Sony Corp 半導体装置
JP2006049737A (ja) * 2004-08-09 2006-02-16 Renesas Technology Corp 半導体装置
JP2007081230A (ja) * 2005-09-15 2007-03-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2011248347A (ja) * 2010-04-28 2011-12-08 Semiconductor Energy Lab Co Ltd フォトマスク

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589976B2 (en) * 2015-04-16 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits
JP2018032760A (ja) * 2016-08-25 2018-03-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP6297430B2 (ja) 2018-03-20
TWI644396B (zh) 2018-12-11
US20150380425A1 (en) 2015-12-31
US9412878B2 (en) 2016-08-09
TW201606930A (zh) 2016-02-16
CN105226064B (zh) 2019-08-13
CN105226064A (zh) 2016-01-06

Similar Documents

Publication Publication Date Title
JP6297430B2 (ja) 半導体装置およびその製造方法
JP5129541B2 (ja) 半導体装置およびその製造方法
JP5538838B2 (ja) 半導体装置およびその製造方法
JP5985293B2 (ja) 半導体装置および半導体装置の製造方法
JP2007234861A (ja) 半導体装置の製造方法
JP2017123398A (ja) 半導体装置およびその製造方法
JP6385873B2 (ja) 半導体装置およびその製造方法
JP5538828B2 (ja) 半導体装置およびその製造方法
EP3082163B1 (en) Manufacturing method for a semiconductor device
US9214350B2 (en) Semiconductor device having a capacitive element
TW201841348A (zh) 半導體裝置及其製造方法
JP2010108976A (ja) 半導体装置およびその製造方法
JP2009010281A (ja) 半導体装置およびその製造方法
JP2012216857A (ja) 半導体装置の製造方法
US10002768B2 (en) Semiconductor device and manufacturing method thereof
JP5732574B2 (ja) 半導体装置の製造方法
KR102667675B1 (ko) 반도체 장치 및 그 제조 방법
JP2010258091A (ja) 半導体装置およびその製造方法
JP2010093154A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2016157728A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170919

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180221

R150 Certificate of patent or registration of utility model

Ref document number: 6297430

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150