TW201606930A - 半導體裝置及其製造方法 - Google Patents

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川嶋祥之
茶木原啟
林倫弘
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Abstract

本發明之目的在於提高半導體裝置之可靠性。 於本發明一實施形態之半導體裝置中，於X方向延伸之元件分離區域STI包含於俯視時於與X方向正交之Y方向延伸之記憶體閘極電極MG交叉之交叉區域R1。此時，於交叉區域R1中，位於源極區域SR側之一端邊之Y方向之寬度ES1大於位於控制閘極電極側之另一側端邊之Y方向之寬度ES2。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造技術，例如，關於應用於包含可電性重寫之非揮發性記憶體之半導體裝置及其製造技術之有效技術。
於日本特開2006-49737號公報(專利文獻1)，記載有一種除去積層絕緣膜(ONO膜)之露出部分之技術，該積層絕緣膜(ONO膜)包含：上層之氧化矽膜、該氧化矽膜之下層之氮化矽膜、氮化矽膜之下層之氧化矽膜。
又，於專利文獻1，記載有一種配置於記憶體單元部之元件分離區域之佈局。此處，於專利文獻1中，記載有一種於記憶體閘極電極與元件分離區域之交叉區域中，源極區域側端邊之寬度與控制閘極電極側之端邊寬度相同之佈局。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2006-49737號公報
作為可電性重寫．消去之非揮發性半導體記憶裝置，已廣泛使用 EEPROM(Electrically Erasable and Programmable Read Only Memory：電性可抹除且可程式化之唯讀記憶體)或快閃記憶體。現在廣泛使用之以EEPROM或快閃記憶體所代表之該等非揮發性半導體記憶體裝置(非揮發性記憶體)係於MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體之閘極電極下，包含以氧化矽膜包圍之導電性浮游閘極電極或阱性絕緣膜等電荷蓄積膜，根據浮游閘極電極或阱性絕緣膜之電荷蓄積狀態利用電晶體之臨界值不同而記憶資訊。
該阱性絕緣膜意指具有可蓄積電荷之阱位準之絕緣膜，作為一例，例舉氮化矽膜等。於具有阱性絕緣膜之非揮發性半導體記憶體裝置中，藉由對阱性絕緣膜之電荷注入．釋出而使MOS電晶體之臨界值偏移並作為記憶元件而動作。將此種阱性絕緣膜設為電荷蓄積膜之非揮發性半導體記憶裝置稱為MONOS(Metal Oxide Nitride Oxide Semiconductor：金屬-氧化物-氮化物-氧化物-半導體)型電晶體，與將導電性浮游電極使用於電荷蓄積膜之情形相比，由於於離散性阱位準蓄積電荷故資料保持之可靠性優異。
作為此種MONOS型電晶體之一例有分離閘極型非揮發記憶體。於該分離閘極型非揮發性記憶體中，於選擇記憶體單元之選擇電晶體之側壁形成有記憶資訊之記憶體電晶體。具體而言，於半導體基板上介隔閘極絕緣膜形成控制閘極電極，於該控制閘極電極之側壁介隔包含電荷蓄積膜之積層絕緣膜形成記憶體閘極電極。
於分離閘極型非揮發性記憶體中，於寫入資訊之寫入動作或消去資訊之消去動作時，對記憶體閘極電極施加相對絕對值較大之電壓。因此，自提高分離閘極型非揮發性記憶體之可靠性之觀點，重要的是例如充分地確保記憶體閘極電極與源極區域(擴散層)之間之耐壓。
其他問題與新穎特徵係可自本說明書之記述及附加圖式予以明 瞭。
於一實施形態之半導體裝置中，於第1方向延伸之元件分離區域係於俯視時，具有於與第1方向正交之第2方向延伸之記憶體閘極電極交叉之交叉區域。此時，於交叉區域中，位於源極區域側之一端邊之第2方向之寬度小於位於控制閘極電極側之另一端邊之第2方向之寬度。
又，一實施形態之半導體裝置之製造方法中使用導入光學臨近效應修正之遮罩，形成元件分離區域，藉此於元件分離區域之與記憶體閘極電極交叉區域中，位於源極區域側之一端邊之寬度大於位於控制閘極電極側之另一端邊之寬度。
再者，於一實施形態之半導體裝置之製造方法中，於包含第1絕緣膜、電荷蓄積膜及第2絕緣膜之積層絕緣膜中，於除去自記憶體閘極電極露出之積層絕緣膜時，不實施配置於積層絕緣膜最下層之第1絕緣膜之除去步驟。
根據一實施形態，可提高半導體裝置之可靠性。
1‧‧‧CPU
1S‧‧‧半導體基板
2‧‧‧RAM
3‧‧‧類比電路
4‧‧‧EEPROM
5‧‧‧快閃記憶體
6‧‧‧I/O電路
A-A‧‧‧線
B-B‧‧‧線
CAP‧‧‧頂蓋絕緣膜
C-C‧‧‧線
CG‧‧‧控制閘極電極
CHP‧‧‧半導體晶片
CNT‧‧‧接觸孔
CS‧‧‧矽化物膜
D-D‧‧‧線
DIT‧‧‧溝部
DIT1‧‧‧配線溝
DR‧‧‧汲極區域
DR2‧‧‧汲極區域
ECF‧‧‧電荷蓄積膜
EL‧‧‧蝕刻殘渣
ES1‧‧‧寬度
ES2‧‧‧寬度
EX1‧‧‧低濃度雜質擴散區域
EX2‧‧‧低濃度雜質擴散區域
GE‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
GOX2‧‧‧閘極絕緣膜
HARP1‧‧‧氧化矽膜
IF1‧‧‧絕緣膜
IF2‧‧‧絕緣膜
L1‧‧‧配線
MG‧‧‧記憶體閘極電極
NR1‧‧‧高濃度雜質擴散區域
NR2‧‧‧高濃度雜質擴散區域
OS‧‧‧補償間隔
OXF1‧‧‧氧化矽膜
OXF2‧‧‧氧化矽膜
OXF3‧‧‧氧化矽膜
OXF4‧‧‧氧化矽膜
P1‧‧‧位置
P2‧‧‧位置
P3‧‧‧位置
PF1‧‧‧多晶矽膜
PF2‧‧‧多晶矽膜
PLG‧‧‧插塞
PR1‧‧‧抗蝕劑膜
PR2‧‧‧抗蝕劑膜
PR3‧‧‧抗蝕劑膜
PR4‧‧‧抗蝕劑膜
PR5‧‧‧抗蝕劑膜
PWL‧‧‧p型阱
R1‧‧‧交叉區域
R2‧‧‧終端區域
SCF1‧‧‧SiOC膜
SNF1‧‧‧氮化矽膜
SNF2‧‧‧氮化矽膜
SNF3‧‧‧氮化矽膜
SNF4‧‧‧氮化矽膜
SR‧‧‧源極區域
SR2‧‧‧源極區域
STI‧‧‧元件分離區域
SW‧‧‧側壁間隔物
W3‧‧‧最長寬度
X-Y‧‧‧方向
θ1‧‧‧角度
θ2‧‧‧角度
圖1係顯示實施形態1之半導體晶片之佈局構成例之圖。
圖2係示意性顯示實施形態1之非揮發性記憶體之平面佈局構成例之俯視圖。
圖3(a)~(d)係簡略化說明於以圖2之A-A線切斷之剖面中，關聯技術之非揮發性記憶體製造步驟之剖視圖。
圖4係對實施形態1之半導體裝置之裝置構造例進行說明之圖。
圖5係顯示實施形態1之半導體裝置之製造步驟之剖視圖。
圖6係顯示接著圖5之半導體裝置之製造步驟之剖視圖。
圖7係顯示接著圖6之半導體裝置之製造步驟之剖視圖。
圖8係顯示接著圖7之半導體裝置之製造步驟之剖視圖。
圖9係顯示接著圖8之半導體裝置之製造步驟之剖視圖。
圖10係顯示接著圖9之半導體裝置之製造步驟之剖視圖。
圖11係顯示接著圖10之半導體裝置之製造步驟之剖視圖。
圖12係顯示接著圖11之半導體裝置之製造步驟之剖視圖。
圖13係顯示接著圖12之半導體裝置之製造步驟之剖視圖。
圖14係顯示接著圖13之半導體裝置之製造步驟之剖視圖。
圖15係顯示接著圖14之半導體裝置之製造步驟之剖視圖。
圖16係顯示接著圖15之半導體裝置之製造步驟之剖視圖。
圖17係顯示接著圖16之半導體裝置之製造步驟之剖視圖。
圖18係顯示接著圖17之半導體裝置之製造步驟之剖視圖。
圖19係顯示接著圖18之半導體裝置之製造步驟之剖視圖。
圖20係顯示接著圖19之半導體裝置之製造步驟之剖視圖。
圖21係顯示接著圖20之半導體裝置之製造步驟之剖視圖。
圖22係顯示接著圖21之半導體裝置之製造步驟之剖視圖。
圖23係放大顯示圖2之一部分區域之圖。
圖24係以圖23之C-C線切斷之剖視圖。
圖25係示意性顯示實施形態2之非揮發性記憶體之平面佈局構成例之俯視圖。
圖26係放大顯示圖25之一部分區域之圖。
圖27係以圖26之C-C線切斷之剖視圖。
圖28係以圖26之D-D線切斷之剖視圖。
圖29係顯示實施形態2之半導體裝置之製造步驟之俯視圖。
圖30係顯示接著圖29之半導體裝置之製造步驟之俯視圖。
圖31係顯示接著圖30之半導體裝置之製造步驟之俯視圖。
圖32係顯示接著圖31之半導體裝置之製造步驟之俯視圖。
圖33係顯示實施形態2之半導體裝置之製造步驟之剖視圖。
圖34係顯示接著圖33之半導體裝置之製造步驟之剖視圖。
圖35係顯示接著圖34之半導體裝置之製造步驟之剖視圖。
圖36係顯示接著圖35之半導體裝置之製造步驟之剖視圖。
圖37係顯示接著圖36之半導體裝置之製造步驟之剖視圖。
圖38係顯示接著圖37之半導體裝置之製造步驟之剖視圖。
於以下之實施形態中為了方便於必要時，分割為複數個部分或實施形態進行說明，但除了特別明示之情形，其等係並非互相無關係者，一者係與另一者之一部分或全部之變化例、詳細、補充說明等有關係。
又，於以下之實施形態中，當涉及要素之數量等(包含個數、數值、量、範圍等)之情形時，除了特別明示之情形及原理上明確限定於特定數量之情形等以外，並非限定於其特定之數量者，可為特定之數量以上亦可為以下。
再者，於以下實施形態中，其構成要素(亦包含要素步驟等)除了特別明示之情形及原理上明確認為必要之情形等以外，當然未必為必要者。
相同地，於以下實施形態中，當涉及構成要素等之形狀、位置關係等時，除了特別明示之情形及原理上明確認為不是如此之情形等以外，可設為實質上近似於其形狀等或包含類似者等。其係亦與上述數值及範圍相同。
又，於用以說明實施形態之全圖中，對相同構件原則上標註相同符號，省略其重複說明。另，為了容易理解圖式有對俯視圖亦標註陰影線之情形。
(實施形態1)
<半導體晶片之佈局構成例>
對本實施形態1之具有非揮發性記憶體之半導體裝置，參照圖式進行說明。首先，對形成有包含非揮發性記憶體之系統之半導體裝置(半導體晶片)之佈局構成進行說明。圖1係顯示本實施形態1之半導體晶片CHP之佈局構成例之圖。於圖1中，半導體晶片CHP具有：CPU(Central Processing Uint：中央處理單元)1、RAM(Random Access Memory：隨機存取記憶體)2、類比電路3、EEPROM(Electrically Erasable Programmable Read Only Memory：電性可抹除且可程式化唯讀記憶體)4、快閃記憶體5及I/O(Input/Output：輸入/輸出)電路6，構成半導體積體電路裝置。
CPU(電路)1亦被稱為中央運算處理裝置，相當於電腦等之心臟部。該CPU1係自記憶裝置讀取命令並解讀，並基於此進行各種各樣之運算或控制者。
RAM(電路)2係可隨機存取記憶資訊，即讀取隨時記憶之記憶資訊，並可重新寫入記憶資訊之記憶體，亦被稱為可隨時寫入讀取之記憶體。對作為IC記憶體之RAM，有使用動態電路之DRAM(Dynamic RAM：動態RAM)與使用靜態電路之SRAM(Static RAM：靜態RAM)2種。DRAM係需要記憶保持動作之隨時寫入讀取記憶體，SRAM係不需要記憶保持動作之隨時寫入讀取記憶體。
類比電路3係處理時間上連續變化之電壓或電流之信號，即類比信號之電路，例如由放大電路、轉換電路、調變電路、振盪電路、電源電路等構成。
EEPROM4及快閃記憶體5係可電性重寫寫入動作及消去動作之非揮發性記憶體之一種，被稱為可電性消去之可程式化讀取專用記憶體。該EEPROM4及快閃記憶體5之記憶體單元係由記憶(記憶體)用之 例如MONOS(Metal Oxide Nitride Oxide Semiconductor：金屬-氧化物-氮化物-氧化物-半導體)型電晶體或MNOS(Metal Nitride Oxide Semiconductor：金屬-氮化物-氧化物-半導體)型電晶體構成。於EEPROM4及快閃記憶體5之寫入動作及消去動作時，係例如利用福勒-諾德漢型穿隧現象。另，亦可使用熱電子或熱電洞進行寫入動作或消去動作。EEPROM4與快閃記憶體5之不同點在於EEPROM4為例如可以位元組單位消去之非揮發性記憶體，相對於此，快閃記憶體5為例如可以字元線單位消去之非揮發性記憶體之方面。一般而言，於快閃記憶體5，記憶用以以CPU1執行各種處理之程式等。相對於此，於EEPROM4，記憶重寫頻率較高之各種資料。
I/O電路6係輸入輸出電路，且係用以自半導體晶片CHP內向連接於半導體晶片CHP外部之機器進行資料輸出、或自連結於半導體晶片CHP外部之機器向半導體晶片內進行資料輸入之電路。
<非揮發性記憶體之平面佈局構成例>
接著，對本實施形態1之非揮發性記憶體之構成例進行說明。本實施形態1之非揮發性記憶體係構成圖1所示之EEPROM4或快閃記憶體5之記憶體。即，本實施形態1之非揮發性記憶體係例如形成於構成圖1所示之半導體晶片CHP之半導體基板上。
圖2係示意性顯示本實施形態1之非揮發性記憶體之平面佈局構成例之俯視圖。於圖2中，於半導體基板之內部，形成於X方向延伸之複數個元件分離區域STI。例如，如圖2所示，島狀地配置於X方向延伸之元件分離區域STI。具體而言，於圖2中，3個元件分離區域STI於X方向隔開第1間隔、且於X方向排列配置，此外，其他3個元件分離區域STI與上述3個元件分離區域於Y方向僅隔開第2間隔，且於X方向以第1間隔排列配置。因此，於圖2中，圖示6個元件分離區域STI。
另一方面，於圖2中，於半導體基板上，形成於與X方向正交之Y 方向延伸之複數個控制閘極電極CG，形成與複數個控制閘極電極CG各者並行、且於Y方向延伸之複數個記憶體閘極電極MG。
此時，如圖2所示，對應於複數個控制閘極電極CG各者，配置複數個記憶體閘極電極MG各者。即，對應於1條控制閘極電極CG，配置1條記憶體閘極電極MG。例如，於圖2中，圖示於Y方向延伸之4條控制閘極電極CG，於最右側之控制閘極電極CG之左側配置1條記憶體閘極電極MG。另一方面，於最左側之控制閘極電極CG之右側配置1條記憶體閘極電極MG，並以自外側夾著相對於中央配置之2條控制閘極電極CG之方式，配置2條記憶體閘極電極MG。因此，於圖2中，對應於4條控制閘極電極CG，形成4條記憶體閘極電極MG。
接著，於圖2所示，於互相相對之記憶體閘極電極MG間之半導體基板內，形成源極區域SR，源極區域SR係與記憶體閘極電極MG並行，於Y方向延伸。於圖2中，以被4條記憶體閘極電極MG中互相相對之2條記憶體閘極電極MG夾持之方式形成1個源極區域SR，且以被互相相對之其他2條記憶體閘極電極MG夾持之方式，再形成1個源極區域SR。因此，於圖2中，形成2個形成於半導體基板內之源極區域。
於2個源極區域各者，以內包於各個源極區域SR之方式，形成插塞PLG，源極區域SR與插塞PLG係電性連接。另一方面，以被相對於中央配置之2條控制閘極電極CG夾持之方式，形成汲極區域DR。且，以內包於該汲極區域DR之方式形成插塞PLG，汲極區域DR與插塞PLG係電性連接。
此處，著眼於元件分離區域STI與記憶體閘極電極MG之配置關係時，如圖2所示，元件分離區域STI係於半導體基板內於X方向延伸，另一方面，記憶體閘極電極MG係於半導體基板上於Y方向延伸。因此，如圖2所示，於俯視時，元件分離區域STI具有與記憶體閘 極電極MG交叉之交叉區域R1。且，進而元件分離區域STI具有終端區域R2，於俯視時，該終端區域R2係與交叉區域R1和源極區域SR相連。
另，圖2係顯示非揮發性記憶體之簡略化示意性平面佈局構成之圖，於實際之非揮發性記憶體中，形成包含夾持於控制閘極電極CG與記憶體閘極電極MG間之第1部分與夾持於記憶體閘極電極MG與半導體基板間之第2部分之積層絕緣膜，該積層絕緣膜係與控制閘極電極CG及記憶體閘極電極MG同樣，於Y方向延伸。
再者，若詳細地說明，則積層絕緣膜之第1部分係由與控制閘極電極CG相連之第1絕緣膜(圖4中說明之絕緣膜IF1)、與記憶體閘極電極MG相連之第2絕緣膜(圖4中說明之絕緣膜IF2)、及夾持於第1絕緣膜與第2絕緣膜之電荷蓄積膜(圖4中說明之電荷蓄積膜ECF)所形成。
另一方面，積層絕緣膜之第2部分係由形成於半導體基板上之第1絕緣膜(圖4中說明之絕緣膜IF1)、與形成於記憶體閘極電極MG下層之第2絕緣膜(圖4中說明之絕緣膜IF2)、和夾持於第1絕緣膜與第2絕緣膜之電荷蓄積膜(圖4中說明之電荷蓄積膜ECF)所形成。
即，遍及積層絕緣膜之第1部分與第2部分，形成第1絕緣膜與第2絕緣膜及電荷蓄積膜。此時，例如，第1絕緣膜及第2絕緣膜係由氧化矽膜形成，電荷蓄積膜係由氮化矽膜形成。
本實施形態1之非揮發性記憶體係如此平面佈局構成，於以下，首先，對本發明人發現之改善餘地進行說明。
<改善餘地>
由於本發明人發現之改善餘地係起因於非揮發性記憶體之製造步驟者，故於以下，例如使用以圖2之A-A線切斷之剖視圖，說明非揮發性記憶體之製造步驟，藉此針對本發明人發現之改善餘地加以描述。
圖3(a)~(d)係簡略化說明於以圖2之A-A線切斷之剖面中，非揮發性記憶體製造步驟之剖視圖。
首先，如圖3(a)所示，於半導體基板上，例如介隔包含氧化矽膜之閘極絕緣膜GOX，形成包含多晶矽膜之控制閘極電極CG。接著，於該控制閘極電極CG上，介隔氧化矽膜OXF1，形成例如包含氮化矽膜之頂蓋絕緣膜CAP。接著，於覆蓋包含閘極絕緣膜GOX、控制閘極電極CG、氧化矽膜OXF1、及頂蓋絕緣膜CAP之積層構造體之半導體基板上，形成絕緣膜IF1，於積層構造體單側之側壁，介隔絕緣膜IF1與電荷蓄積膜ECF及絕緣膜IF2，形成側壁形狀之記憶體閘極電極MG。於圖3(a)中，顯示去除自記憶體閘極電極MG露出之絕緣膜IF2與電荷蓄積膜ECF後之狀態。即，於圖3(a)中，顯示絕緣膜IF1自記憶體閘極電極MG露出之狀態。
接著，如圖3(b)所示，藉由蝕刻去除自記憶體閘極電極MG露出之絕緣膜IF1。此時，由於絕緣膜IF1與絕緣膜IF2係例如由氧化矽膜所代表之同種類之膜形成，故於蝕刻自記憶體閘極電極MG露出之絕緣膜IF1時，如圖3(b)所示，於絕緣膜IF2中，自露出之側面亦進行側面蝕刻。結果，如圖3(b)所示，於絕緣膜IF2中，於側面形成溝部DIT。
其後，如圖3(c)所示，以覆蓋半導體基板之方式形成氧化矽膜HARP1。於該步驟中，於蝕刻自記憶體閘極電極MG露出之絕緣膜IF1時產生之絕緣膜IF2之側面蝕刻中所形成之溝部DIT中埋入氧化矽膜HARP1。
省略其後之製造步驟，但如圖3(d)所示，藉由於半導體基板內形成低濃度雜質擴散區域(延伸區域)EX1與高濃度雜質擴散區域NR1，而形成包含低濃度雜質擴散區域EX1與高濃度雜質擴散區域NR1之源極區域SR、與包含低濃度雜質擴散區域EX1與高濃度雜質擴散區域 NR1之汲極區域DR。進而，於記憶體閘極電極MG單側側壁及控制閘極電極CG單側側壁形成側壁間隔物SW。
此處，於非揮發性記憶體中，於寫入資訊之寫入動作或消去資訊之消去動作時，對記憶體閘極電極MG施加相對絕對值較大之電壓。因此，為了提高非揮發性記憶體之可靠性，重要的是例如充分地確保記憶體閘極電極MG與源極區域(擴散層)SR間之耐壓。
然而，於具有圖3(a)~圖3(d)所示之製造步驟之關聯技術中，於絕緣膜IF2側面，藉由側面蝕刻，形成溝部DIT，且於該溝部DIT埋入氧化矽膜HARP1。於該情形時，如圖3(d)所示，由於氧化矽膜HARP1之膜質與絕緣膜IF2之膜質相比較差，故當對記憶體閘極電極MG與源極區域SR間施加相對絕對值較大之電壓時，如箭頭所示，產生洩漏電流。結果，於關聯技術之非揮發性記憶體中，短路不良產生之概率增大，故自提高非揮發性記憶體可靠性之觀點本發明人發現存在改善之餘地。
即，本發明人發現藉由側面蝕刻，於絕緣膜IF2之側面形成溝部DIT，且，於該溝部DIT埋入氧化矽膜HARP1之裝置構造中，存在記憶體閘極電極MG與源極區域SR間之絕緣耐壓降低之改善餘地。
再者，對該改善餘地之詳細進行說明。首先，絕緣膜IF2亦由與氧化矽膜HARP1相同種類之膜即氧化矽膜形成。因此，於藉由側面蝕刻，於絕緣膜IF2之側面形成溝部DIT，且於該溝部DIT埋入氧化矽膜HARP1之裝置構造中，與於絕緣膜IF2之側面不產生側面蝕刻而形成之裝置構造相比，為何記憶體閘極電極MG與源極區域SR間之絕緣耐壓降低成為疑問。
以下，針對其理由進行說明。例如，構成絕緣膜IF2之氧化矽膜係以HTO(High Temperature Oxide：高溫氧化物膜)法形成之氧化矽膜。該HTO法係700℃以上之高溫CVD法之一種。接著，以高溫CVD 法形成之氧化矽膜具有緻密且優質之膜質。尤其於HTO法中，由於其本身為高溫CVD法，且於形成氧化矽膜後，實施1000℃左右之高溫退火，故以HTO法形成之氧化矽膜為緻密且優質之膜質。此係指以HTO法形成之氧化矽膜係絕緣耐性優異之膜。因此，於絕緣膜IF2之側面不產生側面蝕刻而形成之裝置構造中，可實現記憶體閘極電極MG與源極區域SR間之絕緣耐性優異之非揮發性記憶體。
相對於此，埋入於藉側面蝕刻形成之溝部DIT之氧化矽膜HARP1係被稱為以600℃以下之低溫CVD法形成之HARP(High Aspect Ratio Process：高深寬比製程)膜之臭氧TEOS膜之一種，與以高溫CVD法形成之氧化矽膜相比，緻密度方面較差。此係指埋入於藉由側面蝕刻形成之溝部DIT之氧化矽膜HARP1之膜質較絕緣膜IF2於膜質方面較差，其係指氧化矽膜HARP1之絕緣耐性低於絕緣膜IF2之絕緣耐性(第1要因)。結果，於藉由側面蝕刻，於絕緣膜IF2之側面形成溝部DIT，且於該溝部DIT埋入氧化矽膜HARP1之裝置構造中，與於絕緣膜IF2之側面不產生側面蝕刻而形成之裝置構造相比，記憶體閘極電極MG與源極區域SR間之絕緣耐壓降低。
另，本說明書所謂之「高溫CVD法」係定義為以700℃以上之溫度實施之CVD法。另一方面，所謂「低溫CVD法」係定義為以600℃以下之溫度實施之CVD法。如此，於本說明書中，分開使用「高溫CVD法」與「低溫CVD法」之理由係為了明確地區別以「高溫CVD法」形成之氧化矽膜之膜質、與以「低溫CVD法」形成之氧化矽膜之膜質存在差異之故。即，以「高溫CVD法」形成之氧化矽膜之膜質較以「低溫CVD法」形成之氧化矽膜之膜質更好。若其以另外表現，則可以說以「高溫CVD法」形成之氧化矽膜之絕緣耐性比以「低溫CVD法」形成之氧化矽膜之絕緣耐性更優異。
再者，於絕緣膜IF2之側面產生側面蝕刻時，該側面因側面蝕刻 而受到損傷。因此，即使於絕緣膜IF2之側面藉由側面蝕刻形成溝部DIT，且，於該溝部DIT埋入氧化矽膜HARP1，亦由於於溝部DIT之內部內在受到損傷之側面，故因該受到損傷之側面引起之洩漏電流增大(第2要因)。
因此，認為係於藉由側面蝕刻，於絕緣膜IF2之側面形成溝部DIT，且，於該溝部DIT埋入氧化矽膜HARP1之裝置構造中，藉由上述第1要因與第2要因之相乘作用，與於絕緣膜IF2之側面不產生側面蝕刻之裝置構造相比，記憶體閘極電極MG與源極區域SR間之絕緣耐壓降低。
此處，作為迴避上述第1要因之方法，考慮有埋入於以側面蝕刻形成之溝部DIT之氧化矽膜並非以「低溫CVD法」形成之氧化矽膜，而是例如由HTO法所代表之以「高溫CVD法」形成之氧化矽膜所形成。原因係於該情形時，埋入於溝部DIT之氧化矽膜之膜質良好之故。即，認為於藉由側面蝕刻，於絕緣膜IF2之側面形成溝部DIT，且，於該溝部DIT埋入氧化矽膜之裝置構造中，若於溝部DIT埋入膜質良好之氧化矽膜，則可確保與於絕緣膜IF2之側面不產生側面蝕刻而形成之裝置構造同等之絕緣耐壓之故。
然而，例如，如圖3(c)所示，於形成埋入於以側面蝕刻形成之溝部DIT之氧化矽膜之步驟中，已經形成記憶體閘極電極MG。其係由於以HTO法所代表之「高溫CVD法」形成埋入於溝部DIT之氧化矽膜時，會對記憶體閘極電極MG施加損傷，因此難以以HTO法所代表之「高溫CVD法」形成埋入於溝部DIT之氧化矽膜。尤其如上述般，於HTO法中，由於其本身為高溫CVD法，且於形成氧化矽膜後，實施1000℃左右之高溫退火，故於形成記憶體閘極電極MG後，難以以HTO法所代表之「高溫CVD法」形成氧化矽膜。
進一步而言，如圖8至圖9所示，去除形成於積層構造體單側側 壁之多晶矽膜PF2(形成於汲極區域側之多晶矽膜PF2)後，如圖10所示，存在有於周邊電路形成區域之多晶矽膜PF1內導入n型雜質或p型雜質之步驟。即，於周邊電路形成區域之n通道型MISFET形成區域之多晶矽膜PF1導入n型雜質(磷等)，於周邊電路形成區域之p通道型MISFET形成區域之多晶矽膜PF1導入p型雜質(硼等)。因此，由於形成氧化矽膜HARP1後，實施1000℃左右之高溫退火而產生硼等之穿透，故難以代替以「低溫CVD法」形成之氧化矽膜HARP1，而以HTO法所代表之「高溫CVD法」形成緻密之氧化矽膜。
因此，埋入於以側面蝕刻形成之溝部DIT之氧化矽膜係必須設為以「低溫CVD法」形成之氧化矽膜HARP1。結果，埋入於藉由側面蝕刻形成之溝部DIT之氧化矽膜之膜質與絕緣膜IF2相比膜質方面較差。因此氧化矽膜HARP1之絕緣耐性低於絕緣膜IF2之絕緣耐性。藉此，於藉由側面蝕刻，於絕緣膜IF2之側面形成溝部DIT，且，於該溝部DIT埋入氧化矽膜HARP1之裝置構造中，與於絕緣膜IF2之側面不產生側面蝕刻而形成之裝置構造相比，記憶體閘極電極MG與源極區域SR間之絕緣耐壓降低。再者，即使可以「高溫CVD法」形成埋入於溝部DIT之氧化矽膜，當於絕緣膜IF2之側面產生側面蝕刻時，該側面亦因側面蝕刻受到損傷，而無法避免於溝部DIT之內部內在受到損傷之側面之第2要因。因此於現狀之關聯技術中，因上述第1要因與第2要因引起之於記憶體閘極電極MG與源極區域SR間絕緣耐壓降低之改善餘地顯著化。
因此，於本實施形態1中，實施針對上述改善餘地之努力。於以下，對實施該努力之本實施形態1之技術思想進行說明。
<半導體裝置之裝置構造>
圖4係對本實施形態1之半導體裝置之裝置構造例進行說明之圖。於圖4中，顯示形成於記憶體形成區域之非揮發性記憶體之裝置 構造、形成於周邊電路區域之高耐壓MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣體半導體場效應電晶體)之裝置構造。
本實施形態1之半導體裝置係形成於圖1所示之半導體晶片CHP、形成於圖4之記憶體形成區域之非揮發性記憶體係例如構成圖1所示之EEPROM4或快閃記憶體5之記憶體。另一方面，形成於圖4之周邊電路形成區域之高耐壓MISFET係例如構成圖1所示之類比電路3或I/O電路6等之MISFET、或包含於驅動控制非揮發性記憶體之周邊電路之MISFET。
另，本實施形態1之半導體裝置係除了非揮發性記憶體或高耐壓MISFET以外，亦形成比高耐壓MISFET耐壓較低之低耐壓MISFET，但考慮低耐壓MISFET之基本構造與高耐壓MISFET之基本構造相同之方面、或並非本實施形態1之特徵點等，故省略其說明。例如，低耐壓MISFET係構成圖1所示之CPU1或RAM2等之MISFET、或包含於驅動控制非揮發性記憶體之周邊電路之MISFET。
再者，於本實施形態1中，舉例說明n通道型MISFET，但亦可形成p通道型MISFET，但考慮p通道型MISFET之裝置構造係基本上使n通道型MISFET之構成要素(半導體區域等)之導電型相反之裝置構造之方面、或並非本實施形態1之特徵點等，故省略其說明。
首先，於圖4中，對形成於記憶體形成區域之非揮發性記憶體之構成進行說明。圖4所示之非揮發性記憶體之裝置構造係對應於以圖2之B-B線切斷之剖視圖，並圖示相對於汲極區域DR對稱配置之2個記憶體單元。此處，由於2個記憶體單元於裝置構造亦相同，故例如著眼於配置於右側之記憶體單元，說明非揮發性記憶體之裝置構造。
如圖4所示，於半導體基板1S上形成p型阱PWL。接著，於該p型阱PWL上形成記憶體單元。該記憶體單元係由選擇記憶體單元之選擇 部與記憶資訊之記憶部構成。
首先，對選擇記憶體單元之選擇部之構成進行說明。記憶體單元具有形成於半導體基板1S(p型阱PWL)上之閘極絕緣膜GOX，且於該閘極絕緣膜GOX上形成控制閘極電極(控制電極)CG。進而，於本實施形態1之記憶體單元中，於控制閘極電極CG上，介隔氧化矽膜OXF1，形成頂蓋絕緣膜CAP。
閘極絕緣膜GOX係例如由氧化矽膜形成，控制閘極電極CG係例如由導電膜即多晶矽膜形成。頂蓋絕緣膜CAP係例如由氮化矽膜形成。
上述控制閘極電極CG具有選擇記憶體單元之功能。即，藉由控制閘極電極CG選擇特定之記憶體單元，並對選擇之記憶體單元進行寫入動作或消去動作或讀取動作。
接著，對記憶體單元之記憶體之構成進行說明。於包含閘極絕緣膜GOX、控制閘極電極CG、氧化矽膜OXF1及頂蓋絕緣膜CAP之積層構造體之單側側壁(右側之側壁)，介隔積層絕緣膜，形成記憶體閘極電極MG。記憶體閘極電極MG係設為形成於積層構造體單側側壁之側壁狀之形狀，係由多晶矽膜與形成於多晶矽膜上之矽化物膜CS形成。矽化物膜CS係為了記憶體閘極電極MG之低電阻化而形成，例如，以鎳鉑矽化物膜(NiPtSi膜)構成，但不限定於此，亦可以矽化鈷膜或矽化鎳膜構成。
形成具有形成於積層構造體單側側壁與記憶體閘極電極MG間之第1部分、與形成於記憶體閘極電極MG與半導體基板1S間之第2部分之積層絕緣膜。該積層絕緣膜之第1部分係由與控制閘極電極CG相連之絕緣膜IF1、與記憶體閘極電極MG相連之絕緣膜IF2、及夾持於絕緣膜IF1與絕緣膜IF2之電荷蓄積膜ECF形成。又，積層絕緣膜之第2部分係由形成於半導體基板1S上之絕緣膜IF1、形成於記憶體閘極電極 MG下層之絕緣膜IF2、及夾持於絕緣膜IF1與絕緣膜IF2之電荷蓄積膜ECF形成。即，積層絕緣膜之第1部分與第2部分係均由絕緣膜IF1、絕緣膜IF2及電荷蓄積膜ECF形成。
絕緣膜IF1係例如由氧化矽膜或氮氧化矽膜等絕緣膜形成，並作為形成於記憶體閘極電極MG與半導體基板1S間之閘極絕緣膜發揮功能。該包含氧化矽膜之絕緣膜IF1亦具有作為穿隧絕緣膜之功能。例如，由於記憶體單元之記憶部係一邊自半導體基板1S經由絕緣膜IF1將電子注入於電荷蓄積膜ECF，一邊將電洞注入於電荷蓄積膜ECF，進行資訊之記憶或消去，故絕緣膜IF1係亦作為穿隧絕緣膜發揮功能。
接著，形成於該絕緣膜IF1上之電荷蓄積膜ECF具有蓄積電荷之功能。具體而言，於本實施形態1中，由氮化矽膜形成電荷蓄積膜ECF。本實施形態1之記憶體單元之記憶部係根據蓄積於電荷蓄積膜ECF之電荷之有無，控制記憶體閘極電極MG下之半導體基板1S內流動之電流，藉此記憶資訊。即，根據蓄積於電荷蓄積膜ECF之電荷之有無，利用記憶體閘極電極MG下之半導體基板1S內流動之電流之臨界值電壓變化記憶資訊。
於本實施形態1中，作為電荷蓄積膜ECF使用具有阱位準之絕緣膜。作為該具有阱位準之絕緣膜之一例例舉氮化矽膜，但不限定於氮化矽膜，例如可使用氧化鋁膜(alumina)、氧化鉿膜或氧化鉭膜等之具有比氮化矽膜更高介電常數之高介電常數膜。又，電荷蓄積膜ECF亦可由矽奈米點構成。於使用具有阱位準之絕緣膜作為電荷蓄積膜ECF之情形時，電荷係藉由形成於絕緣膜之阱位準被捕獲。藉由如此使電荷於阱位準被捕獲，於絕緣膜中蓄積電荷。
先前以來，作為電荷蓄積膜ECF主要使用多晶矽膜，但於使用多晶矽膜作為電荷蓄積膜ECF之情形時，當包圍電荷蓄積膜ECF之絕緣 膜IF1或絕緣膜IF2哪處之一部分有缺陷時，由於電荷蓄積膜ECF為導體膜，故有可能因異常洩漏導致蓄積於電荷蓄積膜ECF之電荷全部流失。
因此，作為電荷蓄積膜ECF係使用絕緣體即氮化矽膜。於該情形時，有助於資料記憶之電荷蓄積於於氮化矽膜中存在之離散之阱位準(捕獲單位)。因此，即使包圍電荷蓄積膜ECF之絕緣膜IF1或絕緣膜IF2中一部分產生缺陷，由於電荷蓄積於電荷蓄積膜ECF之離散之阱位準，故全部電荷不會自電荷蓄積膜ECF流失。因此，可實現提高資料保持之可靠性。
基於此種理由，作為電荷蓄積膜ECF，不限定於氮化矽膜，藉由使用如包含離散之阱位準之膜，可提高資料保持之可靠性。此外，於本實施形態1中，作為電荷蓄積膜ECF係使用資料保持特性優異之氮化矽膜。因此，可使為了防止自電荷蓄積膜ECF之電荷流出而設置之絕緣膜IF1及絕緣膜IF2之膜厚變薄。藉此，亦具有使供驅動記憶體單元之電壓低電壓化之優點。
又，絕緣膜IF2係用以確保電荷蓄積膜ECF與記憶體閘極電極MG間之絕緣性之絕緣膜。該絕緣膜IF2係例如以如氧化矽膜或氮氧化矽膜之絕緣膜形成。因此，絕緣膜IF1與絕緣膜IF2係由同種類之膜構成。例如，絕緣膜IF1與絕緣膜IF2可均由氧化矽膜形成。
接著，於積層構造體之側壁中，於一邊單側(右側)形成記憶體閘極電極MG，於另一邊單側(左側)，介隔絕緣膜IF1及氧化矽膜HARP1，形成側壁間隔物SW。相同地，於記憶體閘極電極MG之側壁中，於一邊單側(左側)，介隔積層絕緣膜，形成積層構造體，於另一邊單側(右側)，介隔氧化矽膜HARP1，形成側壁間隔物SW。
於位於側壁間隔物SW正下之半導體基板1S內，形成n型半導體區域即一對較淺之低濃度雜質擴散區域EX1，於連接於該一對較淺之低 濃度雜質擴散區域EX1之外側區域，形成一對較深之高濃度雜質擴散區域NR1。該較深之高濃度雜質擴散區域NR1亦為n型半導體區域，於較深之高濃度雜質擴散區域NR1之表面形成矽化物膜CS。藉由一對較淺之低濃度雜質擴散區域EX1與一對較深之高濃度雜質擴散區域NR1，形成記憶體單元之源極區域SR或汲極區域DR。
藉由以較淺之低濃度雜質擴散區域EX1與較深之高濃度雜質擴散區域NR1形成源極區域SR與汲極區域DR，可將源極區域SR與汲極區域DR設為LDD(Lightly Doped Drain：輕摻雜汲極)構造。
此處，將藉由閘極絕緣膜GOX及形成於閘極絕緣膜GOX上之控制閘極電極CG及上述源極區域SR與汲極區域DR構成之電晶體稱為選擇電晶體。另一方面，將藉由包含絕緣膜IF1、電荷蓄積膜ECF及絕緣膜IF2之積層絕緣膜、與形成於該積層絕緣膜上之記憶體閘極電極MG、上述源極區域SR及汲極區域DR構成之電晶體稱為記憶體電晶體。藉此，可以說記憶體單元之選擇部係由選擇電晶體構成，記憶體單元之記憶部係由記憶體電晶體構成。如此，構成記憶體單元。
接著，對與記憶體單元連接之配線構造進行說明。於圖4中，於記憶體單元上，以覆蓋記憶體單元之方式形成氮化矽膜SNF3，於該氮化矽膜SNF3上形成氧化矽膜(臭氧TEOS膜)OXF2，於氧化矽膜OXF2上形成氧化矽膜(TEOS膜)OXF3。
另，於本說明書中，將氮化矽膜SNF3、氧化矽膜OXF2及氧化矽膜OXF3合起來稱為接觸層間絕緣膜。
於該接觸層間絕緣膜，貫通接觸層間絕緣膜形成到達構成汲極區域DR之矽化物膜CS之接觸孔CNT。另，於圖4中，雖未圖示，但於接觸層間絕緣膜，亦形成到達構成源極區域SR之矽化物膜CS之接觸孔。
於接觸孔CNT之內部，形成障壁導體膜即鈦/氮化鈦膜，並以埋 入接觸孔CNT之方式形成鎢膜。如此，藉由於接觸孔CNT埋入鈦/氮化鈦膜及鎢膜，形成導電性之插塞PLG。接著，於接觸層間絕緣膜上，例如形成包含氧化矽膜OXF4與SiOC膜SCF1之層間絕緣膜，並於該層間絕緣膜形成配線溝DIT1。以埋入該配線溝DIT1之方式形成配線L1。配線L1係例如由鉭/氮化鉭膜與銅膜之積層膜形成，並電性連接於形成於接觸層間絕緣膜之插塞PLG。
接著，參照圖4，對形成於周邊電路形成區域之MISFET之構成進行說明。所謂周邊電路形成區域係表示形成周邊電路之區域。具體而言，非揮發性記憶體(非揮發性半導體記憶裝置)係由記憶體單元形成為陣列狀(列行狀)之記憶體單元形成區域、與形成有控制在該記憶體單元形成區域所形成之記憶體單元之周邊電路之周邊電路形成區域所構成。且，形成於該周邊電路形成區域之周邊電路係由控制施加於記憶體單元之控制閘極電極CG等之電壓之字元驅動器、或放大自記憶體單元輸出之感測放大器、或控制字元驅動器或感測放大器之控制電路(包含昇壓電路)等構成。因此，於圖4所示之周邊電路形成區域，圖示例如構成字元驅動器、感測放大器或控制電路(包含昇壓電路)等之MISFET。於本實施形態1中，於MISFET中，特別以高耐壓MISFET為例進行說明。
如圖4所示，於周邊電路形成區域中，於半導體基板1S上形成p型阱PWL。p型阱PWL係由將硼(B)等p型雜質導入於半導體基板1S之p型半導體區域形成。
接著，於p型阱PWL(半導體基板1S)上形成閘極絕緣膜GOX2，於該閘極絕緣膜GOX2上形成閘極電極GE。閘極絕緣膜GOX2係例如由氧化矽膜形成，閘極電極GE係例如由多晶矽膜與形成於該多晶矽膜表面之矽化物膜CS形成。於構成閘極電極GE之多晶矽膜，為了抑制閘極電極GE之空乏化，而例如導入磷等n型雜質。構成閘極電極GE一 部分之矽化物膜CS係為了閘極電極GE之低電阻化而形成。
於閘極電極GE之兩側側壁，例如形成側壁間隔物SW，於該側壁間隔物SW正下方之半導體基板1S(p型阱PWL)內形成較淺之低濃度雜質擴散區域EX2。該較淺之低濃度雜質擴散區域EX2係n型半導體區域，整合於閘極電極GE而形成。接著，於該較淺之低濃度雜質擴散區域EX2之外側形成較深之高濃度雜質擴散區域NR2。該較深之高濃度雜質擴散區域NR2亦為n型半導體區域，整合於側壁間隔物SW而形成。於較深之高濃度雜質擴散區域NR2之表面形成用以低電阻化之矽化物膜CS。藉由較淺之低濃度雜質擴散區域EX2與較深之高濃度雜質擴散區域NR2形成源極區域SR2，藉由較淺之低濃度雜質擴散區域EX2與較深之高濃度雜質擴散區域NR2形成汲極區域DR2。如此，於周邊電路形成區域形成高耐壓MISFET。
另，於周邊電路形成區域，亦形成p通道型MISFET，該p通道型MISFET之構成係使構成n通道型MISFET之半導體區域之導電型相反者。
接著，對與形成於周邊電路形成區域之高耐壓MISFET連接之配線構造進行說明。於高耐壓MISFET上，以覆蓋高耐壓MISFET之方式形成包含氮化矽膜SNF3與氧化矽膜(臭氧TEOS膜)OXF2及氧化矽膜(TEOS膜)OXF3之接觸層間絕緣膜。
於該接觸層間絕緣膜，貫通接觸層間絕緣膜形成到達構成源極區域SR2或汲極區域DR2之矽化物膜CS之接觸孔CNT。於接觸孔CNT之內部，形成障壁導體膜即鈦/氮化鈦膜，並以埋入接觸孔CNT之方式形成鎢膜。如此，藉由於接觸孔CNT埋入鈦/氮化鈦膜及鎢膜，形成導電性之插塞PLG。接著，於接觸層間絕緣膜上，例如形成包含氧化矽膜OXF4與SiOC膜SCF1之層間絕緣膜，並於該層間絕緣膜形成配線溝DIT1。而且，以埋入該配線溝DIT1之方式形成配線L1。配線L1 係例如由鉭/氮化鉭膜與銅膜之積層膜形成，並與形成於接觸層間絕緣膜之插塞PLG電性連接。
<半導體裝置之製造方法>
如以上般，構成本實施形態1之半導體裝置，接著，對本實施形態1之半導體裝置之製造方法，參照圖式進行說明。圖5~圖22係說明本實施形態1之半導體裝置之製造步驟之剖視圖，係對應於圖4所示之半導體裝置之製造步驟之圖。
首先，如圖5所示，準備由導入有硼(B)等p型雜質之矽單晶而成之半導體基板1S。此時，半導體基板1S為設為大致圓盤形狀之半導體晶圓狀態。接著，於半導體基板1S形成元件分離區域STI。元件分離區域STI係為了使元件互相不干涉而設置。該元件分離區域STI係例如可使用STI(shallow trench isolation：淺溝槽隔離)法形成。藉由STI法，如以下般形成元件分離區域STI。即，對半導體基板1S使用光微影技術及蝕刻技術形成元件分離溝。接著，以埋入元件分離溝之方式於半導體基板1S上形成絕緣膜(氧化矽膜等)，其後，藉由化學機械研磨法(CMP：chemical mechanical polishing)，去除形成於半導體基板1S上之不需要之氧化矽膜。藉此，可形成僅於元件分離溝內埋入絕緣膜(氧化矽膜等)之元件分離區域STI。另，於圖5中，於周邊電路形成區域形成元件分離區域STI。另一方面，由於圖5所示之記憶體形成區域之剖面係圖2之B-B線之剖面，故於記憶體形成區域，看上去若未形成元件分離區域STI，實際上，如圖2所示，於記憶體形成區域亦形成元件分離區域STI。
其後，藉由將雜質導入半導體基板1S，而於記憶體形成區域形成p型阱PWL，於周邊電路形成區域形成p型阱PWL。p型阱PWL係例如藉由將硼(B)等p型雜質藉由離子注入法導入半導體基板1S而形成。另，實際上，形成於記憶體形成區域之p型阱PWL、與形成於周邊電 路形成區域之p型阱PWL通常雜質濃度等不同，但於本說明書中，基於簡單，記載為相同符號之p型阱PWL。
接著，為了調整記憶體單元之選擇電晶體或高耐壓MISFET之臨界值電壓，根據需要，例如藉由離子注入法，將導電型雜質導入半導體基板1S之通道區域。
接著，如圖6所示，以稀氫氟酸等清洗半導體基板1S表面後，將形成於周邊電路形成區域之高耐壓MISFET之閘極絕緣膜GOX2形成於半導體基板1S上。閘極絕緣膜GOX2係由氧化矽膜形成，其膜厚係例如15nm左右。接著，藉由使用光微影技術及蝕刻技術，去除形成於記憶體形成區域之閘極絕緣膜GOX2。其後，於半導體基板1S之記憶體形成區域形成閘極絕緣膜GOX。
閘極絕緣膜GOX係例如由氧化矽膜等絕緣膜形成，例如可使用熱氧化法形成。然而，閘極絕緣膜GOX係並非限定於氧化矽膜者而可有各種變更，例如，可將閘極絕緣膜GOX設為氮氧化矽膜(SiON)。即，可設為使氮偏析於閘極絕緣膜GOX與半導體基板1S之界面之構造。氮氧化矽膜係與氧化矽膜相比，抑制了膜中之界面位準之產生、減低電子阱之效果較高。因此，可提高閘極絕緣膜GOX之熱載子耐性，可提高絕緣耐性。又，氮氧化矽膜係與氧化矽膜相比雜質難以貫通。因此，藉由對閘極絕緣膜GOX使用氮氧化矽膜，可抑制因閘極電極中之雜質擴散於半導體基板1S側引起之臨界值電壓之變動。形成氮氧化矽膜時，係例如於NO、NO2或NH3之含氮之氣體環境中熱處理半導體基板1S即可。又，於半導體基板1S之表面形成包含氧化矽膜之閘極絕緣膜GOX後，於包含氮之氣體環境中熱處理半導體基板1S，使氮偏析於閘極絕緣膜GOX與半導體基板1S之界面亦可獲得相同之效果。另，亦可藉由使用電漿氮化法形成氮氧化矽膜。於該情形時，於閘極電極(控制閘極電極)與閘極絕緣膜GOX之界面偏析氮，可提高 NBTI(Negative Bias Temperature Instability：負偏壓溫度不穩定性)。
又，閘極絕緣膜GOX係例如由介電常數較氧化矽膜更高之高介電常數膜形成。先前以來，自絕緣耐性較高、矽-氧化矽界面之電性．物性穩定性等優異之觀點，作為閘極絕緣膜GOX係使用氧化矽膜。然而，隨著元件之細微化，對閘極絕緣膜GOX之膜厚要求極薄化。如此將較薄之氧化矽膜作為閘極絕緣膜GOX使用時，導致通道流動之電子穿過藉由氧化矽膜形成之障壁流向於閘極電極，產生所謂之穿隧電流。
因此，藉由使用介電常數較氧化矽膜更高之材料，可使用即使相同電容亦可增加物理膜厚之高介電常數膜。根據高介電常數膜，由於即使電容相同亦可增加物理膜厚，故可降低洩漏電流。尤其是氮化矽膜雖亦為介電常數較氧化矽膜更高之膜，但期望使用介電常數較該氮化矽膜更高之高介電常數膜。
例如，作為介電常數較氮化矽膜更高之高介電常數膜，使用鉿氧化物之一即氧化鉿膜(HfO2膜)，但亦可改變氧化鉿膜，使用如HfAlO膜(氧化鋁鉿膜)、HfON膜(氮氧化鉿膜)、HfSiO膜(矽酸化鉿膜)、HfSiON膜(氮氧化矽鉿膜)之其他鉿系絕緣膜。此外，亦可使用於該等鉿系絕緣膜中導入氧化鉭、氧化鈮、氧化鈦、氧化鋯、氧化鑭、氧化釔等氧化物之鉿系絕緣膜。由於鉿系絕緣膜與氧化鉿膜同樣，均係介電常數較氧化矽膜或氮氧化矽膜高，故可獲得與使用氧化鉿膜之情形相同之效果。
接著，於半導體基板1S之主表面整面形成多晶矽膜(多晶矽膜)PF1。接著，於形成於記憶體形成區域之多晶矽膜PF1，藉由使用離子注入法，導入n型雜質即磷(P)或砷(As)。其後，於多晶矽膜PF1上形成氧化矽膜OXF1，於該氧化矽膜OXF1上形成頂蓋絕緣膜CAP。頂蓋絕緣膜CAP係例如可由氮化矽膜形成。
接著，於頂蓋絕緣膜CAP上形成抗蝕劑膜PR1後，藉由使用光微影技術，圖案化抗蝕劑膜PR1。接著，藉由以經圖案化之抗蝕劑膜PR1為遮罩進行蝕刻，而於記憶體形成區域中，依序圖案化頂蓋絕緣膜CAP、氧化矽膜OXF1、多晶矽膜PF1及閘極絕緣膜GOX。藉此，如圖6所示，於記憶體形成區域中，形成包含閘極絕緣膜GOX、控制閘極電極CG、氧化矽膜OXF1、及頂蓋絕緣膜CAP之積層構造體。另一方面，於周邊電路形成區域之整面，殘存閘極絕緣膜GOX2、多晶矽膜PF1、氧化矽膜OXF1、及頂蓋絕緣膜CAP。
接著，去除圖案化之抗蝕劑膜PR1後，為了調整記憶體單元之記憶體電晶體之臨界值電壓，根據需要，例如藉由離子注入法，將導電型雜質導入半導體基板1S之通道區域。
其後，如圖7所示，藉由使用光微影技術，以抗蝕劑膜PR2覆蓋記憶體形成區域後，去除形成於周邊電路形成區域之頂蓋絕緣膜CAP與氧化矽膜OXF1。
接著，如圖8所示，於半導體基板1S之整面，形成絕緣膜IF1，於該絕緣膜IF1上形成電荷蓄積膜ECF。接著，於電荷蓄積膜ECF上形成絕緣膜IF2，於該絕緣膜IF2上形成多晶矽膜PF2。
例如，絕緣膜IF1係由氧化矽膜形成，例如，可使用可形成緻密且優質膜質之氧化矽膜之ISSG氧化法。該絕緣膜IF1之膜厚係4nm左右。又，電荷蓄積膜ECF係由氮化矽膜形成，例如可使用CVD法形成。該電荷蓄積膜ECF之膜厚係10nm左右。此外，絕緣膜IF2係由氧化矽膜形成，例如使用可形成緻密且優質膜質之氧化矽膜之以HTO法所代表之「高溫CVD法」。該絕緣膜IF2之膜厚係5nm左右。又，多晶矽膜PF2係例如可藉由使用CVD法形成。如以上般，可形成緻密且絕緣耐性優秀之優質膜質之積層絕緣膜(ONO膜)。
其後，藉由對多晶矽膜，整面使用回蝕法(異向性蝕刻)，去除多 晶矽膜。此時，由於以異向性蝕刻實施多晶矽膜之去除，故如圖8所示，僅於形成於記憶體形成區域之積層構造體之兩側側壁，殘存側壁形成之多晶矽膜PF2。
接著，如圖9所示，藉由使用光微影技術，以覆蓋形成於記憶體形成區域之積層構造體單側之多晶矽膜PF2，並覆蓋周邊電路形成區域整面之方式，將抗蝕劑膜圖案化。接著，藉由以圖案化之抗蝕劑膜為遮罩進行蝕刻，去除自遮罩露出之形成於積層構造體另一邊單側之多晶矽膜PF2。
如以上般，如圖9所示，於形成於記憶體形成區域之積層構造體之單側側壁，介隔積層絕緣膜(ONO膜)，可形成側壁形狀之記憶體閘極電極MG。
接著，如圖10所示，於記憶體形成區域中，藉由蝕刻去除自記憶體閘極電極MG露出之絕緣膜IF2，且於周邊電路形成區域中，藉由蝕刻去除絕緣膜IF2。其後，於記憶體形成區域中，藉由蝕刻去除自記憶體閘極電極MG露出之電荷蓄積膜ECF，且於周邊電路形成區域中，亦藉由蝕刻去除電荷蓄積膜ECF。藉此，於記憶體形成區域中，絕緣膜IF1自記憶體閘極電極MG露出，於周邊電路形成區域中，絕緣膜IF1亦露出。此處，未藉蝕刻去除該蓋絕緣膜IF1而殘存。
接著，如圖11所示，藉由使用光微影技術，以抗蝕劑膜PR3覆蓋記憶體形成區域後，藉由使用離子注入法，於形成於周邊電路形成區域之多晶矽膜PF1，導入磷等n型雜質。
其後，去除覆蓋記憶體形成區域之抗蝕劑膜PR3後，於氮氣體環境中實施退火。接著，如圖12所示，於半導體基板1S上形成氧化矽膜HARP1，並於該氧化矽膜HARP1上形成氮化矽膜SNF1。即，於本實施形態中，遍及自記憶體閘極電極MG露出之絕緣膜IF1上、露出之電荷蓄積膜ECF之端面、露出之絕緣膜IF2之端面、及記憶體閘極電極 MG上，形成成為保護絕緣膜之氧化矽膜HARP1。該氧化矽膜HARP1係例如藉由使用「低溫CVD法」形成，氮化矽膜SNF1係例如藉由使用CVD法形成。
接著，藉由使用光微影技術，形成圖案化之抗蝕劑膜，藉由以該圖案化之抗蝕劑膜為遮罩進行蝕刻，於周邊電路形成區域形成閘極電極GE。此時，由於記憶體形成區域被抗蝕劑膜覆蓋，故不會受到蝕刻之影響。
接著，如圖13所示，藉由使用光微影技術，形成覆蓋記憶體形成區域之抗蝕劑膜PR4後，藉由以該抗蝕劑膜PR4為遮罩之離子注入法，於周邊電路形成區域中，形成整合於閘極電極GE之較淺之低濃度雜質擴散區域EX2。較淺之低濃度雜質擴散區域EX2係導入磷或砷等n型雜質之n型半導體區域。
接著，如圖14所示，於形成於周邊電路形成區域之閘極電極GE之兩側側壁形成補償間隔物OS後，去除在記憶體形成區域及周邊電路形成區域所形成之氮化矽膜SNF1。接著，於氮氣體環境中實施退火。
其後，如圖15所示，藉由使用光微影技術及離子注入法，於記憶體單元形成區域中，形成整合於控制閘極電極CG與記憶體閘極電極MG之較淺之低濃度雜質擴散區域EX1。較淺之低濃度雜質擴散區域EX1係導入磷或砷等n型雜質之n型半導體區域。
接著，如圖16所示，於半導體基板1S上形成氧化矽膜。於該氧化矽膜上形成氮化矽膜。氧化矽膜或氮化矽膜可例如使用CVD法形成。接著，藉由異向性蝕刻氧化矽膜及氮化矽膜，形成側壁間隔物SW。於記憶體單元形成區域中，於控制閘極電極CG(積層構造體)之側壁及記憶體閘極電極MG之側壁形成側壁間隔物SW。又，於周邊電路形成區域中，於閘極電極GE之兩側側壁形成側壁間隔物SW。
接著，如圖17所示，藉由使用光微影技術及離子注入法，於記憶體單元形成區域形成整合於側壁間隔物SW之較深之高濃度雜質擴散區域NR1。較深之高濃度雜質擴散區域NR1係導入磷或砷等n型雜質之n型半導體區域。藉由該較深之高濃度雜質擴散區域NR1與較淺之低濃度雜質擴散區域EX1形成記憶體單元之源極區域SR或汲極區域DR。如此藉由以較淺之低濃度雜質擴散區域EX1與較深之高濃度雜質擴散區域NR1形成源極區域SR與汲極區域DR，可將源極區域SR及汲極區域DR設為LDD(Lightly Doped Drain：輕摻雜汲極)構造。
另一方面，於周邊電路形成區域中，亦形成整合於側壁間隔物SW之較深之高濃度雜質擴散區域NR2。較深之高濃度雜質擴散區域NR2係導入磷或砷等n型雜質之n型半導體區域。藉由該較深之高濃度雜質擴散區域NR2與較淺之低濃度雜質擴散區域EX2，形成高耐壓MISFET之源極區域SR2或汲極區域DR2。如此藉由以較淺之低濃度雜質擴散區域EX2與較深之高濃度雜質擴散區域NR2形成源極區域SR2與汲極區域DR2，可將源極區域及汲極區域設為LDD(Lightly Doped Drain：輕摻雜汲極)構造。
接著，如圖18所示，於半導體基板1S上形成氧化矽膜HARP2，並於該氧化矽膜HARP2上形成氮化矽膜SNF2。該氮化矽膜SNF2係作為「應力記憶技術(Stress Memorization Technique)膜(SMT膜)」發揮功能之膜。其後，藉由使用光微影技術，以抗蝕劑膜PR5覆蓋周邊電路形成區域後，以蝕刻去除形成於記憶體形成區域之氮化矽膜SNF2。此時，形成於氮化矽膜SNF2下層之氧化矽膜HARP2係作為蝕刻終止膜發揮功能。接著，去除抗蝕劑膜PR5後，實施退火。
接著，如圖19所示，以蝕刻去除形成於周邊電路形成區域之氮化矽膜SNF2後，以蝕刻去除形成於記憶體形成區域及周邊電路形成區域之氧化矽膜HARP2。
其後，如圖20所示，於半導體基板1S上形成鎳鉑膜(NiPt膜)後，藉由實施熱處理，於記憶體形成區域中，使構成記憶體閘極電極MG之多晶矽膜與鎳鉑膜反應，形成包含鎳鉑矽化物膜(NiPtSi膜)之矽化物膜CS。藉此，記憶體閘極電極MG為多晶矽膜與矽化物膜CS之積層構造。同樣地，於較深之高濃度雜質擴散區域NR1之表面矽亦與鎳鉑膜反應而形成矽化物膜CS。
同樣地，於周邊電路形成區域中，於構成閘極電極GE之多晶矽膜之表面形成包含鎳鉑矽化物膜之矽化物膜CS。藉此，閘極電極GE係由多晶矽膜與矽化物膜CS構成。又，於較深之高濃度雜質擴散區域NR2之表面，亦使矽與鎳鉑膜反應而形成包含鎳鉑矽化物膜之矽化物膜CS。
另，於本實施形態1中，以形成鎳鉑矽化物膜之方式構成，但例如可代替鎳鉑矽化物膜，而形成矽化鈷膜、矽化鎳膜、矽化鈦膜或矽化鉑膜。
如以上般，可於半導體基板1S之記憶體形成區域形成構成非揮發性記憶體之記憶體單元，於周邊電路形成區域形成高耐壓MISFET。
接著，對配線步驟進行說明。如圖21所示，於半導體基板1S之主表面上形成氮化矽膜SNF3，並於該氮化矽膜SNF3上形成氧化矽膜OXF2，於該氧化矽膜OXF2上形成氧化矽膜OXF3。其後，例如使用CMP(Chemical Mechanical Polishing：化學機械研磨)法使接觸層間絕緣膜之表面平坦化。接著，蝕刻氧化矽膜OXF3之一部分後，於氧化矽膜OXF3上形成氮化矽膜SNF4。藉此，可形成包含氮化矽膜SNF3、氧化矽膜OXF2、氧化矽膜OXF3、及氮化矽膜SNF4之接觸層間絕緣膜。
接著，如圖22所示，使用光微影技術及蝕刻技術，於接觸層間 絕緣膜形成接觸孔CNT。其後，於包含接觸孔CNT之底面及內壁之接觸層間絕緣膜上形成鈦/氮化鈦膜。鈦/氮化鈦膜係由鈦膜與氮化鈦膜之積層膜構成，例如可藉由使用濺鍍法形成。該鈦/氮化鈦膜係例如具有防止隨後步驟中埋入之膜之材料即鎢擴散至矽中之所謂之障壁性。
接著，以埋入接觸孔CNT之方式，於半導體基板1S之主表面整面形成鎢膜。該鎢膜係例如可使用CVD法形成。接著，例如以CMP法去除形成於接觸層間絕緣膜上之不需要之鈦/氮化鈦膜及鎢膜。接著，藉由於氫氣環境中實施退火，可形成插塞PLG。
接著，如圖4所示，於形成有插塞PLG之接觸層間絕緣膜上，形成包含氧化矽膜OXF4與形成於氧化矽膜OXF4上之SiOC膜SCF1之層間絕緣膜。接著，藉由使用光微影技術及蝕刻技術，於層間絕緣膜形成配線溝DIT1。其後，於包含配線溝DIT1內之層間絕緣膜上形成鉭/氮化鉭膜。該鉭/氮化鉭膜可例如藉由濺鍍法形成。接著，於鉭/氮化鉭膜上例如以濺鍍法形成由較薄之銅膜而成之種晶膜後，藉由以該種晶膜為電極之電解鍍敷法，於形成有配線溝DIT1之層間絕緣膜上形成銅膜。其後，例如藉由以CMP法研磨去除配線溝DIT1內部以外之露出於層間絕緣膜上之銅膜，僅於形成於層間絕緣膜之配線溝DIT1內殘存銅膜。藉此，可形成配線L1。此外，於配線L1之上層形成配線，但此處省略說明。如此，最終可形成本實施形態1之半導體裝置。
另，於本實施形態1中，對形成由銅膜而成之配線L1為例進行說明，但例如亦可形成由鋁膜而成之配線L1。於該情形時，於層間絕緣膜及插塞PLG上依序形成鈦/氮化鈦膜、鋁膜、鈦/氮化鈦膜。該等膜可例如藉由使用濺鍍法形成。接著，藉由使用光微影技術及蝕刻技術，進行該等膜之圖案化，形成配線L1。藉此，可形成由鋁膜而成之 配線L1。
<實施形態1之特徵>
接著，對本實施形態1之特徵點進行說明。本實施形態1之特徵點在於半導體裝置之製造方法。具體而言，於本實施形態1之半導體裝置之製造步驟中，例如如圖9所示，形成記憶體閘極電極MG後，以蝕刻去除自該記憶體閘極電極MG露出之絕緣膜IF2，其後，去除自記憶體閘極電極MG露出之電荷蓄積膜ECF。此時，絕緣膜IF2之端面(橫側面)露出，且電荷蓄積膜ECF之端面(橫側面)亦露出。接著，藉由經過該步驟，例如如圖10所示，絕緣膜IF1自記憶體閘極電極MG露出。此處，本實施形態1之第1特徵點係於絕緣膜IF2之端面露出之狀態，不實施自記憶體閘極電極MG露出之絕緣膜IF1之蝕刻之方面。換言之，本實施形態1之第1特徵點係於露出絕緣膜IF2之端面之狀態，不實施自記憶體閘極電極MG露出之絕緣膜IF1之蝕刻，一面使絕緣膜IF1殘存，一面實施其後之步驟。
藉此，根據本實施形態1之第1特徵點，可防止因絕緣膜IF1之蝕刻，導致於絕緣膜IF2之端面產生側面蝕刻。結果，根據本實施形態1，可抑制因絕緣膜IF2端面之側面蝕刻引起之記憶體閘極電極MG與源極區域SR間之絕緣耐壓之降低。因此，根據包含本實施形態1之第1特徵點之半導體裝置之製造方法，可提供可靠性較高之半導體裝置。
接著，本實施形態1之第2特徵點係於實施以蝕刻去除自記憶體閘極電極MG露出之絕緣膜IF2之步驟後，具有形成至少覆蓋絕緣膜IF2露出之端面之保護絕緣膜之步驟之方面。
藉此，根據本實施形態1，由於絕緣膜IF2之端面被保護絕緣膜覆蓋，故可防止絕緣膜IF2端面之側面蝕刻。結果，根據本實施形態1，可抑制因絕緣膜IF2端面之側面蝕刻引起之記憶體閘極電極MG與源極 區域SR間之絕緣耐壓之降低，藉此，可提供可靠性較高之半導體裝置。
作為本實施形態1之第2特徵點之具體例，例如，如圖12所示，作為覆蓋絕緣膜IF2露出之端面之保護絕緣膜，至少可例舉形成氧化矽膜HARP1。
於該情形時，由於絕緣膜IF2之端面被氧化矽膜HARP1覆蓋，故可防止絕緣膜IF2端面之側面蝕刻。
如以上般，於本實施形態1之製造方法中，具有於絕緣膜IF2之端面露出之狀態，不實施自記憶體閘極電極MG露出之絕緣膜IF1之蝕刻之第1特徵點、與實施藉蝕刻去除自記憶體閘極電極MG露出之絕緣膜IF2之步驟後，形成至少覆蓋絕緣膜IF2露出之端面之保護絕緣膜之第2特徵點。而且，該製造方法之第1特徵點與第2特徵點係於最終性產品即半導體裝置之構成上顯著化。
例如，如圖10所示，於本實施形態1之半導體裝置之製造方法中，由於於絕緣膜IF2之端面露出之狀態，不實施自記憶體閘極電極MG露出之絕緣膜IF1之蝕刻，故即使於圖16所示之形成側壁間隔物SW之階段，絕緣膜IF1亦不會殘存於側壁間隔物SW之下層。結果，於本實施形態1之半導體裝置中，如圖4所示，絕緣膜IF1自電荷蓄積膜ECF之下層遍及延伸至側壁間隔物SW之下層。即，本實施形態1之第1特徵係作為絕緣膜IF1自電荷蓄積膜ECF之下層遍及延伸至側壁間隔物SW下層之構成而顯著化。
又，例如，如圖12所示，於本實施形態1之半導體裝置之製造方法中，實施藉蝕刻去除自記憶體閘極電極MG露出之絕緣膜IF2之步驟後，形成至少覆蓋絕緣膜IF2露出之端面之氧化矽膜HARP1。因此，於形成圖16所示之側壁間隔物SW之階段，於記憶體閘極電極MG與側壁間隔物SW之間，及於側壁間隔物SW與絕緣膜IF1之間，形成氧化 矽膜HARP1。即，本實施形態1之第2特徵點係作為於記憶體閘極電極MG與側壁間隔物SW之間，及於側壁間隔物SW與絕緣膜IF1之間，形成氧化矽膜HARP1之構成而顯著化。
再者，根據本實施形態1，藉由上述第1特徵點與第2特徵點，防止絕緣膜IF2端面之側面蝕刻。結果，絕緣膜IF2之端面不會後退，藉由第1特徵點與第2特徵點，防止絕緣膜IF2端面之側面蝕刻之結果係作為絕緣膜IF2一端面與電荷蓄積膜ECF一端面為同一平面之構成而顯著化。
(實施形態2)
接著，對本實施形態2之技術思想進行說明。於以下，首先，對本實施形態2著眼之改善餘地進行說明，其後，對本實施形態2之技術思想進行說明。
<改善之餘地>
圖2係示意性顯示上述實施形態1之非揮發性記憶體之平面佈局構成例之俯視圖。於圖2中，元件分離區域STI係於半導體基板內於X方向延伸，另一方面，記憶體閘極電極MG係於半導體基板上於Y方向延伸。因此，元件分離區域STI與記憶體閘極電極MG交叉，將元件分離區域STI中，與記憶體閘極電極MG交叉部分之區域稱為交叉區域R1，將自該交叉區域R1突出於源極區域SR側之部分之區域稱為終端區域R2。此時，於俯視時，終端區域R2與記憶體閘極電極MG相連，亦與源極區域SR相連。
此處，於半導體領域中，期望縮小(小型化)半導體晶片，但於圖2所示之平面佈局構成中，自引出半導體裝置性能最適化之觀點，相鄰之元件分離區域STI間之間隔係必須確保一定之間隔。因此，於一面確保相鄰之元件分離區域STI間之間隔，一面進展縮小半導體晶片之情形時，必然縮小圖2所示之終端區域R2。
一般於半導體晶片之佈局設計中，元件分離區域STI之平面形狀係作為矩形形狀設計，但實際上於形成元件分離區域STI時，使用光微影技術(圖案化技術)。於該情形時，元件分離區域STI之平面形狀不會成為理想之矩形形狀。即，如圖2所示，元件分離區域STI之終端區域R2為末梢細之圓形狀。且，本發明人發現於元件分離區域STI之終端區域R2之形狀為末梢細之圓形狀的實際半導體晶片(半導體裝置)中，於實現半導體晶片小型化之情形時，記憶體閘極電極MG與源極區域SR間之絕緣耐壓降低。具體而言，本發明人發現尤其是於圖2所示之記憶體閘極電極MG與元件分離區域STI之交點即位置P1，記憶體閘極電極MG與源極區域SR間之絕緣耐壓降低。如此，於元件分離區域STI之終端區域R2之形狀為末梢細之圓形狀的實施半導體裝置中，於進展半導體裝置小型化之情形時，自確保記憶體閘極電極MG與源極區域SR之絕緣耐壓之觀點尚存在改善之餘地。
以下，對該改善餘地之細節進行說明。圖23係放大顯示圖2之位置P1附近區域之圖。於圖23中，可知元件分離區域STI具有交叉區域R1與終端區域R2，並使自交叉區域R1至終端區域R2設為圓形狀。尤其於圖23中，於交叉區域R1中，記憶體閘極電極MG之控制閘極電極側端邊之Y方向寬度ES2大於記憶體閘極電極MG之源極區域SR側端邊之Y方向寬度ES1。換言之，記憶體閘極電極MG之源極區域SR側端邊之Y方向寬度ES1小於記憶體閘極電極MG之控制閘極電極側端邊之Y方向寬度ES2。因此，自交叉區域R1遍及終端區域R2之圓形狀為末梢細之形狀。於本說明書中，將該形狀稱為「末梢細圓形狀」。即，「末梢細圓形狀」係定義為於交叉區域R1中，記憶體閘極電極MG之源極區域SR側端邊之Y方向寬度ES1小於記憶體閘極電極MG之控制閘極電極側端邊之Y方向寬度ES2之圓形狀。
此處，著眼於圖23所示之位置P1。圖24係以通過位置P1之C-C線 切斷之示意性剖視圖。如圖24所示，可知於元件分離區域STI與源極區域SR(主動區域)之交界區域，產生階差部。而且，於位置P1中，於蝕刻加工記憶體閘極電極MG時，形成蝕刻殘渣EL。結果，於蝕刻殘渣EL之下層殘存積層絕緣膜(ONO膜：絕緣膜IF1與電荷蓄積膜ECF及絕緣膜IF2)。於該狀態，實施用以形成源極區域SR之離子注入時，亦離子注入至蝕刻殘渣EL，藉此，於蝕刻殘渣EL之下層之積層絕緣膜受到損傷。結果，因介隔受到損傷之積層絕緣膜，導致記憶體閘極電極MG與源極區域SR之絕緣耐壓降低。即，記憶體閘極電極MG與源極區域SR之絕緣耐壓降低之原因在於於位置P1附近，形成蝕刻殘渣EL。因此，為了抑制記憶體閘極電極MG與源極區域SR之絕緣耐壓之降低，於蝕刻加工記憶體閘極電極MG時，於位置P1附近，只要不形成蝕刻殘渣EL即可。
因此，本發明人積極檢討之結果，發現於位置P1附近，形成蝕刻殘渣EL之主要原因係終端區域R2為「末梢細圓形狀」。詳細而言，如圖23所示，認為於將終端區域R2設為「末梢細圓形狀」之情形時，由於位置P1之記憶體閘極電極MG與元件分離區域STI間之角度θ1減小(銳角)，故於位置P1中，多晶矽膜之蝕刻未充分發揮功能，導致形成蝕刻殘渣EL。尤其是於位置P1附近，產生階差部(第1要因)，且於該階差部中，記憶體閘極電極MG與元件分離區域STI間之角度θ1較小(第2要因)之相乘要因，導致多晶矽膜之蝕刻難以充分地發揮功能。
以上事項為前提，於本實施形態2中，實施難以形成成為記憶體閘極電極MG與源極區域SR之絕緣耐壓降低之原因的蝕刻殘渣之努力。以下，對實施該努力之本實施形態2之技術思想進行說明。
<半導體裝置之裝置構造(實施形態2之特徵)>
圖25係示意性顯示本實施形態2之非揮發性記憶體之平面佈局構 成例之俯視圖。圖25所示之平面佈局構成係與圖2所示之上述實施形態1之平面佈局構成相同，對不同之特徵點進行說明。
於圖25中，本實施形態2之特徵點就易於理解地表現時，在於元件分離區域STI之形狀設為「錘頭形狀」之方面。即，本實施形態2之特徵點在於元件分離區域STI之交叉區域R1至終端區域R2之形狀為「寬廣圓形狀」之方面。
針對該點，參照圖26進行說明。圖26係放大圖25之一部分區域之圖。於圖26中，可知元件分離區域STI具有交叉區域R1與終端區域R2，且自交叉區域R1遍及終端區域R2設為圓形狀。尤其是於圖26中，於交叉區域R1中，記憶體閘極電極MG之控制閘極電極側端邊之Y方向寬度ES2小於記憶體閘極電極MG之源極區域SR側端邊之Y方向寬度ES1。換言之，記憶體閘極電極MG之源極區域SR側端邊之Y方向寬度ES1大於記憶體閘極電極MG之控制閘極電極側端邊之Y方向寬度ES2。因此，自交叉區域R1遍及終端區域R2之圓形狀為寬廣形狀。於本說明書中，將該形狀稱為「寬廣圓形狀」。即，「寬廣圓形狀」係定義為於交叉區域R1中，記憶體閘極電極MG之源極區域SR側端邊之Y方向寬度ES1大於記憶體閘極電極MG之控制閘極電極側端邊之Y方向寬度ES2之圓形狀。此外，詳細而言，於本實施形態2之「寬廣圓形狀」中，如圖26所示，於終端區域R2之Y方向寬度中，最長寬度W3大於寬度ES1。
此處，首先，於實施形態2，亦著眼於圖26所示之位置P1。該圖26所示之位置P1係對應於圖23所示之位置P1之位置。即，圖26所示之位置P1與圖23所示之位置P1表示相同位置。
然而，於本實施形態2中，位置P1未成為記憶體閘極電極MG與元件分離區域STI之交點。即，於本實施形態2中，因元件分離區域STI為「寬廣圓形狀」，導致記憶體閘極電極MG與元件分離區域STI之 交點並非位置P1，而為位置P3。
另，於上述實施形態1中，將元件分離區域STI設為「末梢細圓形狀」，結果，記憶體閘極電極MG與元件分離區域STI之交點即位置P1、與表示形成於元件分離區域STI與源極區域SR間之階差部位置之位置P2一致。相對於此，於本實施形態2中，將元件分離區域STI設為「寬廣圓形狀」，結果，如圖26所示，記憶體閘極電極MG與元件分離區域STI之交點即位置P1、與表示形成於元件分離區域STI與源極區域SR間之階差部位置之位置P2偏離。另一方面，於本實施形態2中，記憶體閘極電極MG與元件分離區域STI之交點並非位置P1，而為位置P3，該位置P3與表示在元件分離區域STI與源極區域SR間形成之階差部位置之位置P2一致。
接著，圖27係以通過圖26所示之位置P1及位置P2之C-C線切斷之示意性剖視圖。如圖27所示，於本實施形態2之「寬廣圓形狀」中，位置P1配置於平坦之元件分離區域STI上，與對應於在元件分離區域STI與源極區域SR之交界區域形成之階差部之位置P2偏離。結果，於位置P1中，消除因位置P1與位置P2一致引起之階差部對於記憶體閘極電極MG之蝕刻加工之影響(第1要因)。因此，於位置P1中，多晶矽膜之蝕刻充分發揮功能，抑制蝕刻殘渣形成。
再者，即使形成蝕刻殘渣，由於位置P1自離子注入區域偏離，故可抑制對形成於蝕刻殘渣下部之積層絕緣膜之離子注入所致之損傷。
又，藉由單純地擴大記憶體閘極電極MG與源極區域SR間之距離(位置P1與位置P2間之距離)，減少記憶體閘極電極MG與源極區域SR間流動之洩漏電流之效果亦增大。結果，可提高記憶體閘極電極MG與源極區域SR間之絕緣耐壓。
如此，於本實施形態2中，藉由將元件分離區域STI之終端區域 R2之形狀自「末梢細圓形狀」變更為「寬廣圓形狀」，而消除位置P1之第1要因，結果，可有效地抑制於記憶體閘極電極MG之端邊形成蝕刻殘渣。
接著，圖28係以通過圖26所示之位置P3之D-D線切斷之示意性剖視圖。如圖28所示，於本實施形態2之「寬廣圓形狀」中，記憶體閘極電極MG與元件分離區域STI交叉之位置P3、與於元件分離區域STI與源極區域SR之交界區域形成之階差部之位置P2一致。
然而，如圖26所示，於本實施形態2中，元件分離區域STI為「寬廣圓形狀」。因此，如圖26所示，由於位置P3之記憶體閘極電極MG與元件分離區域STI間之角度θ2增大(鈍角)，於位置P3中，多晶矽膜之蝕刻充分發揮功能，難以形成蝕刻殘渣EL。即，定性而言，於位置P3中，記憶體閘極電極MG與元件分離區域STI間之角度θ2增大意指相應地腐蝕劑容易進入該區域內，此係可理解為多晶矽膜之蝕刻充分地發揮功能。即，於本實施形態2中，藉由將元件分離區域STI之終端區域R2設為「寬廣圓形狀」，即使於位置P3與表示階差部之位置P2一致之情形，亦可消除記憶體閘極電極MG與元件分離區域STI間之角度θ1較小之第2要因，結果，可有效地抑制於記憶體閘極電極MG之端邊形成蝕刻殘渣。
自以上狀況，根據本實施形態2，藉由將元件分離區域STI之終端區域R2之形狀自「末梢細圓形狀」變更為「寬廣圓形狀」，於位置P1中消除第1要因，且，於位置P3中消除第2要因，結果，可有效地抑制於記憶體閘極電極MG之端邊形成蝕刻殘渣。藉此，根據本實施形態2，可抑制記憶體閘極電極MG與源極區域SR之絕緣耐壓降低，藉此，可提高半導體裝置之可靠性。
尤其根據本實施形態2，於因半導體裝置小型化，使元件分離區域STI之終端區域R2之形狀對半導體裝置之可靠性造成較大影響之情 形時，將終端區域R2之形狀自「末梢細圓形狀」變更為「寬廣圓形狀」，結果，亦可兼具半導體裝置小型化與半導體裝置之可靠性。
<半導體裝置之製造方法>
接著，對本實施形態2之半導體裝置之製造方法，參照圖式進行說明。首先，使用圖29至圖32，自平面之觀點，對本實施形態2之半導體裝置之裝置方法進行說明。
如圖29所示，例如，藉由包含光微影技術之STI法，形成於半導體基板內於X方向延伸之複數個元件分離區域STI。此時，如圖29所示，元件分離區域STI係形成為終端區域為「寬廣圓形狀」(「錘頭形狀」)。
具體而言，於製造半導體裝置之階段，係形成如下形狀之元件分離區域STI：記憶體閘極電極MG之源極區域SR側端邊之Y方向寬度ES1大於記憶體閘極電極MG之控制閘極電極側端邊之Y方向之寬度ES2(參照圖26)。進而，形成終端區域R2之Y方向寬度中，最長之寬度W3大於寬度ES1之形狀之元件分離區域STI(參照圖26)。
此處，此種形狀之元件分離區域STI係例如可藉由對用於形成元件分離區域STI而使用之遮罩實施光學臨近效應修正(OPC：Optical Proximity Correction)而形成。
於該情形時，由於不變更半導體裝置之平面佈局設計，而對於實際製作時之遮罩施加導入光學臨近效應修正之變更即可，故不需要從頭重新設計半導體裝置之平面佈局設計。即，由於平面佈局設計係基於使半導體裝置之尺寸或性能最適化之觀點而進行，故隨著元件分離區域STI之形狀變更，變更平面佈局設計時，需要大量勞力。
關於該點，於本實施形態2中，不變更半導體裝置之平面佈局設計，只要對實際製造時之遮罩施加導入光學臨近效應修正之變更即可，故不需要花費大量勞力。因此，根據本實施形態2之半導體裝置 之製造方法，可獲得能抑制半導體裝置製造成本上昇，並提高半導體裝置可靠性之優點。
接著，如圖30所示，形成於半導體基板上於與X方向正交之Y方向延伸之控制閘極電極CG。其後，如圖31所示，形成與控制閘極電極CG並行，且於半導體基板上於Y方向延伸之記憶體閘極電極MG。藉此，元件分離區域STI具有於俯視時，與記憶體閘極電極MG交叉之交叉區域R1、與於俯視時，與交叉區域R1連接之終端區域R2。此時，如圖31所示，由於記憶體閘極電極MG端邊與元件分離區域STI之外形線交叉之角度θ2增大(成為鈍角)，故多晶矽膜之蝕刻充分地發揮功能，而難以於記憶體閘極電極MG之端邊形成蝕刻殘渣。即，由於角度θ2增大相應地腐蝕劑容易進入該區域內，故多晶矽膜之蝕刻充分地發揮功能，難以於記憶體閘極電極MG之端邊形成蝕刻殘渣。其後，如圖32所示，於半導體基板之主表面內，使用離子注入法導入導電型雜質，藉此形成與汲極區域DR、記憶體閘極電極MG並行且於半導體基板內於Y方向延伸之源極區域SR。
此時，於本實施形態2中，由於難以於記憶體閘極電極MG之端邊形成蝕刻殘渣，故被蝕刻殘渣覆蓋之積層絕緣膜(ONO膜)之存在概率亦低。因此，藉由上述離子注入，可抑制因被蝕刻殘渣覆蓋之積層絕緣膜(ONO膜)受到損傷導致之記憶體閘極電極MG與源極區域SR之絕緣耐壓之降低。結果，根據本實施形態2之半導體裝置之製造方法，可提高半導體裝置之可靠性。
接著，使用圖33至圖38，自剖面之觀點，對本實施形態2之半導體裝置之製造方法進行說明。於圖33至圖38中，並列圖示圖26之C-C線之剖視圖與D-D線之剖視圖。
如圖33所示，準備由導入硼(B)等p型雜質之單晶矽而成之半導體基板1S。此時，半導體基板1S為設為大致圓盤形狀之半導體晶圓狀 態。接著，例如藉由使用STI法，於半導體基板1S形成元件分離區域STI。此時，於半導體基板1S之表面與元件分離區域STI之表面間形成階差部，因該階差部之影響，元件分離區域STI之表面相對於半導體基板1S之表面變低。其後，藉由於半導體基板1S導入導電型雜質，形成p型阱PWL。
接著，如圖34所示，於半導體基板1S之表面形成閘極絕緣膜GOX後，於閘極絕緣膜GOX上形成多晶矽膜。接著，於多晶矽膜上形成氧化矽膜OXF1，於該氧化矽膜OXF1上形成頂蓋絕緣膜CAP。頂蓋絕緣膜CAP係例如可由氮化矽膜形成。
其後，於頂蓋絕緣膜CAP上形成抗蝕劑膜後，藉由使用光微影技術，使抗蝕劑膜圖案化。接著，藉由以圖案化之抗蝕劑膜為遮罩進行蝕刻，依序使頂蓋絕緣膜CAP、氧化矽膜OXF1、多晶矽膜及閘極絕緣膜GOX圖案化。藉此，如圖34所示，形成包含閘極絕緣膜GOX、控制閘極電極CG、氧化矽膜OXF1、及頂蓋絕緣膜CAP之積層構造體。
接著，如圖35所示，於覆蓋積層構造體之半導體基板1S上形成絕緣膜IF1，於該絕緣膜IF1上形成電荷蓄積膜ECF，於該電荷蓄積膜ECF上形成絕緣膜IF2。藉此，可形成包含絕緣膜IF1、電荷蓄積膜ECF及絕緣膜IF2之積層絕緣膜。其後，於積層絕緣膜上形成多晶矽膜，並藉由對該多晶矽膜實施異向性蝕刻，而於積層絕緣膜之側壁形成側壁形狀之記憶體閘極電極MG。
此時，於本實施形態2中，由於元件分離區域STI之終端區域由「寬廣圓形狀」形成，故如圖35所示，難以於記憶體閘極電極MG之端邊形成蝕刻殘渣。藉此，根據本實施形態2，可抑制因蝕刻殘渣引起之半導體裝置之可靠度降低。
接著，如圖36所示，藉蝕刻去除自記憶體閘極電極MG露出之絕 緣膜IF2。接著，藉蝕刻去除自記憶體閘極電極MG露出之電荷蓄積膜ECF。然而，於本實施形態2中，亦與上述實施形態1同樣，不對自記憶體閘極電極MG露出之絕緣膜IF1實施蝕刻處理，而使絕緣膜IF1就此殘存。藉此，可獲得與上述實施形態1相同之效果。
接著，如圖37所示，於半導體基板1S上形成氧化矽膜HARP1後，如圖38所示，藉由使用光微影技術及離子注入法，形成低濃度雜質擴散區域EX1(源極區域SR之一部分)。
此處，於本實施形態2中，由於難以於記憶體閘極電極MG之端邊形成蝕刻殘渣，故被蝕刻殘渣覆蓋之積層絕緣膜(ONO膜)之存在概率亦低。因此，藉由上述離子注入，可抑制因被蝕刻殘渣覆蓋之積層絕緣膜(ONO膜)受到損傷引起之記憶體閘極電極MG與源極區域SR之絕緣耐壓之降低。結果，根據本實施形態2之半導體裝置之製造方法，可提高半導體裝置之可靠性。
其後之步驟與本實施形態2之特徵點無直接相關，且，由於係與上述實施形態1相同之步驟，故省略。如以上般，可製造本實施形態2之半導體裝置。
以上，對由本發明人完成之發明基於其實施形態具體進行說明，但本發明係並非限定於上述實施形態者，當然於不脫離其主旨之範圍可有各種變更。
上述實施形態係包含以下之形態。
(附記1)
一種半導體裝置，其係包含：半導體基板；汲極區域及源極區域，其等係於上述半導體基板內互相隔開形成；閘極絕緣膜，其形成於上述半導體基板上；控制閘極電極，其形成於上述閘極絕緣膜上；積層絕緣膜，其係自上述控制閘極電極之單側側壁遍及上述半導體基板上而形成；記憶體閘極電極，其形成於上述積層絕緣膜上；及側壁 間隔物，其形成於上述記憶體閘極電極單側側壁；上述積層絕緣膜具有第1絕緣膜、形成於上述第1絕緣膜上之電荷蓄積膜、及形成於上述電荷蓄積膜上之第2絕緣膜，且上述第1絕緣膜係自上述電荷蓄積膜之下層跨及上述側壁間隔物之下層延伸。
(附記2)
一種半導體裝置，其係附記1之半導體裝置中，於上述記憶體閘極電極與上述側壁間隔物之間、及上述側壁間隔物與上述第1絕緣膜之間，形成保護絕緣膜。
(附記3)
一種半導體裝置，其係附記1之半導體裝置中，上述第2絕緣膜之一端面與上述電荷蓄積膜之一端面為同一平面。
(附記4)
一種半導體裝置，其係附記1之半導體裝置中，上述第1絕緣膜與上述第2絕緣膜為同種類之膜。
(附記5)
一種半導體裝置，其係附記4之半導體裝置中，上述第1絕緣膜係氧化矽膜，上述第2絕緣膜係氧化矽膜。
(附記6)
一種半導體裝置，其係附記1之半導體裝置中，上述記憶體閘極電極係設為側壁形狀。
C-C‧‧‧線
D-D‧‧‧線
ES1‧‧‧寬度
ES2‧‧‧寬度
MG‧‧‧記憶體閘極電極
P1‧‧‧位置
P2‧‧‧位置
P3‧‧‧位置
R1‧‧‧交叉區域
R2‧‧‧終端區域
SR‧‧‧源極區域
STI‧‧‧元件分離區域
W3‧‧‧最長寬度
X-Y‧‧‧方向
θ2‧‧‧角度

Claims (15)

  1. 一種半導體裝置，其係包含：元件分離區域，其形成於半導體基板內，並於第1方向延伸；控制閘極電極，其形成於上述半導體基板上，並於與上述第1方向正交之第2方向延伸；記憶體閘極電極，其形成於上述半導體基板上，與上述控制閘極電極並行，並於上述第2方向延伸；及源極區域，其形成於上述半導體基板內，與上述記憶體閘極電極並行，並於上述第2方向延伸；且上述元件分離區域包含：交叉區域，其係於俯視時與上述記憶體閘極電極交叉；及終端區域，其係於俯視時與上述交叉區域及上述源極區域相接；於上述交叉區域中，位於上述源極區域側之第1端邊之上述第2方向之第1寬度大於位於上述控制閘極電極側之第2端邊之上述第2方向之第2寬度。
  2. 如請求項1之半導體裝置，其中於上述終端區域之上述第2方向之寬度中，最長之第3寬度大於上述第1寬度。
  3. 如請求項2之半導體裝置，其中上述終端區域與上述源極區域之交界線係設為圓形狀。
  4. 如請求項1之半導體裝置，其中上述半導體裝置進而包含積層絕緣膜，其係包含夾持於上述控制閘極電極與上述記憶體閘極電極間之第1部分、與夾持於上述記憶體閘極電極與上述半導體基板間之第2部分，且上述積層絕緣膜於上述第2方向延伸。
  5. 如請求項4之半導體裝置，其中上述積層絕緣膜之上述第1部分由與上述控制閘極電極相接之第1絕緣膜、與上述記憶體閘極電 極相接之第2絕緣膜、及夾持於上述第1絕緣膜與上述第2絕緣膜之電荷蓄積膜形成，上述積層絕緣膜之上述第2部分係由形成於上述半導體基板上之上述第1絕緣膜、形成於上述記憶體閘極電極下層之上述第2絕緣膜、及夾持於上述第1絕緣膜與上述第2絕緣膜之上述電荷蓄積膜形成。
  6. 如請求項5之半導體裝置，其中上述第1絕緣膜係氧化矽膜，上述第2絕緣膜係氧化矽膜，上述電荷蓄積膜係氮化矽膜。
  7. 如請求項1之半導體裝置，其中上述記憶體閘極電極係設為側壁形狀。
  8. 一種半導體裝置之製造方法，其包含以下步驟：(a)形成於半導體基板內於第1方向延伸之元件分離區域之步驟；(b)形成於上述半導體基板上於與上述第1方向正交之第2方向延伸之控制閘極電極之步驟；(c)形成與上述控制閘極電極並行，且於上述半導體基板上於上述第2方向延伸之記憶體閘極電極之步驟；(d)形成與上述記憶體閘極電極並行，且於上述半導體基板內於第2方向延伸之源極區域之步驟；藉由經過上述(a)步驟至上述(d)步驟，上述元件分離區域包含：交叉區域，其係於俯視時與上述記憶體閘極電極交叉；及終端區域，其係於俯視時與上述交叉區域及上述源極區域相接；且於上述交叉區域中，位於上述源極區域側之第1端邊之上述第2方向之第1寬度大於位於上述控制閘極電極側之第2端邊之上述 第2方向之第2寬度。
  9. 如請求項8之半導體裝置之製造方法，其中上述(a)步驟係使用導入光學臨近效應修正之遮罩，形成上述元件分離區域。
  10. 如請求項8之半導體裝置之製造方法，其中上述(a)步驟係使用導入光學臨近效應修正之遮罩，形成上述元件分離區域，藉此於經過上述(a)步驟至上述(d)步驟之階段，上述終端區域之上述第2方向之寬度中，最長之第3寬度大於上述第1寬度，且上述終端區域之外形形狀為圓形狀。
  11. 如請求項8之半導體裝置之製造方法，其中上述(d)步驟係於上述半導體基板內，使用離子注入法導入導電型雜質，藉此形成上述源極區域。
  12. 一種半導體裝置之製造方法，其包含以下步驟：(a)準備半導體基板之步驟；(b)於上述半導體基板上形成閘極絕緣膜之步驟；(c)於上述閘極絕緣膜上形成控制閘極電極之步驟；(d)以覆蓋上述控制閘極電極之方式，於上述半導體基板上形成第1絕緣膜之步驟；(e)於上述第1絕緣膜上形成電荷蓄積膜之步驟；(f)於上述電荷蓄積膜上形成第2絕緣膜之步驟；(g)於上述(f)步驟後，於上述控制閘極電極之側壁，介隔包含上述第1絕緣膜、上述電荷蓄積膜及上述第2絕緣膜之積層絕緣膜，形成記憶體閘極電極之步驟；(h)於上述(g)步驟後，除去自上述記憶體閘極電極露出之上述第2絕緣膜之步驟；(i)於上述(h)步驟後，去除自上述記憶體閘極電極露出之上述電荷蓄積膜之步驟；且 於上述(h)步驟後，不存在於露出上述第2絕緣膜端面之狀態，蝕刻上述第1絕緣膜之步驟。
  13. 如請求項12之半導體裝置之製造方法，其中包含(j)於上述(h)步驟後，形成至少覆蓋上述第2絕緣膜之露出端面之保護絕緣膜之步驟。
  14. 如請求項12之半導體裝置之製造方法，其中上述第1絕緣膜與上述第2絕緣膜係同種類之膜。
  15. 如請求項14之半導體裝置之製造方法，其中上述第1絕緣膜係氧化矽膜，上述第2絕緣膜係氧化矽膜。
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