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Ausführungsformen der vorliegenden Erfindung betreffen ein Verfahren zum Füllen eines Grabens, insbesondere eines Grabens mit einem großen Aspektverhältnis in einem Leistungstransistor.
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Leistungstransistoren, insbesondere Leistungs-Feldeffekttransistoren (FETs), wie beispielsweise Leistungs-MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistor) oder Leistungs-IGBTs (Bipolartransistor mit isolierter Gateelektrode), werden häufig als elektronische Schalter in Antriebsapplikationen, wie beispielsweise Motortreiber-Applikationen oder Leistungswandler-Applikationen, wie beispielsweise AC/DC-Wandler, DC/AC-Wandler oder DC/DC-Wandler, verwendet.
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Leistungstransistoren können hohe Spannungen blocken und haben einen niedrigen spezifischen Einschaltwiderstand (der Einschaltwiderstand multipliziert mit der Halbleiterfläche (Chipgröße) des Leistungstransistors). In spezifischen Typen von Leistungstransistoren, aber auch in anderen Applikationen, müssen Gräben mit einem hohen Aspektverhältnis mit einem Füllmaterial, wie beispielsweise einem Dielektrikum, gefüllt werden. Beim Füllen dieser Gräben können sich Nähte oder Hohlräume bilden, welche unerwünschte elektrische Effekte hervorrufen können.
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Es besteht daher ein Bedürfnis daran, ein Verfahren zum Füllen von Gräben in einem Halbleiterkörper mit einem Füllmaterial bereitzustellen, wobei negative Effekte welche mit Defekten im Füllmaterial, wie beispielsweise Nähten oder Hohlräumen, in Verbindung stehen vermieden werden.
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Eine Ausführungsform betrifft ein Verfahren. Das Verfahren weist das Ausbilden eines ersten Grabens in einem Halbleiterkörper zwischen zwei Halbleiter-Finnen, das Füllen des ersten Grabens mit einem ersten Füllmaterial, das teilweise Entfernen des ersten Füllmaterials durch Ausbilden eines zweiten Grabens derart, dass der zweite Graben ein geringeres Aspektverhältnis aufweist als der erste Graben, und das wenigstens teilweise Auffüllen des zweiten Grabens mit einem zweiten Füllmaterial auf, wodurch eine durchgehende Materialschicht auf dem ersten Füllmaterial ausgebildet wird.
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Eine Ausführungsform betrifft ein Halbleiterbauelement. Das Halbleiterbauelement weist einen ersten Graben in einem Halbleiterkörper zwischen zwei Halbleiter-Finnen auf, wobei der erste Graben mit einem ersten Füllmaterial gefüllt ist. Das Halbleiterbauelement weist weiterhin einen zweiten Graben mit einem geringeren Aspektverhältnis als der erste Graben auf, welcher wenigstens teilweise mit einem zweiten Füllmaterial gefüllt ist, welches eine durchgehende Materialschicht auf dem ersten Füllmaterial bildet.
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Beispiele werden unter Bezug auf die Figuren erläutert. Die Figuren dienen dazu, bestimmte Grundsätze darzustellen, so dass nur solche Aspekte dargestellt sind, welche für das Verständnis dieser Grundsätze erforderlich sind. Die Figuren sind nicht maßstabsgetreu. In den Figuren beziehen sich die selben Bezugszeichen auf gleiche Merkmale.
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1 zeigt einen vertikalen Querschnitt eines Leistungstransistors, gemäß einer Ausführungsform;
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2 zeigt eine Draufsicht auf den Leistungstransistor aus 1;
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3A–3F zeigen eine Ausführungsform eines Verfahrens zum Füllen von Gräben in einer Halbleiteranordnung;
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4 zeigt einen vertikalen Querschnitt eines Halbleiterkörpers mit Hohlräumen in gefüllten Gräben;
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5A–5D zeigen eine Ausführungsform eines Verfahrens zum Herstellen von Naht-Stopp-Gebieten in gefüllten Gräben; und
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6A–6C zeigen eine Ausführungsform eines Verfahrens zum Herstellen von Kontaktelektroden oberhalb einer in 5D dargestellten Struktur.
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In der folgenden detaillierten Beschreibung wird auf die beigefügten Figuren Bezug genommen. Die Figuren bilden einen Teil der Beschreibung und zeigen zur Veranschaulichung bestimmte Ausführungsformen, in welchen die Erfindung Verwendung finden kann. Es versteht sich, dass die Merkmale der beschriebenen Ausführungsformen miteinander kombiniert werden können, sofern nicht anders angegeben.
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Die 1 und 2 zeigen eine Ausführungsform eines Leistungstransistors. 1 zeigt einen vertikalen Querschnitt eines Teils eines Halbleiterkörpers 100, in welchem aktive Bauteilgebiete des Leistungstransistors integriert sind und 2 zeigt eine Draufsicht auf den Halbleiterkörper 100. Bezug nehmend auf die 1 und 2 weist der Leistungstransistor wenigstens einen Transistor auf. Insbesondere weist der Leistungstransistor eine Vielzahl von im Wesentlichen identischen Transistorzellen auf. "Im Wesentlichen identisch" bedeutet, dass die einzelnen Transistorzellen identische Bauteilmerkmale aufweisen, sich jedoch im Hinblick auf ihre Ausrichtung in dem Halbleiterkörper 100 unterscheiden können. Insbesondere weist der Leistungstransistor wenigstens zwei Transistorzellen 101, 102 auf, welche im Folgenden als erste und zweite Transistorzelle bezeichnet werden. Wenn im Folgenden auf eine beliebige der Transistorzellen oder auf die Vielzahl von Transistorzellen Bezug genommen wird und wenn keine Unterscheidung zwischen einzelnen Transistorzellen notwendig ist, wird das Bezugszeichen 10 verwendet, um eine oder mehrere der Vielzahl von Transistorzellen zu kennzeichnen.
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Bezug nehmend auf 1 weist jede Transistorzelle 10 ein Draingebiet 11, ein Driftgebiet 12 und ein Bodygebiet 13 in einer Halbleiter-Finne des Halbleiterkörpers 100 auf. Weiterhin grenzt ein Sourcegebiet 14 an das Bodygebiet jeder Transistorzelle 10 an. Die einzelnen Transistorzellen 10 haben das Sourcegebiet 14 gemeinsam. Das heißt, dass das Sourcegebiet 14 ein durchgehendes Halbleitergebiet ist, welches an die Bodygebiete 13 der einzelnen Transistorzellen 10 angrenzt, während die Bodygebiete 13 (wie auch die Draingebiete 11 und die Driftgebiete 12) der einzelnen Transistorzellen 10 separate Halbleitergebiete darstellen. In verschiedenen Transistoren können das Sourcegebiet und/oder das Bodygebiet jedes einzelnen Transistors strukturell getrennt aber elektrisch verbunden sein.
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Bezug nehmend auf 1, weist jede Transistorzelle 10 weiterhin eine Gateelektrode 21 benachbart zu dem Bodygebiet 13 und durch ein Gatedielektrikum 31 dielektrisch von dem Bodygebiet 13 isoliert auf. Weiterhin ist eine Feldelektrode 41 dielektrisch von dem Driftgebiet 12 durch ein Feldelektrodendielektrikum 32 isoliert und mit dem Sourcegebiet 14 elektrisch verbunden.
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Bezug nehmend auf 1 sind die Gateelektrode 21, das Gatedielektrikum 31 und das Feldelektrodendielektrikum 32 jeder Transistorzelle 10 in einem ersten Graben benachbart zu dem Draingebiet 11, dem Driftgebiet 12 und dem Bodygebiet 13 der entsprechenden Transistorzelle 10 angeordnet. Die Feldelektrode kann den Leistungstransistor in einer lateralen Richtung begrenzen.
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Die Halbleiter-Finne welche das Draingebiet 11, das Driftgebiet 12 und das Bodygebiet 13 der ersten Transistorzelle 101 aufweist, wird von der Halbleiter-Finne welche das Draingebiet 11, das Driftgebiet 12 und Bodygebiet 13 der zweiten Transistorzelle 102 aufweist durch einen zweiten Graben getrennt, welcher ein elektrisch isolierendes oder dielektrisch isolierendes Material 33 aufweist.
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Die erste Transistorzelle 101 und die zweite Transistorzelle 102 können im Wesentlichen axialsymmetrisch sein, wobei die Symmetrieachse durch den zweiten Graben mit dem isolierenden Material 33 verläuft. Dies ist jedoch lediglich ein Beispiel. Andere Anordnungen als eine symmetrische Anordnung sind ebenfalls möglich.
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Bezug nehmend auf 1 sind die einzelnen Transistorzellen 10 parallel zueinander geschaltet, indem ihre Draingebiete 11 elektrisch mit einem Drainanschluss D, ihre Gateelektroden 21 elektrisch durch einen Gateanschluss G und ihre Sourcegebiete 14 mit einem Sourceanschluss S verbunden sind. Eine elektrische Verbindung zwischen den Draingebieten 11 und dem Drainanschluss D ist in 1 lediglich schematisch dargestellt. Diese elektrische Verbindung kann mittels herkömmlichen Verbindungen, welche auf einem Halbleiterkörper 100 hergestellt werden, implementiert werden. Ebenso ist eine elektrische Verbindung zwischen den Feldelektroden 41 und dem Sourceanschluss S in 1 lediglich schematisch dargestellt. Elektrische Verbindungen zwischen der Gateelektrode 21 und dem Gateanschluss G sind in 1 in gestrichelten Linien dargestellt. Diese Gateelektroden 21 sind unterhalb des Feldelektrodendielektrikums 32 in den ersten Gräben vergraben.
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Bezug nehmend auf 1 bezeichnet das Bezugszeichen 101 Oberflächen der Halbleiter-Finnen der einzelnen Transistorzellen 10. Das Bezugszeichen 102 bezeichnet Oberflächen der Feldelektroden 41, das Bezugszeichen 103 bezeichnet Oberflächen der Feldelektrodendielektrika 32 und das Bezugszeichen 104 bezeichnet Oberflächen des isolierenden Materials 33 in den zweiten Gräben. Diese Oberflächen 101, 102, 103 und 104 können im Wesentlichen in der selben horizontalen Ebene liegen. Die Draingebiete 11 können an den Oberflächen 101 kontaktiert werden, um die Draingebiete 11 mit dem Drainanschluss D zu verbinden und die Feldelektroden 41 können über die Oberflächen 102 kontaktiert werden, um die Feldelektroden 41 mit dem gemeinsamen Sourceanschluss S zu verbinden. Eine Möglichkeit, wie die Draingebiete 11 und die Feldelektroden 41 (und somit auch das Sourcegebiet 14) kontaktiert werden können, wird unter Bezugnahme auf die 6A–6C weiter unten beschrieben.
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Bezug nehmend auf 1 weist die Halbleiter-Finne jeder Transistorzelle 10 eine erste Breite w1 auf. Diese erste Breite w1 entspricht der Entfernung zwischen dem ersten Graben, welcher an die Halbleiter-Finne angrenzt und welcher das Feldelektrodendielektrikum 32 aufnimmt, und dem zweiten Graben, welcher an die Halbleiter-Finne angrenzt und welcher das isolierende Material 33 aufnimmt. Die erste Breite w1 kann beispielsweise aus einem Bereich von zwischen 10nm (Nanometer) und 100nm ausgewählt werden. Die Halbleiter-Finnen der einzelnen Transistorzellen 10 können im Wesentlichen die selbe Breite w1 aufweisen oder können unterschiedliche erste Breiten w1 aufweisen.
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Eine Breite w2 des Feldelektrodendielektrikums 32 liegt beispielsweise zwischen 30nm und 300nm. Da, unter Bezugnahme auf 1, das Feldelektrodendielektrikum 32 den Graben oberhalb der Gateelektrode 21 und des Gatedielektrikums 31 füllt, ist die Breite w2 des Feldelektrodendielektrikums 32 größer als eine Dicke des Gatedielektrikums 31. Das gleiche gilt für eine Breite w3 des isolierenden Materials 33.
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Die erste Breite w1 ist die Ausbreitung der Halbleiter-Finne in einer ersten horizontalen Richtung x des Halbleiterkörpers 100. Bezug nehmend auf 2, welche eine Draufsicht auf den Halbleiterkörper 100 darstellt, weist die Halbleiter-Finne mit dem Draingebiet 11, dem Driftgebiet 12 und dem Bodygebiet 13 (wobei 2 nur das Draingebiet 11 zeigt) eine Länge in einer Richtung auf, welche senkrecht zu der ersten horizontalen Richtung x ist. In 2 zeigen die gestrichelten Linien die Position der Gateelektroden in den ersten Gräben unterhalb des Feldelektrodendielektrikums 32. Die Länge der Halbleiter-Finnen ist wesentlich länger als die erste Breite w1. Ein Verhältnis zwischen der Länge und der Breite w1 kann beispielsweise wenigstens 2:1, wenigstens 100:1, wenigstens 1000:1 oder wenigstens 10000:1 betragen. Das selbe gilt für ein Verhältnis zwischen einer Länge des Feldelektrodendielektrikums 32 und der entsprechenden Breite w2.
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Weiterhin Bezug nehmend auf 1 ist eine Tiefe d1 des Feldelektrodendielektrikums 32 und des isolierenden Materials 33 wesentlich größer als die Breite w2 und die Breite w3. Ein Verhältnis zwischen der Tiefe d1 und der Breite w2 oder der Breite w3 kann beispielsweise wenigstens 10:1, wenigstens 20:1 oder wenigstens 100:1 betragen.
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Der in den 1 und 2 dargestellte Leistungstransistor ist ein FET (Feldeffekttransistor) und insbesondere ein MOSFET (Metall-Oxid-Feldeffekttransistor) oder ein IGBT (Bipolartransistor mit isolierter Gateelektrode). Es sollte festgestellt werden, dass der Begriff MOSFET wie er hierin verwendet wird, jegliche Art von Feldeffekttransistor mit einer isolierten Gateelektrode bezeichnet (oft auch als IGFET bezeichnet), unabhängig davon, ob die Gateelektrode ein Metall oder eine andere Art von elektrisch leitendem Material aufweist und unabhängig davon, ob das Gatedielektrikum ein Oxid oder eine andere Art von dielektrisch isolierendem Material aufweist. Die Draingebiete 11, Driftgebiete 12, Bodygebiete 13 und Sourcegebiete 14 der einzelnen Transistorzellen 10 können ein herkömmliches monokristallines Halbleitermaterial aufweisen, wie beispielsweise Silizium (Si), Germanium (Ge), Siliziumkarbid (SiC), Galliumnitrid (GaN), Galliumarsenid (GaAs), oder ähnliches. Die Gateelektroden 21 können ein Metall, Titannitrid (TiN), Karbon oder ein hochdotiertes polykristallines Halbleitermaterial, wie beispielsweise Polysilizium oder amorphes Silizium, aufweisen. Die Gatedielektrika 31 können ein Oxid, wie beispielsweise Siliziumdioxid (SiO2), ein Nitrid, wie beispielsweise Siliziumnitrid (Si3N4), ein Oxinitrid oder ähnliches aufweisen. Wie auch die Gateelektroden 21 können die Feldelektroden 41 ein Metall, Titannitrid (TiN), Karbon oder ein hochdotiertes polykristallines Halbleitermaterial aufweisen. Wie auch die Gatedielektrika 31, können die Feldelektrodendielektrika 32 ein Oxid, ein Nitrid oder ein Oxinitrid aufweisen. Das gleiche gilt für das isolierende Material 33.
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Der Leistungstransistor kann als n-Typ Transistor oder als p-Typ Transistor implementiert werden. In dem ersten Fall sind das Sourcegebiet 14 und das Driftgebiet 12 jeder Transistorzelle 10 n-dotiert. In dem zweiten Fall sind das Sourcegebiet 14 und das Driftgebiet 12 jeder Transistorzelle 10 p-dotiert. Weiterhin kann der Transistor als Transistor vom Anreicherungstyp (selbst sperrend oder normal aus) oder als Transistor vom Verarmungstyp (selbst leitend oder normal an) implementiert werden. In dem ersten Fall weisen die Bodygebiete 13 einen Dotierungstyp auf, welcher entgegengesetzt ist zu dem Dotierungstyp des Sourcegebiets 14 und des Driftgebiets 12. In dem zweiten Fall weist das Bodygebiet 13 einen Dotierungstyp auf, welcher dem Dotierungstyp des Sourcegebiets 14 und dem Driftgebiet 12 entspricht. Weiterhin kann der Transistor als MOSFET oder als IGBT implementiert werden. In einem MOSFET weist das Draingebiet 11 den selben Dotierungstyp auf wie das Sourcegebiet. Ein IGBT (Bipolartransistor mit isolierter Gateelektrode) unterscheidet sich von einem MOSFET dadurch, dass das Draingebiet 11 (welches in einem IGBT auch als Kollektorgebiet bezeichnet wird) einen Dotierungstyp aufweist, welcher entgegengesetzt ist zu dem Dotierungstyp der Source- und Driftgebiete 14, 12.
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Bezug nehmend auf 1 ist das Sourcegebiet 14 ein vergrabenes Halbleitergebiet (Halbleiterschicht), welches entfernt zu den Oberfläche 101 der einzelnen Halbleiter-Finnen angeordnet ist. Wie in 1 in gestrichelten Linien dargestellt ist, kann das Sourcegebiet 14 an einen Träger 50 angrenzen, welcher eine mechanische Stabilität des Leistungstransistors gewähren kann. Der Träger 50 kann ein Halbleitersubstrat sein. Dieses Halbleitersubstrat kann einen Dotierungstyp aufweisen, welcher entgegengesetzt ist zu dem Dotierungstyp des Sourcegebiets 14. Der Träger 50 kann beispielsweise auch ein Halbleitersubstrat und eine Isolationsschicht auf dem Halbleitersubstrat aufweisen, wobei das Sourcegebiet 14 an die Isolationsschicht des Trägers 50 angrenzt.
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In dem in 1 dargestellten Leistungstransistor wird die Feldelektrode 41 dazu verwendet, das vergrabene Sourcegebiet 14 mit dem Sourceanschluss S elektrisch zu verbinden. Die Gateelektrode 21 jeder Transistorzelle 10 ist in dem ersten Graben benachbart zu dem Bodygebiet 13 und durch das Gatedielektrikum 31 dielektrisch von dem Bodygebiet 13 isoliert angeordnet. Bezug nehmend auf 1 kann die Gateelektrode 21 einer Transistorzelle nicht nur in dem ersten Graben, sondern auch in dem zweiten Graben unterhalb des isolierenden Materials 33 benachbart zu den Bodygebieten 13 und durch das Gatedielektrikum 31 dielektrisch von dem Bodygebiet 13 isoliert angeordnet sein. Wie die Gateelektrode 21 in dem ersten Graben kann die Gateelektrode 21 in dem zweiten Graben mit dem Gateanschluss G verbunden sein.
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In dem in 1 dargestellten Transistor kann die Tiefe d1 der Gräben wesentlich größer sein als ihre Breite w2, w3, so dass diese Gräben ein großes Aspektverhältnis aufweisen, wobei das Aspektverhältnis das Verhältnis zwischen der Tiefe d1 und der Breite w2 beziehungsweise w3 ist. Bezug nehmend auf das Vorangehende ist das Aspektverhältnis größer als 10:1 oder sogar größer als 100:1. Wenn ein Graben mit einem großen Aspektverhältnis mit einem Füllmaterial, wie beispielsweise einem Dielektrikum, gefüllt wird, können Defekte, wie beispielsweise Hohlräume oder Nähte auftreten. Derartige Defekte können beispielsweise in einem elektrisch leitenden Pfad von der ersten Oberfläche 101 zu der Gateelektrode 21 resultieren, oder können wie Feldelektroden wirken. Dies ist äußerst unerwünscht.
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Die 3A–3F zeigen eine Ausführungsform eines Verfahrens zum Füllen eines Grabens mit einem großen Aspektverhältnis, wobei dieses Verfahren die oben erwähnten Probleme vermeidet. Im Folgenden wird das Verfahren im Zusammenhang mit dem Herstellen eines Transistorbauelementes, wie in den 1 und 2 dargestellt, erläutert. Das Verfahren ist jedoch nicht darauf beschränkt, in diesem spezifischen Zusammenhang verwendet zu werden, sondern kann überall verwendet werden, wo ein Graben mit einem großen Aspektverhältnis gefüllt werden muss.
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Die 3A–3F zeigen den Halbleiterkörper während und nach Verfahrensschritten des Verfahrens. 3A zeigt eine Draufsicht und 3B zeigt einen vertikalen Querschnitt eines Halbleiterkörpers 100 zu Beginn des Verfahrens. Bezug nehmend auf 3B kann der Halbleiterkörper 100 zwei Halbleiterschichten aufweisen, eine erste Halbleiterschicht 110, welche Draingebiete der Transistorzellen in dem fertigen Leistungstransistor bildet, und eine zweite Halbleiterschicht 120, in welcher Driftgebiete 12, Bodygebiete 13 und das Sourcegebiet 14 der einzelnen Transistorzellen ausgebildet werden. Optional kann die zweite Halbleiterschicht 120 an den Träger 50 angrenzen. Der Träger 50 kann ein elektrisch isolierendes Material, wie beispielsweise Keramik, aufweisen. Der Träger 50 kann beispielsweise auch ein Halbleitersubstrat sein. Das Halbleitersubstrat kann den selben Dotierungstyp aufweisen wie die zweite Halbleiterschicht 120 oder kann einen Dotierungstyp aufweisen, welcher entgegengesetzt ist zu dem Dotierungstyp der zweiten Halbleiterschicht 120. Wenn der Träger ein Halbleitersubstrat ist, können die erste und die zweite Schicht 110, 120 Teil einer Epitaxieschicht sein, welche auf dem Substrat 50 aufgewachsen ist. Die Dotierstoffkonzentration der zweiten Schicht 120 kann einer Basisdotierstoffkonzentration der Epitaxieschicht entsprechen, welche während des Wachstumsprozesses gebildet wird. Die erste Schicht 110 ist beispielsweise eine dotierte Schicht, welche wenigstens mittels eines Implantationsschrittes und/oder eines Diffusionsprozesses gebildet wird. In einem weiteren Beispiel können die erste und die zweite Schicht 110, 120 in dem Halbleitersubstrat mittels wenigstens eines von einem Implantationsprozess und einem Diffusionsprozess gebildet werden.
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3C zeigt eine Draufsicht auf den Halbleiterkörper 100 und 3D zeigt einen vertikalen Querschnitt des Halbleiterkörpers 100 nach dem Durchführen von Prozessschritten, in welchen wenigstens ein Graben 201 in der ersten Oberfläche 101 des Halbleiterkörpers 100 ausgebildet wird. In den in den 3C und 3D dargestellten Ausführungsformen werden eine Vielzahl von Gräben gebildet. Diese Gräben 201 erstrecken sich durch die erste Schicht 110 in die zweite Schicht 120 und können mittels herkömmlicher Ätzprozesse, wie beispielsweise einem anisotropen Ätzprozess, hergestellt werden. Gemäß einer Ausführungsform (in 3C nicht dargestellt) weist das Verfahren das Ätzen wenigstens eines weiteren Grabens senkrecht zu den in 3C dargestellten Gräben auf, um eine Struktur zu erhalten, wie sie in 2 dargestellt ist.
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Bezug nehmend auf 3E weist das Verfahren weiterhin das Ausbilden des Sourcegebiets 14 in der zweiten Halbleiterschicht 120 auf. Das Ausbilden des Sourcegebiets 14 kann das Implantieren von Dotieratomen in den Boden der Gräben 201 und das Diffundieren der implantierten Dotieratome in die zweite Halbleiterschicht 120 aufweisen. Eine Schutzschicht (nicht dargestellt) kann die Oberflächen 101 der Halbleiter-Finnen, welche durch das Ätzen der Gräben hergestellt werden, bedecken, um Dotieratome daran zu hindern, in die Halbleiter-Finnen implantiert zu werden.
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In einer Ausführungsform wird die Schutzschicht weggelassen, so dass Dotieratome in den Boden der Gräben 201 und in die Halbleiter-Finnen nahe der Oberfläche 101 implantiert werden. Diese Dotieratome, welche in die Halbleiter-Finnen implantiert werden (nach einem Diffusionsprozess) bilden das Draingebiet. In diesem Beispiel werden das Sourcegebiet 14 und die Draingebiete 11 während dem selben Prozessschritt hergestellt. In diesem Fall fällt das Ausbilden der ersten Schicht 110 weg.
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Gemäß einem weiteren Beispiel (nicht dargestellt), wird das Sourcegebiet 14 vor dem Bilden der Gräben 201 gebildet (das heißt, in dem Halbleiterkörper 100 wie er in 3B dargestellt ist), indem Dotieratome über die erste Oberfläche 101 in den Halbleiterkörper 100 implantiert werden. Gemäß einem weiteren Beispiel wird das Sourcegebiet 14 in einem Epitaxieverfahren als Teil der zweiten Schicht 120 hergestellt.
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Bezug nehmend auf 3F weisen weitere Verfahrensschritte das Ausbilden der Gateelektroden 21 und des Gatedielektrikums 31 wenigstens in solchen Gräben auf, welche die ersten Gräben in dem fertigen Leistungstransistor bilden. In dem in 3F dargestellten Beispiel werden Gateelektroden 21 und Gatedielektrika 31 in einigen der Gräben 201 gebildet, das heißt, in solchen Gräben, welche in dem fertigen Leistungstransistor die ersten Gräben bilden. Das Ausbilden der Gateelektroden 21 und der Gatedielektrika 31 kann das Ausbilden des Gatedielektrikums 31 am Boden und zumindest in unteren Bereichen der Seitenwände der einzelnen Gräben 201 aufweisen. "Untere Bereiche der Seitenwände" der einzelnen Gräben 201 sind solche Bereiche der einzelnen Gräben, welche in dem fertigen Leistungstransistor benachbart zu den Bodygebieten 13 liegen. Das Ausbilden der Gatedielektrika 31 kann einen Oxidationsprozess aufweisen. Das Ausbilden der Gateelektroden 21 kann das Füllen der Gräben 201 mit einem Elektrodenmaterial in den Gebieten aufweisen, welche in dem fertigen Leistungstransistor benachbart zu den Bodygebieten 13 liegen. Dies kann das komplette Auffüllen der Gräben 201 mit dem Elektrodenmaterial aufweisen, sowie das Entfernen des Elektrodenmaterials bis hinunter benachbart zu dem Bodygebiet 13. Oberhalb der Gateelektroden 21 werden die Gräben 201 mit einem dielektrisch isolierenden Material gefüllt. Dieses dielektrisch isolierende Material, optional zusammen mit Teilen des Gatedielektrikums 31, bildet das Feldelektrodendielektrikum 32 in den ersten Gräben des fertigen Leistungstransistors und das isolierende Material 33 in den zweiten Gräben des fertigen Leistungstransistors.
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Das Füllen der Gräben 201 oberhalb der Gateelektroden 21 weist beispielsweise einen konformen Abscheidungsprozess auf, wie beispielsweise einen chemischen Dampfabscheidungsprozess (engl.: chemical vapor deposition, CVD), einen chemischen Niederdruck-Beschichtungsprozess (engl.: low pressure chemical vapor deposition, LPCVD) oder eine Hochtemperatur-Oxidbehandlung (engl.: high temperature oxide process, HTO). Während eines solchen Verfahrens wird eine Schicht von Füllmaterial auf der Gateelektrode 21 und Seitenwänden der Gräben 201 abgeschieden. Diese Materialschicht wächst auf der Gateelektrode 21 sowie an beiden Seiten des Grabens 201, bis der Graben 201 komplett gefüllt ist. Wenn ein Graben mit einem großen Aspektverhältnis in einem Abscheidungsprozess komplett gefüllt wird, können drei verschiedene Szenarien auftreten. (1) Das abgeschiedene Material füllt den Graben auf ohne eine Naht oder einen Hohlraum zu hinterlassen. (2) Wie in 3F dargestellt, bildet sich eine Naht 321 ab dem Punkt, ab welchem sich die Schichten auf den Seitenwänden während des Abscheidungsprozesses miteinander verbinden. (3) Bezug nehmend auf 4, bildet sich ein Hohlraum 322, wenn die Grabenöffnung in dem Abscheidungsprozess geschlossen wird bevor die unteren Bereiche des Grabens komplett gefüllt werden. Nähte 321 und Hohlräume 322 sind unerwünscht, da sie einen leitenden Pfad oder eine geschwächte Isolation zwischen einem oberen Bereich des Grabens, also einem Bereich in der Nähe der Oberfläche 101, und der Gateelektrode 21 in dem unteren Bereich des Grabens bilden können. Direkt nach dem Füllen des Grabens kann eine Naht oder ein Hohlraum in dem unteren Bereich des Grabens beabstandet von einer Gateelektrode 21 sein. Während der weiteren Bearbeitung des Halbleiterkörpers, wie beispielsweise weitere Ätzprozesse, können sich jedoch die Naht oder der Hohlraum auch tiefer erstrecken. Weiterhin können diese verlängerte Naht oder Hohlraum unbeabsichtigt mit einem elektrisch leitenden Material gefüllt werden, wie beispielsweise einem dotierten Polysilizium, Titanium, Titaniumnitrid, Wolfram, oder ähnlichem, wodurch ein elektrisch leitender Pfad in dem gefüllten Graben gebildet wird. Derartige leitende Materialien können in Prozessfolgen verwendet werden, in welchen Verbindungen (Verdrahtung) auf der Oberfläche 101 des Halbleiterkörpers 100 hergestellt werden. Diese Abläufe werden jedoch im Weiteren nicht näher beschrieben.
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Die 5A–5D zeigen eine Ausführungsform eines Verfahrens, welches helfen kann, diese elektrischen Verbindungen (Kurzschlüsse) zwischen dem oberen Bereich des Grabens und der Gateelektrode 21 zu verhindern. Die 5A–5D zeigen vertikale Querschnitte des Halbleiterkörpers 100 während/nach einzelnen Prozessschritten. Das in den 5A–5D dargestellte Verfahren basiert auf einer Struktur, welche durch die mit Bezug auf die 3A–3F und 4 beschriebenen Prozessschritten erhalten wird, das heißt, eine Struktur welche Nähte und/oder Hohlräume aufweisen kann. Zum Zwecke der Erläuterung zeigt 5A eine Struktur, welche Nähte 321 und Hohlräume 322 aufweist.
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Bezug nehmend auf 5B weist das Verfahren das Entfernen des Füllmaterials 32, 33 (Feldelektrodendielektrikum und Isolationsschicht) aus oberen Bereichen der Gräben auf. Dies kann einen Ätzprozess aufweisen, welcher das Füllmaterial 32, 33 selektiv relativ zu dem Material des Halbleiterkörpers 100 ätzt. Dieser Prozess resultiert in zweiten Gräben 202 mit einer Breite w4 und einer Tiefe d2. Die zweiten Gräben 202 können an den ersten Gräben 201 ausgerichtet sein, so dass die Breite w4 im Wesentlichen der Breite w2, w3 der entsprechenden ersten Gräben entsprechen kann. Die Tiefe d2 ist geringer als die Tiefe d1 der ersten Gräben 201, so dass die zweiten Gräben 202 sich nicht bis hinunter zu den Gateelektroden 21 erstrecken. Gemäß einer Ausführungsform beträgt ein Aspektverhältnis der zweiten Tiefe d2 und der Breite w4 der zweiten Gräben 202 höchstens 1:1, höchstens 2:1, höchstens 4:1 oder höchstens 6:1.
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Gemäß einer Ausführungsform weist das Ätzen der zweiten Gräben 202 das komplette Entfernen des Füllmaterials 32, 33 entlang der Seitenwände der ersten Gräben auf. Gemäß einer weiteren Ausführungsform weist das Bilden der zweiten Gräben 202 das Bilden der zweiten Gräben 202 mit abgeschrägten Seitenwänden auf, so dass ein Teil des Füllmaterials 32, 33 entlang der Seitenwände der ersten Gräben 201 verbleibt. Ein zweiter Graben 202 mit abgeschrägten Seitenwänden ist in 5B rechts in gestrichelten Linien dargestellt.
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Bezug nehmend auf 5C werden die zweiten Gräben zumindest teilweise gefüllt. Dies kann das Abscheiden einer weiteren Materialschicht 130 auf der ersten Oberfläche 101 des Halbleiterkörpers 100 und in den zweiten Gräben 202 aufweisen. Das Material dieser Materialschicht 130 kann dem Material entsprechen, welches zum Ausbilden des Feldelektrodendielektrikums 32 und der Isolationsschicht 33, welche in den unteren Bereichen des Grabens verbleiben, entsprechen. Aufgrund des geringen Aspektverhältnisses dieser zweiten Gräben 202 (in Bezug auf das Aspektverhältnis der ersten Gräben 201) werden die zweiten Gräben 202 entweder ohne die Ausbildung von Nähten (nahtlos) oder Hohlräumen gefüllt oder werden derart gefüllt, dass eine Materialschicht 60 am Boden der zweiten Gräben gebildet wird. Diese Materialschicht 60 deckt Nähte 321 oder Hohlräume 322 ab, welche während eines Prozesses, welcher unter Bezugnahme auf die 3A–3F und 4 beschrieben wurde, gebildet wurden. Das heißt, selbst wenn sich eine weitere Naht 323 oder Hohlraum (nicht dargestellt) in der Materialschicht 130 in den zweiten Gräben 202 ausbildet, verhindert die Materialschicht 60, welche als Naht-Stopp-Schicht bezeichnet werden kann (oder Hohlraum-Stopp-Schicht), dass die Naht 321 (oder der Hohlraum 322) im unteren Bereich des Grabens mit der Naht 322 (dem Hohlraum) im oberen Bereich des Grabens verbunden ist. Diese Naht-Stopp-Schicht 60 verhindert Kurzschlüsse oder andere unerwünschte Effekte, wie sie oben beschrieben wurden.
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Gemäß einer Ausführungsform weist das wenigstens teilweise Auffüllen der zweiten Gräben 202 einen nicht konformen Abscheidungsprozess, wie beispielsweise einen High-Density-Plasma-Prozess (HDP), auf. Ein nicht konformer Prozess bildet hauptsächlich eine Materialschicht im unteren Bereich des Grabens aus. In einem Verfahren, wie es in den 5A–5D dargestellt ist, sieht das Anwenden eines nicht konformen Abscheidungsprozesses zum Füllen der zweiten Gräben 202 das Abdecken der Naht oder des Hohlraumes am Boden der zweiten Gräben 202 vor. Das Füllen der zweiten Gräben 202 kann das komplette Auffüllen der zweiten Gräben mit dem selben Material, wie beispielsweise einem elektrisch isolierenden Material, aufweisen. Gemäß einer weiteren Ausführungsform werden der Boden und die Seitenwände des zweiten Grabens 202 mit einem elektrisch isolierenden Material bedeckt und ein Graben, welcher nach dem Bedecken des Bodens und der Seitenwände verbleibt, wird mit einem anderen Material gefüllt, wie beispielsweise Polysilizium.
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Bezug nehmend auf das oben Stehende kann das Auffüllen der zweiten Gräben 202 einen Abscheidungsprozess aufweisen, in welchem eine Materialschicht 130 in den zweiten Gräben 202 und auf der Oberfläche 101 des Halbleiterkörpers 100 abgeschieden wird. In diesem Fall kann die Materialschicht von oberhalb der Oberfläche 101 entfernt werden. Dies kann entweder ein Ätzverfahren oder ein Polierverfahren aufweisen. Gemäß einer Ausführungsform ist ein Polierverfahren ein Chemo-mechanisches Polierverfahren (engl.: Chemical Mechanical Polishing, CMP). 5D zeigt die Struktur nach einer solchen Entfernung der Materialschicht 130 von oberhalb der Oberfläche 101. In dieser Struktur finden sich keine durchgehenden Nähte oder Hohlräume, welche über den gesamten Weg vom oberen Teil bis zum unteren Teil der Gräben verlaufen, wobei diese Gräben solche Gräben sein können, welche eine Gateelektrode 21 aufweisen oder solche Gräben sein können, welche keine Gateelektrode aufweisen. Wenn sich irgendwelche Nähte 321, 323 oder Hohlräume 322 ausgebildet haben sollten, isoliert das Naht-Stopp-Gebiet 60 eine erste Naht 321 oder ersten Hohlraum 322 in dem unteren Bereich des Grabens von einer zweiten Naht oder zweiten Hohlraum im oberen Bereich des Grabens. Die Anordnung des Naht-Stopp-Gebiets in Bezug auf die Oberfläche 101 hängt davon ab, wie tief die zweiten Gräben 202 sind.
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Die 6A–6C zeigen weitere Verfahrensschritte zum Ausbilden eines Transistorbauteils, wie in 1 dargestellt, basierend auf einer Halbleiteranordnung wie sie in 5D dargestellt ist. Bezug nehmend auf 6A weist das Verfahren in jeder Transistorzelle des fertigen Bauelements das Ätzen eines Grabens 203 zwischen dem Graben, welcher die Gateelektrode 21 und das Feldelektrodendielektrikum 32 aufweist und dem Graben, welcher die Isolationsschicht 33 aufweist (wobei die selbe Art von Material für das Feldelektrodendielektrikum 32 und die Isolationsschicht 33 verwendet werden kann). Diese Gräben erstrecken sich bis hinunter in das Sourcegebiet 14. Das Bilden dieser Gräben kann einen Ätzprozess aufweisen, welcher das Halbleitermaterial des Halbleiterkörpers 100 relativ zu dem Feldelektrodendielektrikum 32 und der Isolationsschicht 33 weg ätzt. Eine Ätzmaske kann solche Gebiete der ersten Halbleiterschicht 110 und der zweiten Halbleiterschicht 120 bedecken, welche nicht entfernt werden sollen. Diese verbleibenden Abschlüsse der ersten Halbleiterschicht 110 und der zweiten Halbleiterschicht 120 bilden das Sourcegebiet 11 und das Driftgebiet 12 in jeder Transistorzelle.
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Bezug nehmend auf 6B, werden die Gräben 203 mit einem Elektrodenmaterial gefüllt, um die kombinierte Source- und Feldelektrode 41 zu bilden. Beispiele des Elektrodenmaterials weisen ein Metall, ein Silizid, ein hochdotiertes Polysilizium oder ähnliches auf. Das Auffüllen der Gräben 203 kann eine Abscheidung des Elektrodenmaterials in den Gräben und auf der Oberfläche der Struktur aufweisen, und ein anschließendes Planarisieren der resultierenden Struktur, um die Elektrodenschicht von oberhalb der Sourcegebiete 11 zu entfernen.
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Bezug nehmend auf 6C weist das Verfahren weiterhin in jeder Transistorzelle das Bilden wenigstens eines von einer Sourcekontaktelektrode 42, welche elektrisch mit der kombinierten Source- und Feldelektrode 41 verbunden ist, und einer Drainelektrode 43, welche elektrisch mit dem Draingebiet 11 verbunden ist, auf. Das Bilden dieser Elektroden 42, 43 kann das Ausbilden einer Isolationsschicht 50 oberhalb der Anordnung, das Ausbilden eines ersten Kontaktloches 51 oberhalb der Sourceelektrode 41 und eines zweiten Kontaktloches 52 oberhalb des Draingebiets 11, und das Ausbilden der Sourcekontaktelektrode 42 in dem ersten Kontaktloch 51 und der Drainelektrode 43 in dem zweiten Kontaktloch 52 aufweisen. Die Sourcekontaktelektrode 42 und die Drainelektrode 43 können derart ausgebildet sein, dass sie mit dem Feldelektrodendielektrikum 32 und der Isolationsschicht 33 überlappen (wie in 6B dargestellt). Aufgrund des Naht-Stopp-Gebietes 60 kann ein Kurzschluss zwischen einer dieser Elektroden 42, 43 und der Gateelektrode 21 verhindert werden.
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Ausführungsformen der vorliegenden Erfindung wurden am Beispiel eines Leistungstransistors offenbart. Das beschriebene Verfahren kann jedoch nicht nur zum Füllen von Gräben in Leistungstransistoren verwendet werden. Es kann ebenso dazu verwendet werden, um die Gräben in jeglichen anderen Halbleiterbauelementen zu füllen.
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Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsformen miteinander kombiniert werden können, sofern nicht anders angegeben.
