KR100189990B1 - 반도체 장치의 트렌치 소자분리 방법 - Google Patents

반도체 장치의 트렌치 소자분리 방법 Download PDF

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Abstract

트렌치를 이용한 반도체 장치의 소자분리 방법에 있어서, 트렌치 측벽의 프로파일을 개선한 트렌치 소자분리 방법이 재시되어 있다.
본 발명은 트렌치 매립물질인 CVD 산화막보다 습식식각에 대한 저항력이 큰 열 산화막을 트렌치 측벽 및 활성영역과 접하는 트렌치 엣지부분에 형성하므로써, 소자 분리 후 트렌치 엣지 부위의 날카로운 돌출 현상을 최소화할 수 있다. 그 결과, 반도체 장치의 험프 현상 및 역 협폭 효과(reverse narrow width effect)를 방지하는 효과를 발휘한다.

Description

반도체 장치의 트렌치 소자분리방법
제1도는 종래의 트렌치 소자분리 방법에서 나타나는 문제점을 설명하기 위한 단면도이다.
제2도는 종래의 트렌치 소자분리 방법에서 나타나는 인버스 내로우 폭 효과(inverse narrow width effect)를 도시한 그래프이다.
제3도 내지 제9도는 본 발명에 의한 반도체 장치의 트렌치 소자분리 방법를 설명하기 위한 공정 단면도들이다.
본 발명은 트렌치를 이용한 반도체 장치의 트렌치 소자분리 방법에 관한 것으로, 특히 트렌치 측벽의 프로파일을 개선한 트렌치 소자분리 방법에 관한 것이다.
반도체 장치의 트렌치 소자간 분리방법은 국부적 산화방법(local oxidation of silicon; 이하, LOCOS라 약함)과 트렌치(trench) 소자분리 방법으로 크게 나눌수 있다.
상기 LOCOS 방법은 공정이 단순하고 넓은 부위와 좁은 부위를 동시에 소자 분리를 할 수 있다는 장점을 갖고 있지만, 버즈 비크(bird's beak)가 형성되어 소자분리 영역의 폭이 넓어져서 소오스/드레인 영역의 전용면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로서 실리콘 기판에 결정 결함이 발생하여 누설전류가 많게 된다.
따라서, 반도체 장치의 트렌치 소자분리방법에 대한 요구가 늘어나고 있다.
그러나, 트렌치 소자분리를 구현함에 있어서 가장 큰 문제점 중의 하나는 트렌치 측벽과 인접하는 채널 영역에 국부적으로 강한 전계가 형성되어 낮은 게이트 전압에서도 쉽게 반전(inversion)되어 소오스/드레인 사이에 흐르는 전류를 증가시키는 것이다.
특히, 고집적 반도체 장치에서 STI(Shallow Trench Isolation)을 이용하는 경우에는, 트렌치의 엣지(edge) 부분이 어떤 프로파일을 갖고 있는가에 따라 소자의 전기적 특성을 결정짖는다 해도 과언이 아니다.
제1도는 종래의 STI 소자분리 방법에서 나타나는 문제점을 설명하기 위한 단면도로서, 참조부호 100은 활성(active) 영역을, 200은 필드(field) 영역인 STI 영역에 매립된 산화막(200)을 각각 나타낸다.
제1도에서, 참조부호 A는 상기 매몰 산화막(200)이 습식 식각전의 프로파일을 나타내며, 점선인 B는 습식식각 후의 트렌치 매립물질(200)의 프로파일을 나타낸다. 제1도에 도시한 바와 같이, 상기 트렌치 매립물질(200)은 후속의 평탄화를 위한 습식식각 공정을 진행하는 동안 함몰되어 액티브 영역(100)이 노출되는 경우(제1도의 C), 트랜지스터에는 험프(hump) 현상 및 역 협폭 효과(inverse narrow width effect)가 발생한다.
제2도는 종래의 STI 소자분리 방법에서 나타나는 역 협폭 효과(inverse narrow width effect)를 도시한 그래프이다. 이 역 협폭 효과란 제2도의 그래프의 나타낸 바와 같이, 트랜지스터의 채널 폭이 감소함에 따라 문턱 전압이 감소하는 현상을 가르키며, X는 험프 현상의 발생 전에 관측된 결과를, Y는 험프 발생 관측된 결과를 각각 나타낸다.
이러한 현상에 의해, 상기 트렌치의 날카로운 엣지 부분에서 게이트 산화막이 얇아지고(get oxide thinning), 전계 집중 현상이 발생하여 트랜지스터의 특성을 저하시키게 된다.
이와 같은 함몰 현상은, 트렌치 형성시 액티브 영역(100)을 보호하기 위해 사용된 질화막이나 패드 산화막과 같은 버퍼층을 제거할때, 트렌치 매립물질(200)의 측면이 식각되기 때문이다.
따라서, 최근에는 트렌치 형성 후, 트렌치 내에 폴리 시릴콘을 증착하고 이 폴리 실리콘을 열 산화(thermal oxidation) 시키는 방법이 제안되었으나, 이 기술은 트렌치 폭이 작은 경우 상기 폴리 실리콘이 산화되면서 부피 팽창에 의해 트렌치가 완전히 매립될 수 있으며, 이 경우 트렌치 측벽부의 활성영역에 스트레스(stress)를 주는 문제점이 있다.
또한, 상기 트렌치 내부에 도포되는 폴리 실리콘의 단차 도포성의 한계에 의해 트렌치 상측 엣지 부위의 함몰 현상을 효율적으로 방지할 수 없는 문제점을 갖는다.
따라서, 본 발명의 목적은 단순한 공정 개선을 통하여 반도체 소자의 험프 현상 및 역 협폭 효과를 방지할 수 있는 트렌치 소자분리 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 트렌치 소자분리방법은, 반도체 기판 상에 스트레스 버퍼 및 기판 보호 역할을 하는 제1 물질층, 산화분위기에서 산화가 가능한 제2 물질층, 및 식각(또는 연마) 중지막(stopper) 역할을 수행하는 제3 물질층을 차례로 형성하는 제1 단계, 소정의 마스크 패턴으로 활성영역을 정의한 후, 상기 제3, 제2 및 제1 물질층을 식각하여 필드영역의 반도체 기판을 노출시키는 제2 단계, 상기 노출된 반도체 기판에 트렌치를 형성하는 제3 단계, 상기 트렌치 및 상기 제2 및 제1 물질층측벽에 열 산화막을 성장시키는 제4 단계, 상기 트렌치를 매립(filling) 한 후, 평탄화하는 평탄화하는 제5 단계, 및 상기 제3, 제2 및 제1 물질층을 차례로 제거하는 제6 단계를 구비함을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 트렌치 매립물질인 CVD 산화막보다 습식식각에 대한 저항력이 큰 열 산화막을 트렌치 측벽 및 활성영역과 접하는 트렌치 엣지부분에 형성시킴으로써 트렌치 엣지에 인접한 활성영역의 노출을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하고자 한다.
제3도 내지 제9도는 본 발명에 따라 양호한 트렌치 측벽 프로파일을 의한 반도체 장치의 트렌치 소자분리방법을 설명하기 위한 단면도들이다.
제3도는 반도체 기판(10) 상에 제1 물질층(12), 제2 물질층(13) 및 제3 물질층(14)을 순차적으로 적층하는 단계를 도시한 것이다.
이때, 상기 제1 물질층(12)은 대략 100∼300Å 범위의 두께를 갖으며, 반도체 기판(10)에 스트레스 버퍼(stress buffer) 및 보호 역할을 수행하는 열 산화막(thermal oxide)으로 이루어진다.
상기 제2 물질층(13)은 후 속의 트렌치 측벽 산화시 산화가 가능한 물질로서, 약 500∼1000Å 범위의 두께를 갖으며, 산화율이 높은 다결정 실리콘을 사용하는 것이 바람직하다.
또한, 상기 제3 물질층(14)은 후속의 트렌치 식각시 또는 평탄화 공정시 스토퍼(stopper) 역할을 수행할 수 있도록 약 500∼2000Å 범위의 두께를 갖으며, 상기 반도체 기판과의 식각 선택비가 우수한 SiN, 또는 BN을 사용하는 것이 바람직하다.
제4도는 상기 공정을 통하여 증착된 제3, 제2 및 제1 물질층의 소정 부위를 식각하여 소자분리(또는 필드) 영역(15)을 한정하는 단계를 나타낸다.
구체적으로, 포토 레지스트 패턴(도시 안됨)을 사용하여 소자의 활성영역을 정의한 후, 이를 마스크로 사용하여 상기 제3, 제2 및 제1 물질층(14, 13, 12)을 차례로 이방성 식각하여 소자분리 영역(15)의 반도체 기판(10)을 토출시킨다. 이때, 상기 포토레지스트 패턴은 제거될 수도 있고, 후속의 트렌치 형성시 마스크로 사용할 수도 있다.
제5도는 상기 포토레지스트 패턴 또는 상기 제3, 제2 및 제1 물질층(14, 13, 12)을 마스크로 사용한 반도체 기판(10)의 이방성 식각공정을 통하여 약 2000∼10000Å 정도의 깊이를 갖는 트렌치(16)를 형성하는 단계를 나타낸다.
제6도는 상기 트렌치(16)의 둘레 및 상기 제2 및 제1 물질층(13, 12)이 측벽에 열 산화막(17)을 성장시키는 단계를 나타낸다.
본 공정에서는, 후속의 제3 내지 제1 물질층(14, 13, 12)들을 제거하기 위한 습식 식각공정 시에 트렌치 매립물질의 측면으로의 소모를 완전히 차단할 수 있도록 상기 트렌치(16) 뿐만아니라 상기 제2 물질층(13)의 측벽에도 열 산화막(17)을 성장시킨다.
본 공정에서 성장된 열 산화막(17)의 두께는 약 100∼500Å 정도의 범위를 갖는다.
제7도는 상기 트렌치(16)가 충분히 도포될 수 있을 정도의 두께로 CVD 산화막(18)을 매립하는 단계를 나타낸다.
상기 CVD 산화막(18) 매립 후, 매립된 막질의 조밀화(densification)를 위하여, 대략 900∼1000℃ 정도의 고온에서 열처리(annealing) 공정을 진행하는 것이 바람직하다.
제8도는 상기 트렌치 매립물질(18)의 평탄화 단계를 도시한다.
상기 평탄화 공정은 상기 제3 물질층(14)을 스토퍼로 이용하여 CMP(Chemical Mechanical Polishing), 에치-백, 또는 CMP와 에치-백을 함께 사용하는 방법을 사용한다.
최종적으로, 상기 제3, 제2 및 제1 물질층들(14, 13, 12)을 제거하면, 제9도에 도시한 바와 같이, 트렌치 엣지 부위의 노출을 방지한 양호한 프로파일을 갖는 소자분리가 완성된다.
이때, 상기 제3, 제2 및 제1 물질층들(14, 13, 12)을 제거하기 위한 습식식각 시 상기 트렌치 매립물질(18)도 함께 식각되지만, 이 트렌치 매립물질(18) 보다 식각에 대한 저항력이 큰 열 산화막(17)이 트렌치(16) 내벽 뿐만아니라 그 상부의 상기 제2 물질층(14) 측면에도 형성되어 있기 때문에 트렌치 매립물질(18)의 측면으로의 소모를 최소화 할 수 있다.
그 결과, 트렌치 엣지 부위의 돌출을 방지할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 트렌치 매립물질인 CVD 사화막보다 습식식각에 대한 저항력이 큰 열 산화막을 트렌치 측벽 및 활성영역과 접하는 트렌치 엣지부분에 형성함으로써, 소자 분리 후 트렌치 엣지 부위의 날카로운 돌출 현상을 최소화할 수 있다.
그 결과, 반도체 장치의 험프 현상 및 역 협폭 효과(inverse narrow width effect)를 방지하는 효과를 발휘한다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (7)

  1. 반도체 장치의 소자분리 방법에 있어서, 반도체 기판 상에 스트레스 버퍼 및 기판 보호 역할을 하는 제1 물질층, 산화분위기에서 산화가 가능한 제2 물질층, 및 식각(또는 연마) 중지막(stopper) 역할을 수행하는 제3 물질층을 차례로 형성하는 제1 단계, 소정의 마스크 패턴으로 활성영역을 정의한 후, 상기 제3, 제2 및 제1 물질층을 식각하여 필드영역의 반도체 기판을 노출시키는 제2 단계, 상기 노출된 반도체 기판에 트렌치를 형성하는 제3 단계, 상기 트렌치 및 상기 제2 및 제1 물질층 측벽에 열 산화막을 성장시키는 제4 단계, 상기 트렌치를 매립(filling) 한 후, 평탄화하는 평탄화하는 제5 단계, 및 상기 제3, 제2 및 제1 물질층을 차례로 제거하는 제6 단계로 이루어진 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  2. 제1항에 있어서, 상기 제2 단계에서 성장된 열 산화막의 두께가 약 100∼500Å인 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  3. 제1항에 있어서, 상기 제1 물질층은 약 100∼300Å 범위의 두께를 갖는 열 산화막으로 이루어진 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  4. 제1항에 있어서, 상기 제2 물질층은 약 500∼1000Å 범위의 두께를 갖으며, 산화율이 높은 다결정 실리콘으로 구성된 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  5. 제1항에 있어서, 상기 제3 물질층은 약 500∼2000Å 범위의 두께를 갖으며, 상기 반도체 기판과의 식각 선택비가 우수한 질화막으로 이루어진 것을 특징으로 하는 트렌치 소자분리 방법.
  6. 제1항에 있어서, 상기 제5 단계의 트렌치 매립 후, 고온에서의 열처리 공정을 부가하는 것을 특징으로 하는 트렌치 소자분리 방법.
  7. 제1항에 있어서, 상기 제5 단계의 평탄화 공정은 상기 제3 물질층을 스토퍼로 이용한 CMP(Chemical Mechanical Polishing), 에치-백, 및 CMP와 에치-백을 함께 사용하는 방법 중의 어느 하나로 수행됨을 특징으로 하는 트렌치 소자분리 방법.
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