KR100675892B1 - 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치 - Google Patents

반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치 Download PDF

Info

Publication number
KR100675892B1
KR100675892B1 KR1020050038110A KR20050038110A KR100675892B1 KR 100675892 B1 KR100675892 B1 KR 100675892B1 KR 1020050038110 A KR1020050038110 A KR 1020050038110A KR 20050038110 A KR20050038110 A KR 20050038110A KR 100675892 B1 KR100675892 B1 KR 100675892B1
Authority
KR
South Korea
Prior art keywords
trench
region
semiconductor device
forming
semiconductor substrate
Prior art date
Application number
KR1020050038110A
Other languages
English (en)
Other versions
KR20060115801A (ko
Inventor
은용석
김형균
지연혁
김재수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050038110A priority Critical patent/KR100675892B1/ko
Publication of KR20060115801A publication Critical patent/KR20060115801A/ko
Application granted granted Critical
Publication of KR100675892B1 publication Critical patent/KR100675892B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

반도체 장치의 소자분리영역 형성 방법 및 그에 의한 반도체 장치가 제공된다. 반도체 장치의 소자분리영역 형성 방법은 반도체 기판 상에 마스크막 패턴을 형성하는 단계, 마스크막 패턴을 식각마스크로 반도체 기판을 소정의 깊이만큼 식각하여 소자분리영역을 정의하는 제1 트렌치, 제2 트렌치를 형성하는 단계, 제1 트렌치 및 제2 트렌치를 질화막으로 채우는 단계, 질화막을 식각하여 질화막 패턴을 형성하는 단계, 질화막 패턴을 식각마스크로 제1 트렌치와 제2 트렌치 사이에 제3 트렌치를 형성하는 단계, 반도체 기판을 산화시켜 상기 제1 트렌치와 제2 트렌치 사이의 영역을 산화물로 채우는 단계, 및 질화막 패턴을 제거하는 단계를 포함한다.
반도체 장치, 소자분리영역, 트렌치

Description

반도체 장치의 소자분리영역 형성 방법 및 이에 의한 반도체 장치{Method for forming isolation area of semiconductor device and semiconductor device thereby}
도 1 본 발명의 기술적 과제를 해결하기 위한 반도체 장치의 소자분리영역을 형성하기 위한 방법을 설명하기 위한 공정흐름도이다.
도 2a 내지 도 2i는 도 1의 각 단계에 따른 중간구조물의 공정 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
200: 반도체 기판 210: 마스크막
210': 마스크막 패턴 220: 제1 감광막 패턴
231: 제1 트렌치 211: 제2 트렌치
233: 제3 트렌치 240: 질화막
240': 질화막 패턴 250: 제2 감광막
260: 산화물 영역 270: 소자분리영역
본 발명은 반도체 장치의 소자분리영역 형성 방법 및 이에 의한 반도체 장치에 관한 것으로서, 보다 상세하게는 소자분리영역을 정의하는 질화물영역을 소정의 이격거리를 두고 미리 형성한 후 질화물영역 사이의 영역에 확산에 의한 산화방법으로 산화물영역을 형성하여 소자분리영역을 완성하는 것을 특징으로 하는 반도체 장치의 소자분리영역 형성 방법에 관한 것이다.
반도체 장치를 고집적화하기 위하여 반도체 장치를 구성하는 각종 반도체 소자들 예컨대, 트랜지스터나 캐패시터, 게이트라인, 비트라인, 전원공급선과 같은 여러 배선들이 과거에 비해 좁은 영역상에 형성된다.
이에 따라 반도체 장치를 구성하는 각 요소들간의 거리가 좁아져서 각 요소들간의 절연성은 더욱 강화될 필요가 있다. 이러한 필요성에 의해 반도체 장치를 구성하는 반도체 소자들을 전기적으로 분리시키기 위한 수단으로서 국소적으로 실리콘 기판을 산화시켜 형성하는 로코스(LOCOS)형 필드산화막이 널리 사용되어오고 있다.
하지만, 로코스형 필드산화막은 그 형성과정에서 버즈 비크(Bird's beak)가 발생되어 반도체 소자들이 형성되는 활성영역을 일부 침범하게 되므로 반도체 장치의 고집적화에 장애를 준다. 따라서, 형성되는 영역은 작으나, 절연성은 뛰어난 필드산화막이 필요하였는데, 그 대표적인 예가 트렌치(Trench)형 필드산화막이다.
이러한 트렌치형 필드산화막 중 얕은 트렌치형 소자분리막(Shallow Trench Isolation; 이하 STI라 함)은 산업현장에서 널리 사용되고 있다.
STI 공정은 필드 산화막이 될 부분을 식각하여 트렌치를 형성하고 셀투셀 누설전류 및 정션 누설전류를 막기 위해, 열산화층을 성장하고, HDP-CVD(High Density Plasma Chemical Vapor Deposition)을 이용해 산화물을 트렌치에 채워 넣는다.
그러나, 현재의 HDP-CVD를 이용한 산화물 공정 적용시 0.12㎛ 이하의 디자인룰(design rule)을 가지는 나노소자에서는 패턴의 종횡비(aspect ratio)가 5이상으로 증가되어 현재의 HDP-CVD 기술로는 보이드(void)나 모트(moat)와 같은 결함의 발생이 없는 공정의 진행이 불가능하다.
이러한, 보이드나 모트와 같은 결함은 셀의 작동전압을 떨어뜨리고, hump 현상을 일으킬 수도 있으며 특히, 게이트를 형성하기 위한 식각공정시 찌꺼기(residue)에 의한 브릿지를 발생시킨다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 종래의 STI의 장점을 모두 살리되 이때 발생할 수 있는 보이드나 모트와 같은 결함의 발생을 방지할 수 있는 반도체 장치의 소자분리영역 형성 방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 소자분리영역 형성 방법에 의해 제조된 반도체 장치를 제공함에 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 기술적 과제를 해결하기 위한 본 발명에 따른 반도체 장치의 소자분리영역 형성 방법은 반도체 기판 상에 마스크막 패턴을 형성하는 단계, 마스크막 패턴을 식각마스크로 반도체 기판을 소정의 깊이만큼 식각하여 소자분리영역을 정의하는 제1 트렌치, 제2 트렌치를 형성하는 단계, 제1 트렌치 및 제2 트렌치를 질화막으로 채우는 단계, 질화막을 식각하여 질화막 패턴을 형성하는 단계, 질화막 패턴을 식각마스크로 제1 트렌치와 제2 트렌치 사이에 제3 트렌치를 형성하는 단계, 반도체 기판을 산화시켜 상기 제1 트렌치와 제2 트렌치 사이의 영역을 산화물로 채우는 단계, 및 질화막 패턴을 제거하는 단계를 포함한다.
상기의 다른 기술적 과제를 해결하기 위한 반도체 장치는 반도체 기판, 반도체 기판의 표면에 소정의 폭과 소정의 깊이로 형성되어 있는 산화물영역, 산화물영역의 양단에 산화물영역과 접하도록 소정의 폭과 소정의 깊이로 형성되어 있는 질화물영역을 구비하는 소자분리영역을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
도 1 본 발명의 기술적 과제를 해결하기 위한 반도체 장치의 소자분리영역을 형성하기 위한 방법을 설명하기 위한 공정흐름도이고, 도 2a 내지 도 2i는 도 1의 각 단계에 따른 중간구조물의 단면도들이다.
본 발명에 의한 반도체 장치의 소자분리영역을 형성하기 위해서는 먼저, 도 2a에 도시된 바와 같이 반도체 기판(200) 상에 마스크막(210), 제1 감광막패턴(220)을 차례대로 형성한다(S110).
반도체 기판(200) 상에는 게이트, 소오스, 드레인으로 이루어진 트랜지스터내지는 다른 소자가 형성되어 있을 수 있다.
마스크막(210)은 화학 기상 증착법을 이용하여 실리콘 나이트라이드막(SiN)으로 형성하는 것이 바람직하며 후에 반도체 기판(200)을 식각하기 위한 식각마스크로 이용된다.
제1 감광막 패턴(220)은 스핀코팅을 이용하여 감광막을 도포하고 소정의 영역에 대한 노광-현상 공정을 거쳐서 식각하고자 하는 영역을 오픈 시켜서 형성한다.
다음으로, 도 2b에 도시된 바와 같이 마스크막(210)을 식각하여 마스크막 패턴(210')을 형성한다(S120).
마스크막 패턴(210')은 제1 감광막 패턴(220)을 식각마스크로 하여 식각에 의해 형성하는데, 보다 구체적으로 마스크막 패턴(210')은 마스크막(210)이 제1 감광막(220)의 패턴 형상으로 식각되고 남은 영역으로 정의될 수 있다.
식각은 습식 식각이여도 무방하나 건식 식각을 이용함이 바람직하며, 건식 식각과 습식 식각을 병행하여도 무방하다.
다만, 선택성(selectivity)이 없는 건식 식각만에 의해 마스크막 패턴(210')을 형성할 경우 마스크막(210) 하부에 패드 산화막(미도시)를 더 형성하여 식각 정지막(stopper)으로 사용할 수 있다.
마스크막 패턴(210')은 후에 반도체 기판(200)을 식각함에 있어서 식각마스크로 사용된다.
다음으로, 도 2c에 도시된 바와 같이 제1 트렌치(231)와 제2 트렌치(232)를 형성한다.
제1 트렌치(231) 및 제2 트렌치(232)는 마스크막 패턴(210')을 식각마스크로 하여 식각에 의해 형성된다.
제1 트렌치(231) 및 제2 트렌치(232)의 내부는 후에 확산 방지 효과가 있는 질화물 층으로 채워지게(filling) 되며 제1 트렌치(231)와 제2 트렌치(232)를 포함하는 제1 트렌치(231)와 제2 트렌치(232)사이의 영역은 후에 형성될 산화물영역과 더불어 반도체 소자의 소자분리영역(Isolation area)을 정의하는 영역이 된다.
제1 트렌치(231)와 제2 트렌치(232)사이의 간격은 소자의 집적도를 고려하여 각각 40~120nm 범위로 결정함이 바람직하고, 제1 트렌치(231)와 제2 트렌치(232)의 폭(width)은 각각 20~90nm로 하는 것이 바람직하고, 제1 트렌치(231)와 제2 트렌치(232)의 깊이는 반도체 소자의 전기 절연성을 고려하여 각각 200~350nm로 하는 것이 바람직하다.
제1 트렌치(231)와 제2 트렌치(232)를 형성하기 위해서는 제1 감광막패턴(220)을 제거하고 마스크막 패턴(210')을 식각마스크로 하여 형성하는 것이 바람직한데, 이는 제1 감광막패턴(220)을 제거하지 않고 식각을 실시하면 제1 감광막패턴(220)이 식각에 의해 제거될때 발생하는 오염물이 제1 트렌치(231)와 제2 트렌치(232)의 내부에 축적되어 후에 불순물로 작용할 우려가 있기 때문이다.
따라서, 제1 트렌치(231)와 제2 트렌치(232)를 형성하기 위한 식각을 실시하기 전에 제1 감광막패턴(220)을 제거하고 마스크막 패턴(210')을 식각마스크로 제1 트렌치(231)와 제2 트렌치(232)를 형성함이 바람직하다.
다음으로, 도 2d에 도시된 바와 같이 제1 트렌치(231)와 제2 트렌치(232)를 질화막(240)으로 채운다(S140).
질화막(240)으로 제1 트렌치(231)와 제2 트렌치(232)를 채움에 있어서는 스텝 커버리지(step coverage)는 중요하지 아니하고 제1 트렌치(231)와 제2 트렌치(232) 내부가 완전히 절연되도록 채우는 것이 중요한데, 이를 위해서는 화학기상증착법을 이용함이 바람직하다.
다만, 질화막(240)과 마스크막 패턴(210')은 같은 질화막 계열로서 경우에 따라서는 같은 물질로 형성되는 경우도 있기 때문에, 질화막(240)으로 제1 트렌치(231)와 제2 트렌치(232)를 채우기 전에 마스크막 패턴(210')을 굳이 제거해 주지 않아도 무방하나, 본 발명에서는 인산(H3PO4)에 담그는 습식 방법, 에치백(Etch back) 공정 또는 화학기계적연마법(CMP)을 이용한 건식 방식으로 마스크막 패턴(210')을 제거하고 질화막(240)을 형성하는 것을 바람직한 공정으로 제시한다.
왜냐하면, 마스크막 패턴(210')은 이미 식각 공정을 거치면서 그 조직이나 성분이 변화되었을 가능성이 높고, 또한 마스크막(210)과 질화막(240)은 다른 물질로 구성될 경우가 일반적이기 때문이다.
질화막(240)은 제1 트렌치(231)와 제2 트렌치(232)를 다 채우고도 남을 정도의 두께가 되도록 증착시키는데, 상기 제1 트렌치(231)와 제2 트렌치(232)를 채우고 남는 두께는 후에 반도체 기판(200)을 식각하기 위한 하드마스크로 사용된다.
다음으로, 도 2e에 도시된 바와 같이 제2 감광막패턴(250)을 형성한다(S150).
제2 감광막 패턴(250)은 질화막(240) 상에 형성되며 제1 트렌치(231)와 제2 트렌치(232) 사이의 중앙 영역에 소정의 간격을 오픈 시켜 형성한다.
제2 감광막 패턴(250)은 스핀코팅에 의해 먼저 제2 감광막을 형성하고 이를 노광-현상 공정을 거쳐 제2 감광막패턴(250)으로 완성하는데, 이는 질화막(240)을 식각하기 위한 식각마스크로 사용된다.
다음으로, 도 2f에 도시된 바와 같이 질화막 패턴(240')을 형성한다(S160).
질화막 패턴(240')은 제2 감광막 패턴(250)을 식각마스크로 식각을 실시하여 형성하며, 이때도 앞서 마스크막 패턴(210')을 형성할 때와 마찬가지로 건식식각 또는 습식식각, 및 건식-습식 병용식각이 이용될 수 있다.
다음으로, 도 2g에 도시된 바와 같이 제3 트렌치(233)를 형성한다(S170).
제3 트렌치(233)를 형성하기 위해서는 제2 감광막패턴(250)을 먼저 제거하고 질화막 패턴(240')을 식각마스크로 식각을 실시하여 형성하는데, 제2 감광막 패턴(250)을 제거하는 이유는 앞서 설명한 제1 감광막 패턴(220)을 제1 트렌치(231)와 제2 트렌치(232)를 형성하기 전에 제거해주는 이유와 동일하다.
제3 트렌치(233)는 열적 산화공정(Thermal oxidation)에서 제1 트렌치(231)와 제2 트렌치(232) 사이의 반도체 기판으로 산소(O2)를 공급하기 위한 통로 역할을 한다.
제3 트렌치(233)의 깊이는 제1 트렌치(231)와 제2 트렌치(232) 깊이의 50~80%로 해줌이 바람직하다.
다음으로, 도 2h에 도시된 바와 같이 상기 도 2g에 형성된 구조물을 산소분위기, 소정의 온도에서 열적산화(thermal oxidation) 시켜준다(S180).
이 공정에서 산소는 반도체 기판(200) 표면은 전체적으로 확산방지기능을 하는 질화막 패턴(240')으로 덮여 있으므로 산화되지 아니하고, 제3 트렌치(233)로는 산소가 공급될 수 있어 제3 트렌치(233)과 인접하는 제1 트렌치(231)와 제2 트렌치(232) 사이의 반도체 기판(200) 영역은 산화된다.
즉, 산화공정은 제3 트렌치(233) 표면에서 시작되어 제3 트렌치(233)와 제1 트렌치(231)와 제2 트렌치(232) 사이의 반도체 기판 영역을 모두 산화시키는 방법으로 이루어지게 된다.
열적 산화 공정을 계속하게 되면 제1 트렌치(231)와 제2 트렌치(232) 사이의 반도체 기판(200) 영역은 점점 산화되면서 팽창(expansion)하여, 결국 제3 트렌치(233)가 산화물로 완전히 팽창-매립(expansion-filling)이 이루어지게 되면서, 산화공정이 종료되며, 이로서 소자분리영역이 완성된다.
즉, 소자분리영역은 제1 트렌치(231)와 제2 트렌치(232)를 채우고 있는 질화막(240)과 제1 트렌치(231)와 제2 트렌치(232) 사이에 열적산화에 의해 형성된 산화물로 정의된다.
다음으로, 도 2i에 도시된 바와 같이 반도체 기판(200) 상부의 필러질화막 패턴(240')을 제거한다(S190).
질화막패턴(240')을 제거하기 위해서는 H3PO4 용액을 사용하거나, 에치백(etch back)공정에 의할 수 있으나, 바람직하게는 상기의 방법과 화학기계적연마(CMP)공정을 병행하여 제거함이 바람직하다.
도 2i는 본 발명에 의한 반도체 장치를 나타내는데, 도 2i에 도시된 바와 같이 본 발명에 의한 반도체 장치는 반도체 기판(200)과 반도체 기판(200)의 표면에 소정의 폭과 소정의 깊이로 형성되어 있는 산화물 영역(260), 산화물 영역(260)과 접하며 소정의 폭과 소정의 깊이로 형성되어 있는 질화물영역(240')을 구비하는 소 자 분리 영역(270)을 포함한다.
이때, 질화물영역(240')의 깊이와 폭 및 그 간격은 앞서 설명한 제1 트렌치(231)와 제2 트렌치(232)의 것과 같거나 거의 유사하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 반도체 장치의 소자분리영역 형성 방법 및 그에 의한 반도체 장치에 따르면 다음의 효과가 하나 또는 그 이상 있다.
첫째, 소자분리영역이 될 부분을 제한적으로 먼저 정의함으로써 후속공정에 의한 영향을 받지 않고 쉽게 소자분리영역의 형성이 가능해진다.
둘째, 종래의 STI의 장점을 모두 살리되 이때 발생할 수 있는 보이드(void)나 모트(moat)와 같은 결함(defects)의 발생을 방지할 수 있는 반도체 장치의 소자분리영역 형성 방법을 제공함에 있다.

Claims (11)

  1. (a) 반도체 기판 상에 마스크막 패턴을 형성하는 단계;
    (b) 상기 마스크막 패턴을 식각마스크로 상기 반도체 기판을 소정의 깊이만큼 식각하여 소자분리영역을 정의하는 제1 트렌치 및 제2 트렌치를 형성하는 단계;
    (c) 상기 제1 트렌치 및 제2 트렌치를 질화막으로 채운 후, 상기 질화막을 식각하여 질화막 패턴을 형성하는 단계;
    (d) 상기 질화막 패턴을 식각마스크로 상기 제1 트렌치와 제2 트렌치 사이의 상기 반도체 기판 영역에 제3 트렌치를 형성하는 단계;
    (e) 상기 반도체 기판을 산화시켜 상기 제1 트렌치와 제2 트렌치 사이의 영역을 산화물로 채우는 단계; 및
    (f) 상기 질화막 패턴을 제거하는 단계를 포함하는 반도체 장치의 소자분리영역 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치 사이의 간격은 40~120nm인 반도체 장치의 소자분리영역 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치의 폭은 각각 20~90nm인 반도체 장치의 소자분리영역 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치의 깊이는 200~350nm인 반도체 장치의 소자분리영역 형성 방법.
  5. 제 1 항에 있어서,
    상기 제3 트렌치의 깊이는 상기 제1 트렌치 및 제2 트렌치 깊이의 50~80%를 가지는 것을 특징으로 하는 반도체 장치의 소자분리영역 형성 방법.
  6. 제 1 항에 있어서,
    상기 (e) 단계는 상기 제3 트렌치의 표면에서 시작되어 상기 제3 트렌치와 상기 제1 트렌치 및 제2 트렌치 사이의 반도체 기판 영역을 모두 산화시키는 방법으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리영역 형성 방법.
  7. 제 1 항에 있어서,
    상기 마스크막 및 상기 질화막은 H3PO4 용액, 에치백 또는 H3PO4 용액, 에치백과 화학기계적연마법을 병행하는 방법으로 제거되는 것을 특징으로 하는 반도체 장치의 소자분리영역 형성 방법.
  8. 제 1 항에 의해 형성된 소자 분리 영역을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    반도체 기판; 및
    상기 반도체 기판의 표면에 소정의 폭과 소정의 깊이로 형성되어 있는 산화물영역, 상기 산화물영역의 양단에 상기 산화물영역과 접하도록 소정의 폭과 소정의 깊이로 형성되어 있는 질화물영역을 구비하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 질화물영역의 폭은 20~90nm, 깊이는 200~350nm인 반도체 장치.
  11. 제 9 항에 있어서,
    상기 산화물영역의 폭은 5~40nm, 깊이는 상기 질화물영역 깊이의 50~80%인 반도체 장치.
KR1020050038110A 2005-05-06 2005-05-06 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치 KR100675892B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050038110A KR100675892B1 (ko) 2005-05-06 2005-05-06 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050038110A KR100675892B1 (ko) 2005-05-06 2005-05-06 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치

Publications (2)

Publication Number Publication Date
KR20060115801A KR20060115801A (ko) 2006-11-10
KR100675892B1 true KR100675892B1 (ko) 2007-02-02

Family

ID=37653037

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050038110A KR100675892B1 (ko) 2005-05-06 2005-05-06 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치

Country Status (1)

Country Link
KR (1) KR100675892B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111799150B (zh) * 2019-04-08 2023-04-07 长鑫存储技术有限公司 半导体结构及其制备方法
CN115939025A (zh) * 2023-02-09 2023-04-07 长鑫存储技术有限公司 半导体结构的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01286436A (ja) * 1988-05-13 1989-11-17 Fujitsu Ltd 半導体装置の製造方法
KR970053482A (ko) * 1995-12-30 1997-07-31 김주용 반도체 소자의 필드 산화막 형성방법
KR100204418B1 (ko) 1995-12-30 1999-06-15 김영환 반도체 소자 분리방법
KR20050029536A (ko) * 2003-09-23 2005-03-28 동부아남반도체 주식회사 반도체 소자 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01286436A (ja) * 1988-05-13 1989-11-17 Fujitsu Ltd 半導体装置の製造方法
KR970053482A (ko) * 1995-12-30 1997-07-31 김주용 반도체 소자의 필드 산화막 형성방법
KR100204418B1 (ko) 1995-12-30 1999-06-15 김영환 반도체 소자 분리방법
KR20050029536A (ko) * 2003-09-23 2005-03-28 동부아남반도체 주식회사 반도체 소자 제조 방법

Also Published As

Publication number Publication date
KR20060115801A (ko) 2006-11-10

Similar Documents

Publication Publication Date Title
KR20040086193A (ko) 반도체 장치의 제조 방법
KR100636031B1 (ko) 불휘발성 메모리 장치의 제조 방법.
US20030209760A1 (en) Semiconductor integrated circuit and method of fabricating the same
KR100673896B1 (ko) 트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조방법
KR100675892B1 (ko) 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치
KR100287181B1 (ko) 트렌치소자분리영역을갖는반도체소자및그제조방법
KR100317041B1 (ko) 반도체 장치의 트렌치 격리 형성 방법
KR100979711B1 (ko) 반도체장치의 트렌치 갭필 방법
US7670954B2 (en) Method of manufacturing semiconductor device
KR20040059445A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100559042B1 (ko) 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
KR101025731B1 (ko) 라이너질화막을 포함하는 반도체소자의 소자분리막 및 그제조 방법
KR100305026B1 (ko) 반도체소자의 제조방법
KR100839528B1 (ko) 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법
KR101127033B1 (ko) 반도체 소자 및 반도체 소자의 ｓｔｉ형 소자분리막 형성방법
KR100558032B1 (ko) 반도체 소자의 트렌치 소자분리 방법
KR100500943B1 (ko) 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법
KR100609538B1 (ko) 반도체 소자의 제조 방법
KR100801733B1 (ko) 서로 다른 두께의 측벽산화막을 갖는 트랜치 소자분리막형성방법
KR100422950B1 (ko) 소자분리막 형성 방법
KR100846385B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100653704B1 (ko) 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조
KR100439105B1 (ko) 반도체 소자의 소자분리막 제조방법
KR100475718B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20030052663A (ko) 반도체소자의 분리 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee