JPH1174340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1174340A JPH1174340A JP9292792A JP29279297A JPH1174340A JP H1174340 A JPH1174340 A JP H1174340A JP 9292792 A JP9292792 A JP 9292792A JP 29279297 A JP29279297 A JP 29279297A JP H1174340 A JPH1174340 A JP H1174340A
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Abstract
関し、良好なトランジスタ特性が得られ、半導体ウェハ
の欠陥を防止すること。 【解決手段】半導体基板1の上にストッパ膜3を形成す
る工程と、ストッパ膜3に第一の開口部6aを形成して
素子分離領域Aを確定する工程と、第一の開口部6aを
通して半導体基板1をエッチングすることにより溝7を
形成する工程と、第一の開口部6aを広げる工程と、ス
トッパ膜3の上と第一の開口部6aの中と溝7の内部に
絶縁層9を形成する工程と、ストッパ膜3よりも上の絶
縁層9を除去する工程と、ストッパ層3を除去する工程
と、半導体基板1から突出した絶縁層9の側部を縮小化
する工程とを含む。
Description
方法に関し、より詳しくは、素子分離領域を有する半導
体装置の製造方法に関する。
として、LOCOS(Local Oxidation of Silicon)と
呼ばれる技術がある。この技術は、シリコン窒化層を酸
化防止マスクとして用いてシリコン基板の表面の所定部
分を選択的に熱酸化し、これにより形成された酸化層を
素子分離領域とするものである。その素子分離領域に形
成される酸化層は、一般にフィールド酸化層と呼ばれて
いる。
は、次のような2つの問題がある。その1つは、バーズ
ビークと呼ばれるものである。これは、LOCOS法に
よってシリコン基板を熱酸化すると、酸化防止マスクの
縁から酸素が入ってシリコン基板表面の酸化層が酸化防
止マスクの下に食い込むことによるものであり、その食
い込んだ部分の断面形状が鳥の嘴状に形成されることか
らバーズビークと呼ばれている。
げることになるので、素子分離領域の寸法の拡張が問題
となる。もう1つは、シニング(thinning)効果と呼ば
れる現象であり、素子分離領域の幅が狭くなるにつれて
フィールド酸化層の層厚が薄くなることである。これ
は、シリコン基板の素子分離領域に酸素を供給するため
の酸化防止マスクの開口部の寸法を狭くすると、開口部
を通して供給される酸素量が少なくなることによって生
じる。
が、素子の寸法が大きい場合にはバーズビーク、シニン
グ共にそれほど悪影響は無かった。ところが、半導体装
置の微細化に伴い、素子だけでなく、素子分離領域も微
細化されるようになると、これらの問題点が顕在化して
くる。バーズビークは、素子の微細化に合わせて小さく
することが困難なので、バーズビークが素子形成領域を
浸食して素子形成領域の寸法を縮小化する割合が大きく
なる。また、素子分離領域の幅を1μm以下にすると、
シニング効果も顕著に表れ、幅の広い素子分離領域に比
べてフィールド酸化層の層厚が半分以下になる場合もあ
る。
くると、寄生MOSトランジスタのチャネルの形成を防
止するためにフィールド酸化層直下に導入する不純物の
導入の効果が無くなることもある。このような問題が生
じない素子分離構造として、シリコン基板に溝(trenc
h)を形成してその中に絶縁物又は多結晶シリコンを埋
め込むものが知られている。この方法は、従来、深い素
子分離を必要とするバイポーラトランジスタLSIに適
用されてきたが、バーズビーク、シニングがともに生じ
ないことから、MOSトランジスタLSIへの適用も進
んでいる。
ラトランジスタLSIほどの深い素子分離は必要としな
いために、深さ1μm程度の比較的浅い溝で素子分離を
行うSTI(Shallow Trench Isolation)と呼ばれる構
造が用いられている。次に、STIを用いた素子分離方
法を説明する。まず、図11(a) に示すように、シリコ
ン基板101 上に第一の熱酸化層102 を10nmの厚さに形
成した後に、その上にシリコン窒化層103 をCVDによ
り150nmの厚さに形成する。続いて、レジストマスク
104 の窓105 により素子分離領域Sを確定する。
5 の下のシリコン窒化層103 、第一の熱酸化層102 をエ
ッチングして開口部103aを形成するとともに、その下の
シリコン基板101 に0.5μm程度の深さの溝106 をR
IE(Reactive Ion Etching)法によって形成する。次
に、図11(c) に示すように、レジストマスク104 を剥
離した後に、溝106の内壁を熱酸化して、その内壁に沿
って層厚50nmの第二の熱酸化層107 を形成する。そし
て、全体にCVDによってシリコン酸化層108 を1μm
の厚さに形成して、溝106 の中をそのシリコン酸化層10
8 によって充填する。
示すように、CMP(Chemical Mechanical Polishing)
又はRIE法によってシリコン窒化層103 上のシリコン
酸化層108 を除去して、そのシリコン酸化層108 を溝10
6 の内部とその上にだけ残すようにする。この場合、シ
リコン窒化層103 をCMPストッパ層として機能させ
る。
酸を用いてシリコン窒化層103 を除去する。ついで、シ
リコン基板101 上の第一の熱酸化層102 をフッ酸によっ
て除去する。次に、シリコン基板101 の表面を熱酸化し
て全面に第三の熱酸化層(不図示)を形成した後に、シ
リコン基板101 の一部に不純物をイオン注入し、さらに
不純物を加熱により活性化してシリコン基板101 にウェ
ル(不図示)を形成した後に、第三の熱酸化層をフッ酸
で除去する。
コン基板101 の素子形成領域の表面を熱酸化してゲート
酸化層109 を形成した後に、ゲート酸化層109 の上にゲ
ート電極110 を形成し、ついで、ゲート電極110 の両側
(紙面に垂直方向)のシリコン基板101 にソース、ドレ
インとなる不純物拡散層111 を形成する。
シリコン酸化層108 で充填し、シリコン窒化層103 を除
去した後に、上記したようなフッ酸処理を複数回行う
と、溝106 内に埋設したシリコン酸化層108 のうちシリ
コン基板101 から突出した部分がフッ酸によって等方的
にエッチングされる。このようにシリコン酸化層108 に
等方的なエッチングが生じると、溝106 に埋め込まれた
シリコン酸化層108 には図13(a) に示すような凹部12
1 が形成される。
分離領域Sの間に形成されるので、その凹部121 から溝
106 の上縁(肩部)の部分が露出してしまう。したがっ
て、その素子分離領域Sを跨いで形成されたゲート電極
110 に電圧が印加されると、図13(b) に示すように、
その溝106 の縁部の肩部に電界Eが集中する。これによ
り、ゲート電圧が低い状態でも溝106 の肩部近傍のシリ
コン基板101を通してリーク電流が流れやすくなる。即
ち、閾値の低い寄生トランジスタが形成されたと等しい
状態になり、MOSトランジスタは図14に示すような
特性となる。
と、n型MOSトランジスタでは図15(a) 、p型MO
Sトランジスタでは図16(a) のようなトランジスタ特
性が得られ、図14と同じような特徴が表れている。図
15(a) 、図16(a) の特性曲線の変化を求めると、図
15(b) 、図16(b) のような変化が表れ、そこに現れ
る小さなピークは、図14に示す寄生トランジスタの特
性曲線と通常のトランジスタの特性曲線の境界での変化
を示している。なお、図15(a) 、図16(a) のゲート
電極の大きさは、ゲート長/ゲート幅を1/10であ
る。
て閾値電圧が低下する現象は、ハンプ(hump)とよばれ
る。そして、寄生トランジスタのリーク電流を低減する
ために、溝106 の肩部にイオン注入を行うことが、B. D
avari et al., IEDM 1988 pp.92-95に提案されている。
しかし、この方法では、溝106 の肩部だけでなくその周
辺にまで不純物が拡がるので素子形成領域を狭くしてし
まう。
部を熱酸化して丸めることにより、その部分での電界集
中を低減することが、提案されている。しかし、溝106
の肩部を丸めるためには、1200℃近い高温酸化が必
要になり、そのような温度では大口径の半導体ウェハが
反り易くなる。その他の方法として、CMPとRIEの
ストッパ層として、シリコン窒化層103 の代わりに多結
晶シリコン層を用い、その多結晶シリコン層をそのまま
ゲート電極として用いる方法が、'96 International El
ectron Device Meeting において発表されている。しか
し、この方法ではゲート電極及びゲート酸化層を通して
ウェル形成用の不純物イオン注入を行う必要があるため
に、ゲート酸化層がダメージを受ける。しかも、酸化防
止マスクをパターニングしてゲート電極を形成すること
になるために、CMPとRIEの処理の均一性に従っ
て、ゲート電極の高さも不均一となる。これにより、ト
ランジスタ特性のバラツキが大きくなることが懸念され
ている。
8 のシリコン基板101 から突出したシリコン酸化膜108
の側面に絶縁性サイドウォールを形成し、この絶縁性サ
イドウォールにより凹部121 を埋め込む方法が、Pierre
C. Fazan et al., IEDM 1993, PP.57-60 に記載されて
いる。しかし、この方法では、サイドウォールを形成す
る際に、絶縁層の成長のバラツキと、絶縁層のエッチバ
ックのバラツキを抑えることが必要であり、制御性良く
サイドウォールを形成することが難しい。さらに、ゲー
ト酸化層を形成する前に、サイドウォール形成のための
エッチバックを行うために、エッチバック時のイオン照
射によってシリコン基板の表面が荒れるのでゲート酸化
層への悪影響も懸念される。
が得られ、半導体ウェハの欠陥を防止することができる
半導体装置の製造方法を提供することにある。
図4に例示するように、半導体基板1の上にストッパ層
3を形成する工程と、前記ストッパ層3に第一の開口部
6aを形成し、該第一の開口部6aにより素子分離領域
Aを確定する工程と、前記第一の開口部6aを通して前
記半導体基板1をエッチングし、これにより前記半導体
基板1に溝7を形成する工程と、前記溝7の周囲にある
前記ストッパ層3を部分的にエッチングして前記第一の
開口部6aの幅を広げる工程と、前記ストッパ層3の上
と前記第一の開口部6aの中と前記溝7の内部に酸化膜
9を形成する工程と、前記ストッパ層3よりも上の前記
酸化膜9を除去する工程と、前記ストッパ層3を除去す
る工程と、前記溝7から突出した前記酸化膜9の側部を
縮小化する工程とを有することを特徴とする半導体装置
の製造方法によって解決する。
前記酸化膜9の形成はシリコン酸化膜の形成であって、
前記半導体基板1から突出した酸化膜9はフッ酸によっ
て縮小化されることを特徴とする。ここで、前記第一の
開口部6aを広げる工程における前記第一の開口部の6
a拡張幅は、前記フッ酸によって前記酸化膜9が縮小化
される幅よりも広いことを特徴とする。
前記ストッパ層3上の前記酸化膜9の除去は、研磨又は
異方性エッチングによって行われることを特徴とする。
上記した半導体装置の製造方法において、前記ストッパ
層3に第一の開口部6aを形成する前に、前記ストッパ
層3の上にマスク層4を形成した後に、前記第一の開口
部6aを形成しようとする領域上で前記マスク層4に第
二の開口部6bを形成する工程と、前記ストッパ層3の
第一の開口部6aを拡張させることによって、前記マス
ク層4は前記第一の開口部6aの上でオーバーハングさ
せる工程とをさらに有することを特徴とする。この場
合、前記第一の開口部6aの拡張の後に前記マスク層4
を除去する工程を更に含むことを特徴とし、又は、前記
第一の開口部6aの拡張の後に、前記マスク層4の前記
第二の開口部6bを前記第一の開口部6aと同等又はそ
れ以上に拡張することを特徴とする。また、前記ストッ
パ層3は窒化シリコンの成長によって形成され、前記マ
スク層4は酸化シリコンの成長又はレジストの塗布によ
って形成され、前記ストッパ層3の第一の開口部6aの
拡張は、酸化シリコンに対する前記ストッパ層3の選択
エッチングによって行われ、前記酸化膜9は酸化シリコ
ンの成長によって形成されることを特徴とする。さら
に、前記第一の開口部6aの拡張は、CF4 、CHF3、HBr
、Arのガスを任意に組み合わせるドライエッチング
か、或いは、リン酸溶液によるウェットエッチングのい
ずれかによって行われることを特徴とする。
前記ストッパ層3と前記半導体基板1の間に基板保護層
2を形成する工程をさらに有することを特徴とする。
上記した半導体装置の製造方法において、前記ストッパ
層3は窒化シリコンの成長によって形成され、前記酸化
膜9は酸化シリコンの成長によって形成されることを特
徴とする。
前記溝7を形成した後であって第一の開口部6aを拡張
する前に、前記溝7内壁に基板保護層8を形成する工程
を有することを特徴とする。上記した半導体装置の製造
方法において、前記溝7内に前記酸化膜9を形成する前
に、前記溝7内壁に基板保護層20を形成する工程を有
することを特徴とする。
前記ストッパ層の膜厚は、前記溝から突出した前記酸化
膜を跨いで形成される電極の膜厚の1.2倍以下である
ことを特徴とする。次に、本発明の作用について説明す
る。本発明によれば、半導体基板に形成した素子分離用
の溝に酸化膜を充填する場合に、溝から上方に突出する
酸化膜を溝よりも広くなるように残している。
小するようなエッチング処理を行っても、溝の中へ向け
てのエッチャントの供給が酸化膜の突起によって妨げら
れることになり、これにより、溝内の酸化膜に凹部が形
成されることが防止され、素子分離用溝を跨ぐ電極から
の電界が溝の肩で集中しなくなる。ストッパ層の開口部
を拡張するためには、その上に二酸化シリコンのような
マスク層を形成し、そのマスク層と基板の間にストッパ
層を挟み、ストッパ層を選択的に横方向に等方エッチン
グすることによってその開口部が均一に拡張する。その
選択的なエッチングは、ウェットであってもドライであ
ってもよく、窒化シリコンからなるストッパ層を使用す
る場合には、マスク層を酸化シリコンによって形成し、
ストッパ層をリン酸によるウェットエッチングか、又は
CF4 、CHF3、HBr 、Arのガスを任意に組み合わせるドラ
イエッチングによって等方的且つ選択的にエッチングす
る。
ングや汚染から保護するために、酸化シリコンのような
保護層によって溝内面を覆うのが好ましい。
を図面に基づいて説明する。図1〜図3は、本発明の半
導体装置の製造工程の一実施形態を示す断面図である。
まず、図1(a) に示すような状態になるまでを説明す
る。
主面を熱酸化して、その主面上に厚さ10nmの第一のシ
リコン酸化層2を形成する。続いて、第一のシリコン酸
化層(基板保護層)2の上にシリコン窒化層(ストッパ
層)3をCVDにより形成し、さらに、シリコン窒化層
3の上に、厚さ100nmの第二のシリコン酸化層(マス
ク層)4をCVDにより成長する。シリコン窒化層3の
厚さは40nm以上であって後述するゲート電極材の膜厚
の1.2倍以下が好ましい。その厚さの詳細について
は、後述する。
レジスト(マスク層)5を塗布し、これを露光、現像し
て素子分離領域Aに窓5aを形成する。その素子分離領
域Aの窓5aの幅は、例えば1μm以下であり、半導体
素子の微細化が進むにつれて0.2μm又はそれ以下と
小さくなる。次に、図1(b) に示すように、窓5aを通
して第二のシリコン酸化層4、シリコン窒化層3をエッ
チングして窓5aの下に開口部6a,6bを形成する。
続いて、窓5a及び開口部6a,6bを通してシリコン
基板1をエッチングして深さ0.5μmの溝7を形成す
る。これらの場合、第一及び第二のシリコン酸化層2,
4及びシリコン窒化層3のエッチングガスとしてCF4 と
CHF3とArの混合ガスを用いる。また、シリコン基板1の
エッチングガスとしてHBrとO2 の混合ガス又はCl
2 とO2 の混合ガスを用い、これにより溝7の側面が傾
斜し、その傾斜により溝7の肩部(上縁部)にかかる電
界集中を緩和させる。第二のシリコン酸化層4は、例え
ば750〜800℃の温度で形成する。
に、図1(c) に示すように、シリコン基板1の溝7の内
壁面を熱酸化して厚さ5nmの第三のシリコン酸化層(基
板保護層)8を成長し、これにより溝7の内面を第三の
シリコン酸化層8で覆う。続いて、図2(a) に示すよう
に、第一のシリコン酸化層2と第二のシリコン酸化層4
に挟まれたシリコン窒化層3を開口部6a,6bを通し
て約140℃の熱リン酸でサイドエッチングして、シリ
コン窒化層3の開口部6aを50nm程度広げる。この場
合、第一及び第二のシリコン酸化層2,4は熱リン酸に
よって殆どエッチングされないので、開口部6bでは、
第二のシリコン酸化層4がシリコン窒化層3からオーバ
ーハングした状態になり、しかも、溝7から露出するシ
リコン基板1の面は第三のシリコン酸化層8によって熱
リン酸から保護される。
酸によるウェットエッチングの他にCF4 、CHF3、HBr 、
Arのガスを任意に選択したドライエッチングでもよい。
この後に、図2(b) に示すように、希釈フッ酸液によっ
て第一、第二及び第三のシリコン酸化層2,4,8をエ
ッチングして、開口部6a,6bから露出した第一及び
第二のシリコン酸化層2,4を除去するとともに、第三
のシリコン酸化層8のうちシリコン窒化層3に対するオ
ーバーハング部分を除去する。第三のシリコン酸化層8
の横方向のエッチング量は50nm以上にする。この場
合、第二のシリコン酸化層4ではその等方エッチングに
より開口部6bがシリコン窒化層3の開口部6aよりも
拡がるとともに、第二のシリコン酸化層4での縁の角が
取れてなだらかになる。
コン酸化層9をCVDにより0.6〜1μm程度の厚さ
に成長して、第四のシリコン酸化層9によってシリコン
窒化層3及び第三のシリコン酸化層4を覆うとともに溝
7の中を埋め込むようにする。そのCVDの際にはSiH4
と酸素の混合ガスか、或いはTEOSとオゾンの混合ガ
スを使用する。第四のシリコン酸化層9の成長の後に、
約1000℃のアニールによって第四のシリコン酸化層
9の層内を緻密化する。
のシリコン酸化層4をCMPにより研磨することによ
り、シリコン窒化層3の上の第三及び第四のシリコン酸
化層4,9を除去する。その研磨は、回転する上下の定
盤(不図示)の間にシリコン基板1を挟んで行われる。
上下の定盤の回転速度をそれぞれ20rpm 、上下の定盤
間の圧力を5PSI、バックプレッシャーを5PSIと
し、研磨剤としてコロイダルシリカを主成分としたスラ
リー、又は、酸化セリウム系スラリーを用いる。このよ
うな条件ではシリコン窒化層3のエッチングレートが小
さくてこれが研磨の終点となり、この研磨を終えた状態
では第四のシリコン酸化層9がシリコン窒化層3の開口
部6aと溝7の中にのみ残ることになる。
層3を除去すると、図3(a) に示すように、溝7を埋め
込んでいる第四のシリコン酸化層9の一部がシリコン基
板1上に突起9aとし現れ、その突起7aは素子分離領
域Aから素子形成領域Bにはみ出た状態になる。この後
に、シリコン基板1上に残った第一のシリコン酸化層2
を希釈フッ酸によって除去し、さらに、シリコン基板1
の表面を熱酸化して犠牲酸化層(不図示)を成長し、シ
リコン基板1にイオン注入により一導電型のウェル10
を形成した後に、犠牲酸化層を希釈フッ酸によって除去
する。
のシリコン酸化層9の突起9aは、図3(b) に示すよう
に、縮小化して素子形成領域Bへのはみ出し量αが小さ
くなるか、或いははみ出し部分がなくなるとともに、突
起9aの肩部が丸くなる。これにより、溝7の中のシリ
コン酸化層9にはエッチャントが供給されないので、溝
7の中とその上に存在するシリコン酸化層9には従来の
ような凹部が形成されることはない。
出し量αは、図2(a) に示すシリコン窒化層3の側方へ
のエッチング量と、フッ酸による突起9aの縮小量を予
め調査しておき、犠牲酸化層除去の後で突起9aの外縁
が溝7の上縁と一致するか、或いは数nm以下と僅かに素
子形成領域Bにはみ出るように調整する。その調整は、
制御性よく行える。
シリコン酸化層9によって素子分離構造が完成する。次
に、図3(c) に示すように、シリコン基板1の表面を熱
酸化して層厚5nmのゲート酸化層(ゲート絶縁膜)11
を形成し、ついで、素子形成領域Bから素子分離領域A
にかけてゲート電極12を形成した後に、シリコン基板
1内の不純物と反対導電型の不純物をゲート電極12の
両側にイオン注入してソース、ドレインとなる不純物拡
散層13,14を形成する。これにより図4に示すMO
Sトランジスタの形成工程が終了する。
シリコン基板1にイオン注入される不純物として、ウェ
ル10がn型の場合にはp型不純物(ホウ素等)であ
り、又はウェル10がp型の場合にはn型不純物(燐、
砒素等)である。以上のような工程により形成したn型
MOSトランジスタのトランジスタ特性を測定したとこ
ろ、図5(a) のような結果が得られ、寄生MOSトラン
ジスタの存在が確認されなかった。即ち、図5(b) に示
すように、トランジスタ特性曲線には変化の顕著さを示
すピークが存在せず、閾値電圧の低下は殆ど見られなか
った。同様に、p型MOSトランジスタのトランジスタ
特性を調べたところ図6(a) のような結果が得られ、そ
のトランジスタ特性曲線の変化は図6(b) のようになっ
て寄生容量の存在が確認されなかった。なお、図5(a)
、図6(a) のゲート電極12の大きさは、ゲート長/
ゲート幅を1/10である。
図7に示すような結果が得られた。即ち、上記した実施
形態の製造工程によって形成したMOSトランジスタの
うちゲート電極の幅(即ちチャネル長方向と直行する方
向のゲート電極の長さ)を変えて閾値電圧(Vth)の変
化を調べたところ図7の三角プロットに示すように、ゲ
ート幅の変化に対して閾値電圧に殆ど変化が見られなか
った。この場合、突起9aのフッ酸処理の時間を11分
として突起9aの側部を溝7の上縁とほぼ一致するよう
にした。
に示すような構造のMOSトランジスタのゲート幅の変
化に対する閾値電圧(Vth)の変化を調べたところ、図
7の黒丸プロットに示すように、ゲート幅が小さくなる
につれて閾値電圧も小さくなることがわかった。これ
は、寄生容量のトランジスタ特性に占める影響が大きく
なるからである。
(活性領域ともいう)の幅が狭くなるにつれて、図2
(a) に示すようなシリコン窒化層3をサイドエッチング
する場合のサイドエッチングの許容量Lが重要になり、
それは次のようにして決定される。ゲート酸化層11の
形成前には、熱酸化膜を20nmエッチングする程度のフ
ッ酸処理がなされる。また、アニールを経た溝7内の第
四のシリコン酸化層9の膜質は、熱酸化膜とほぼ同じに
なる。
突起9aの幅が溝7よりも狭小になることを防止する必
要がある。その極小化を防止するためには、シリコン窒
化層3の開口部6aの両側の幅をそれぞれ溝6aよりも
20nm以上ずつ広げて突起9aの幅を予め広く確保して
おく必要がある。他方、MOSトランジスタが形成され
る活性領域の幅を狭くし、且つ開口部6aの幅を広げす
ぎると、図8に示すように、シリコン窒化層3の幅が細
くなりすぎて第二のシリコン酸化層4がリフトオフする
ことがあるのでこれを防止する必要がある。現在のとこ
ろ、横方向のエッチング量が最小の活性領域の幅の45
%であれば、第二のシリコン酸化層4がリフトオフしな
い。例えば、最小の活性領域の幅W1 が200nmの場合
には、開口部6aを通したシリコン窒化層3のサイドエ
ッチング量L1 の最大許容値は90nmである。
領域幅W1 が200nmの場合にはシリコン窒化層3のサ
イドエッチング量は20〜90nmであり、また、最小の
活性領域幅が180nmの場合には20〜81nmである。
次に、突起9aの高さを決めるシリコン窒化層3の厚さ
について説明する。図3(a) に示すように、シリコン窒
化層3の膜厚によって規定される突起9aの高さhが低
すぎると、図9に示すように、溝7の上縁(肩)とその
近傍に形成される寄生MOSトランジスタTr1が容易に
ONしてしまう。その寄生MOSトランジスタTr1はハ
ンプを生じさせる原因になる。なお、図9において符号
Tr0は、本来のMOSトランジスタを示している。
トランジスタTr1がONしないための突起9aの高さh
の低い法の限界は約40nmである。その閾値Vthは次の
式で決定される。 Vth=Vfb+2φF+√(2εsi・q・NA・2φF)×1/C0x (1) ただし、Vfbはフラットバンド電圧、φFはフェルミポ
テンシャル、εsiはシリコンの誘電率、qは電気素量
(単位はC)、NAは基板不純物濃度である。また、C
0xは、C0x=εox/dで示される。ただし、εoxは酸化
シリコンの誘電率、dはゲート酸化層の厚さであって単
位はcmである。さらに次の関係がある。
-14 (F/cm)、k=8.62×10-5、ni=1.4
5×1010、k=8.62×10-5、q=1.6×10
-19 Cである。また、T(絶対温度)=300K、Vfb
=1.054V、d=40×10-7cmとすると、式
(1)のVthは次のようなる。
り、その影響力から考えて突起9aの基板からの突出量
が小さい場合には、閾値電圧の深い(小さい)寄生容量
MOSトランジスタTr1ができてしまう。上記した条件
では、突出量が40nmで寄生MOSトランジスタTr1の
閾値が1.8Vとなるので、窒化シリコン層3の膜厚は
40nm以上が好ましいといえる。これに対して、突出量
の上限がどこまで許容されるかということについては、
寄生MOSトランジスタTr1の空乏化率又はゲート電極
の厚さによって決定される。
と、ゲート電極12を形成する際に、シリコン基板1の
活性領域に凹部が形成される。即ち、ゲート電極12を
形成するためには、図10(a) に示すように、突起9a
を覆うようにして不純物がドープされた多結晶シリコン
層12aを形成し、ついで、その多結晶シリコン層12
aをパターニングすることになる。しかし、ゲート電極
12のパターンを構成しない多結晶シリコン層12aの
うち、図10(b) のように突起9aの側面に残る部分を
完全に除去するためには、突起9aの高さのうち多結晶
シリコン膜12aの膜厚を引いた残りの量を除去するた
めのオーバエッチング時間が必要となる。このオーバエ
ッチングによれば、ゲート電極12の側方のゲート酸化
層11も同時にエッチングされるので、その後に生じる
であろうシリコン基板1のエッチングを防止する必要が
ある。このためには、ゲート電極12となる多結晶シリ
コン膜12aの1.2倍程度の突起9aの高さhが妥当
となる。例えば、ゲート電極12の膜厚を200nmとす
る場合の突起9aの高さhの上限は2400nm、ゲート
電極の膜厚を180nmとする場合の突起9aの高さhの
上限は216nmとなるのが妥当である。
四のシリコン酸化層9をシリコン窒化層3の上から除去
する際に、CMPを用いたがCF4 とCHF3の混合ガスを使
用するRIEを適用してもよい。また、シリコン窒化層
3の上の第三のシリコン酸化層4は、シリコン基板1を
エッチングして溝7を形成する際のマスクとして用いる
ものであるが、レジスト層で代用してもよく、この場合
シリコン窒化層3上の第三のシリコン酸化層4の成長は
省略してもよい。
る前に、溝の内周面に沿って図2(b) に示すように第五
のシリコン酸化層(基板保護層)20を形成しておいて
もよい。
体基板に形成した素子分離用の溝に酸化膜を充填する際
に、半導体基板から突出してはみ出る酸化膜の範囲をス
トップ層の開口部の拡張によって溝よりも広く画定した
ので、その後の基板表面で酸化膜を縮小するようなエッ
チング処理を行っても、溝の中へ向けたエッチャントの
供給が抑制されることになり、これにより、溝の中とそ
の上に存在する酸化膜に凹部が形成されることを防止で
き、素子分離領域に形成される電極からの電界が溝の肩
で集中することを防止できる。
工程の一実施形態を示す断面図(その1)である。
工程の一実施形態を示す断面図(その2)である。
程の一実施形態を示す断面図(その3)である。
施形態を経て形成されたMOSトランジスタを示す断面
図である。
したn型MOSトランジスタのゲート電圧とドレイン電
流の関係を示すトランジスタ特性図であり、図5(b) は
図5(a) のゲート電圧に対するlog IDの変化を示す図
である。
したp型MOSトランジスタのゲート電圧とドレイン電
流の関係を示すトランジスタ特性図であり、図6(b) は
図6(a) のゲート電圧に対するlog IDの変化を示す図
である。
MOSトランジスタと従来工程により形成されたMOS
トランジスタのそれぞれの逆狭チャネル効果を示す特性
図である。
用するシリコン窒化層のサイドエッチングの最適化を説
明するための断面図である。
されるMOSトランジスタと、素子分離領域の溝の上縁
に形成される寄生トランジスタの断面とこれに対応する
トランジスタの等価回路図である。
上に形成されるシリコン酸化膜の突起の高さとゲート電
極を構成する多結晶シリコン膜の厚さとの関係を示す断
面図である。
造工程の一例を示す断面図(その1)である。
工程の一例を示す断面図(その2)である。
工程の素子分離の酸化膜に形成される欠陥を示す断面図
である。
ジスタのトランジスタ特性図である。
型MOSトランジスタのゲート電圧とドレイン電流の関
係を示すトランジスタ特性図であり、図15(b) は図1
5(a) のゲート電圧に対するlog IDの変化を示す図で
ある。
型MOSトランジスタのゲート電圧とドレイン電流の関
係を示すトランジスタ特性図であり、図16(b) は図1
6(a) のゲート電圧に対するlog IDの変化を示す図で
ある。
酸化層、3…シリコン窒化層(ストップ層)、4…第二
のシリコン酸化層、5…レジスト、6a,6b…開口
部、7…溝、8…第三のシリコン酸化層、9…第四のシ
リコン酸化層、9a…突起、10…ウェル、11…ゲー
ト酸化膜、12…ゲート電極、13、14…不純物拡散
層。
Claims (12)
- 【請求項1】半導体基板の上にストッパ層を形成する工
程と、 前記ストッパ層に第一の開口部を形成し、該第一の開口
部により素子分離領域を確定する工程と、 前記第一の開口部を通して前記半導体基板をエッチング
し、これにより前記半導体基板に溝を形成する工程と、 前記溝の周囲にある前記ストッパ層を部分的にエッチン
グして前記第一の開口部の幅を広げる工程と、 前記ストッパ層の上と前記第一の開口部の中と前記溝の
内部に酸化膜を形成する工程と、 前記ストッパ層よりも上の前記酸化膜を除去する工程
と、 前記ストッパ層を除去する工程と、 前記溝から突出した前記酸化膜の側部を縮小化する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項2】前記酸化膜の形成はシリコン酸化膜の形成
であって、前記半導体基板から突出した前記酸化膜はフ
ッ酸によって縮小化されることを特徴とする請求項1記
載の半導体装置の製造方法。 - 【請求項3】前記第一の開口部を広げる工程における前
記第一の開口部の拡張幅は、前記フッ酸によって前記酸
化膜が縮小化される幅よりも広いことを特徴とする請求
項2記載の半導体装置の製造方法。 - 【請求項4】前記ストッパ層上の前記酸化膜の除去は、
研磨又は異方性エッチングによって行われることを特徴
とする請求項1記載の半導体装置の製造方法。 - 【請求項5】前記ストッパ層に第一の開口部を形成する
前に、前記ストッパ層の上にマスク層を形成した後に、
前記第一の開口部を形成しようとする領域上で前記マス
ク層に第二の開口部を形成する工程と、 前記ストッパ層の第一の開口部を拡張させることによっ
て、前記マスク層は前記第一の開口部の上でオーバーハ
ングさせる工程とをさらに有することを特徴とする請求
項1記載の半導体装置の製造方法。 - 【請求項6】前記第一の開口部の拡張の後に前記マスク
層を除去する工程を更に含むことを特徴とする請求項5
記載の半導体装置の製造方法。 - 【請求項7】前記第一の開口部の拡張の後に、前記マス
ク層の前記第二の開口部を前記第一の開口部と同等又は
それ以上に拡張することを特徴とする請求項5記載の半
導体装置の製造方法。 - 【請求項8】前記ストッパ層は窒化シリコンの成長によ
って形成され、 前記マスク層は酸化シリコンの成長又はレジストの塗布
によって形成され、 前記ストッパ層の第一の開口部の拡張は、酸化シリコン
に対する前記ストッパ層の選択エッチングによって行わ
れ、 前記酸化膜は酸化シリコンの成長によって形成されるこ
とを特徴とする請求項5記載の半導体装置の製造方法。 - 【請求項9】前記ストッパ層と前記半導体基板の間に基
板保護層を形成する工程をさらに有することを特徴とす
る請求項1記載の半導体装置の製造方法。 - 【請求項10】前記溝を形成した後であって第一の開口
部を拡張する前に、前記溝内壁に基板保護層を形成する
工程を有することを特徴とする請求項1記載の半導体装
置の製造方法。 - 【請求項11】前記溝内に前記酸化膜を形成する前に、
前記溝内壁に基板保護層を形成する工程を有することを
特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項12】前記ストッパ層の膜厚は、前記溝から突
出した前記酸化膜を跨いで形成される電極の膜厚の1.
2倍以下であることを特徴とする請求項1記載の半導体
装置の製造方法。
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