KR100276435B1 - 자기정렬된 소오스/드레인 씨엠오에스 소자 제조방법 - Google Patents

자기정렬된 소오스/드레인 씨엠오에스 소자 제조방법 Download PDF

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Abstract

본 발명은 자기정렬된 소오스/드레인 구조를 가지는 CMOS 소자에서 채널이 형성되는 영역에 결함이 없는 소자를 제조하는 방법에 관한 것이다. 기존의 자기정렬된 소오스/드레인 구조를 가지는 CMOS 소자에서는 채널이 형성되는 부분의 표면이 건식식각에 의하여 손상을 받게 되어 반송자(carrier)의 이동도(mobility)가 감소됨으로 동작속도가 저하되는 단점을 가지고 있다. 본 발명은 기존의 자기정렬된 소오스/드레인 CMOS 소자 제조방법에서 상기한 단점을 극복하기 위하여, 게이트의 측면에 산화막대신 질화막을 사용한 스페이서를 이용함으로써, 채널 부분에 손상이 없는(Damage-free) 소자를 제작할 수 있는 방법에 관한 것이다.

Description

자기정렬된 소오스/드레인 씨엠오에스 소자 제조방법
본 발명은 자기정렬된 소오스/드레인 구조를 가지는 CMOS 소자의 제조방법에서, 소자가 형성되는 채널(channel) 부분의 건식식각에 의한 결정 결함을 제거하여 반송자 이동도가 높은 소자의 제조방법에 관한 것으로서, 특히 실리콘 질화막 스페이서를 이용한 손상 없는 자기정렬된 소오스/드레인 CMOS 소자 제조방법에 관한 것이다.
이러한 본 발명은 기존의 자기정렬된 소오스/드레인 구조를 가지는 CMOS 소자 구조와는 게이트 측면의 구성이 크게 다르게 구성되어 있으며, 게이트 부분에 결정결함이 없어짐으로 인하여 동작속도를 개선하고, 소오스/드레인의 상호 연결을 다결정 실리콘의 구조와 역할을 갖는 기존의 자기정렬된 CMOS 소자의 형태를 따른다.
도 1은 종래기술의 제조방법으로 제조된 자기정렬된 소오스/드레인 CMOS 소자의 단면을 나타낸다. 이를 설명하면 다음과 같다.
도면부호 '11' 은 기판을 나타내고 있는데, NMOS 소자에 대하여는 p-우물(well), PMOS 소자에 대하여는 n-우물을 나타낸다. '12'는 필드산화막(field oxide)을, '13' 은 기판 및 소오스/드레인 격리 산화막을, '14'는 소오스/드레인 연결 다결정 실리콘(Interconnection poly-silicon) 혹은 소오스/드레인 연결 비정질 실리콘에 의하여 확장된 소오스/드레인을 나타내고 있는데, 이 확장된 소오스/드레인은 NMOS 인 경우에는 인(P), PMOS 인 경우에는 붕소(B)를 각각 이온주입하여 형성시킨다. '15'는 실리콘 산화막(Silicon oxide), '16'은 1차 금속전극(First metal electrode)을 나타낸다. 그리고, '17'은 국부 연결 다결정 실리콘을 나타내고 있으며, 자기정렬된 소오스/드레인 구조를 가지는 CMOS 소자 제작 과정 중 가장 중요한 부분이다. 그 이유는, 이 국부 연결층 형성 후, '18'의 게이트와 소오스/드레인의 격리 산화막인 스페이서(spacer) 산화막을 형성하고, '19'의 게이트 산화막을, '20'은 게이트 전극인 다결정 실리콘을 각각 형성함으로써, '21'의 CMOS 소자의 자기정렬된 소오스/드레인을 형성할 수 있기 때문이다.
CMOS 소자의 축소(scaling down)에 따라 소오스/드레인 접합의 깊이도 같은 비율로 줄어들어야 하는데, 기존의 소자기술에서는 이의 실현이 매우 어려운 것이 사실이다. 특히, PMOS 소자의 제작에 있어 소오스/드레인 접합은 주로 B 이온을 주입 후 열처리함으로써 얻어지는데, B 의 확산계수가 크기 때문에 얕은 접합을 형성하기가 매우 어렵다. 따라서, 이의 실현을 위하여 여러 가지 방법이 동원되고 있는데, 그 중의 대표적인 것이 기존의 방법에 따라 소오스/드레인에 이온주입 후, 얕은 접합을 형성하기 위한 급속열처리 방법으로 실현하는 것이다. 그러나, 이러한 방법은 공정의 균일도가 좋지 않기 때문에 집적회로를 제작하는 데에는 여러 가지 문제점을 안고 있다. 이러한 문제점을 해결하기 위하여 자기정렬된 소오스/드레인 구조를 가지는 CMOS 소자가 최근에 제안되어 동작속도에서 큰 성과를 얻었다. 즉, 소오스/드레인의 얕은 접합을 안정적으로 구현할 수 있는 것이며, 다결정 실리콘을 소오스/드레인 접합의 확산원으로 사용하기 때문에 기존의 장비를 그대로 사용할 수 있으며, 접합 깊이의 조절이 수월하며, 균일한 접합을 얻을 수 있다. 또한, 소오스/드레인의 면적이 기존의 그것에 비하여 현저히 줄어듦으로써, 접합 정전 용량의 감소로 인하여 동작속도 특성의 향상이 두드러진다. 또한, 소오스/드레인이 자기 정렬되므로 소자의 특성을 안정적으로 얻을 수 있다. 그러나, 이 소자에서 가장 큰 단점은 채널이 형성되는 부분에서의 결정결함이다. 이 결정결함은 이 소자의 구조를 형성해가는 과정에서 건식식각을 사용할 때, 피할 수 없는 문제이다. 이 결정결함으로 인해 반송자의 이동도가 저하되기 때문이다.
상술한 종래기술에 대해 부연하여 설명하면, 자기정렬된 소오스/드레인 구조를 가지는 CMOS 소자는, 기존의 CMOS 소자와 게이트와 소오스/드레인의 형성 순서를 서로 바꿈으로써 이루어진다. 이 때, 소오스/드레인이 자기정렬된 형태를 따르게 되며, 이 자기정렬된 소오스/드레인의 중앙 부에 게이트를 형성하게 된다. 소오스/드레인의 상호 연결은 기존의 제조방법과 달리 다결정 실리콘 혹은 비정질 실리콘을 사용하는 데, 이 연결선을 확산원으로 하여 소오스/드레인을 형성시키는 것이다. 이렇게 함으로써, 기존의 소자에서 문제점으로 남아 있는 소오스/드레인에서의 얕은 접합의 형성을 손쉽게 해결할 수 있으며, 소오스/드레인의 면적을 기존의 소자보다 현저히 줄여 소오스/드레인의 접합정전용량을 대폭 감소시킴으로 소자의 동작 속도를 개선한 것 등 여러 가지 장점을 가진다. 그러나, 상기 도 1에 도시된 바와 같은 종래의 자기정렬된 소오스/드레인 구조를 가지는 CMOS 소자에서는 채널이 형성되는 부분의 표면이 건식식각에 의하여 손상을 받게 되어 반송자(carrier)의 이동도(mobility)가 감소됨으로 동작속도가 저하되는 단점을 가지고 있다.
따라서, 본 발명에 의한 CMOS 제조방법은 Deep submicron 용 소자에의 응용을 겨냥하여, 공정의 난이도는 기존의 소자와 비슷하지만 기존의 소자가 가지고 있는 여러가지 문제점을 해결하여 보다 빠른 속도로 동작하는 CMOS 소자를 제작하기 위한 것으로서, 종래기술에서 발생했던 채널 부분의 결정결함을 게이트 측면의 스페이서를 산화막 대신 질화막을 사용하여 완전히 제거함으로써, 동작속도의 개선을 이루고, 소오스/드레인을 자기정렬 시킴으로써, 보다 안정적인 소자를 제작할 수 있도록 하는데 그 목적이 있다.
도 1은 종래의 제조방법에 의하여 제조된 자기정렬된 소오스/드레인 CMOS 구조의 단면도,
도 2는 본 발명에 의하여 제조된 손상 없는 자기정렬된 소오스/드레인 CMOS 구조의 단면도,
도 3a∼도 3j는 본 발명에 의한 CMOS 소자의 제조방법을 나타내는 단면도,
〈도면의 주요 부분에 대한 부호의 설명〉
31 : p-우물(PMOS 인 경우에는 n-우물) 32 : 필드산화막
33 : 기판 및 소오스/드레인 격리 산화막
34 : 소오스/드레인 연결 다결정 실리콘 35 : 실리콘 산화막
36 : 소오스/드레인 다결정 실리콘 국부 전극
37 : 스페이서 질화막 38 : 스페이서 질화막
39 : 실리콘 산화막 40 : 게이트 산화막
41 : 게이트 폴리 실리콘 42 : 자기정렬된 소오스/드레인
43 : 실리콘 산화막 44 : 1차 금속배선
51 : 기판, p-Well(PMOS 인 경우에는 n-Well)
52 : 필드산화막
53 : 소오스/드레인의 격리 산화막
54 : 소오스/드레인 연결 다결정 실리콘 55 : 화학증착 산화막
56 : 다결정 혹은 비정질 실리콘 57 : 화학증착 질화막
58 : 스페이서 질화막 59 : 열산화막
60 : 게이트 산화막 61 : 게이트 다결정 실리콘
62 : 소오스/드레인 63 : 산화막
64 : 1차 금속배선
본 발명은 자기정렬된 소오스/드레인 구조를 가지는 CMOS의 제조방법에서, 소자가 형성되는 채널 부분의 건식식각에 의한 결정 결함을 제거하여 반송자 이동도가 높은 소자의 제조방법에 관한 것이다. 본 발명은 자기정렬된 소오스/드레인 구조를 가지는 CMOS 에서 측벽 스페이서(side wall spacer)를 실리콘 산화막을 사용하는 것이 보통이나, 그렇게 되면 소자가 형성되는 채널 부분의 다결정 실리콘 혹은 비정질 실리콘을 제거하는 과정에서 건식 식각에 의한 결정 결함의 생성은 피할 수 없게 된다. 이러한 문제를 해결하기 위하여 측벽 스페이서를 실리콘 질화막으로 형성시키는 것을 특징으로 하며, 채널이 형성되는 부분의 식각을, 열산화막 형성 후 건식식각 대신 습식식각을 이용하는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명한다.
먼저, 도 2는 본 발명에 의한 제조방법으로 형성된 소자의 단면도를 나타내고 있다. 상세한 설명은 도 3의 제작과정을 통하여 설명하도록 하겠다.
도 3a의 공정은, 도 3a에 도시된 바와 같이, 도면부호 '51'이 실리콘 기판을 나타내며, 그것은 NMOS 소자에 대하여는 p-우물, PMOS 소자에 대하여는 n-우물을 나타낸다. 도면부호 '52'는 필드산화막을 나타내고 있으며, '53'은 소오스/드레인을 기판과 격리시키기 위한 격리 산화막을 나타내고 있다. '54'는 다결정 실리콘 혹은 비정질 실리콘을 사용한다. 이 다결정 혹은 비정질 실리콘층은 뒤에서 기판에 형성될 소오스/드레인에의 연결층으로 사용된다. 이를 위하여 NMOS 일 때에는 P를, PMOS 일 때에는 B를 각각 이온주입하고, '55' 의 산화막을 증착한다. 이 화학 증착 산화막(55)은 일종의 완충 산화막으로 뒤에서 언급할 '56' 의 다결정 실리콘을 산화시켜 습식식각 시 식각 보호막으로 사용된다.
도 3b의 공정은, 도시된 바와 같이, 상기 도 3a 공정 후, 감광막을 도포하여 소오스/드레인 마스크로 화학 증착 산화막(55), 소오스/드레인 연결 다결정 실리콘(54) 및 소오스/드레인의 격리 산화막(53) 순으로 각각 식각하여, 자기정렬된 소오스/드레인의 패턴을 형성한 것을 나타내고 있다. 도 3c의 공정은, 도시된 바와 같이, 상기 도 3b 공정에서 형성된 소오스/드레인 영역에 역시 다결정 혹은 비정질 실리콘(56)과 질화막(57)을 각각 화학 증착한 모습을 보여주고 있다. 이때, 다결정 혹은 비정질 실리콘(56)은, 상기 다결정 실리콘(54)의 연결층과 기판에 형성되는 소오스/드레인의 국부적 연결선이 되고, 연결층으로부터 불순물이 기판(51)으로 확산되는 통로를 형성한다. 따라서, 이 확산통로를 조절함으로써 기판에 형성되는 소오스/드레인의 접합깊이를 조절할 수 있게 된다. 이러한 방법은 기존의 CMOS 제작기술에서 문제점으로 지적되고 있는 PMOS 의 소오스/드레인에서의 얕은 접합을 형성하는데 어려운 문제를 손쉽게 해결할 수 있다는 것이다. NMOS 의 경우에도 마찬가지 방법으로 형성시키나, 소오스/드레인 연결 다결정 실리콘(54)에 이온주입되는 불순물만 다르다.
다음으로, 도 3d의 공정은, 상기 도 3c의 공정을 거친 후, 질화막(57)을 다결정 실리콘(56)의 경계부까지 식각하여 게이트의 측벽 스페이서 질화막(58)을 형성한 도면이다. 기존의 자기정렬된 소오스/드레인 구조를 가지는 CMOS 기술에서는 이 부분을 산화막을 사용하였으나, 본 발명에서는 열산화막 성장 시 선택적 산화막을 형성하기 위하여 질화막을 사용한다.
도 3e의 공정은, 상기 3d의 공정에서 남겨진 다결정 실리콘을 국부적 연결층만을 남기고 선택적으로 산화시켜 소자가 만들어질 부분을 보호하기 위한 공정이다. 이러한 선택적 산화막을 형성할 수 있는 것은 게이트의 측벽 질화막을 사용함으로 가능하다. 즉, 실리콘 질화막 위에서는 산화막이 자라지 않는 성질을 이용하여 측면의 질화막으로 보호된 국부적 연결층을 제외한 모든 부분에서 열산화막(59)을 성장시킨다.
도 3f의 공정에서는, 상기 도 3e의 공정에서 성장된 열산화막(59)을 습식식각한 것이다. 이와 같은 도 3e와 도 3f의 공정에서, 소자가 만들어질 채널 부분에서의 결정결함(damage)은 모두 제거 된다. 이렇게 결정결함을 모두 제거한 상태에서 게이트 산화막을 성장시키고 소자를 제작함으로써, 기존의 자기정렬된 소오스/드레인 구조를 가지는 CMOS 소자의 반송자 이동도를 높여 한층 더 고속으로 동작하는 CMOS 소자를 만들 수 있다.
도 3g의 공정에서는, 상기 도 3f 공정에서 습식식각된 부분에 게이트 산화막(Gate Oxide)(60)을 형성한 도면으로서, 이것은 기존의 게이트 형성과 동일한 방법으로 이루어 진다. 즉, 희생 산화막을 형성하여 문턱전압(threshold voltage)을 조절하기 위한 이온주입을 실시한 후, 희생 산화막을 모두 제거한 다음에 게이트 산화막(60)을 형성하게 된다. 이 게이트 산화막(60)을 형성하는 과정에서 소오스/드레인 연결층(54)의 불순물이 국부적 연결층(56)을 통하여 기판으로 확산되어 자기정렬된 소오스/드레인(후술할 도 3i 의 도면부호 '62')의 일부가 형성된다.
다음으로, 도 3h의 공정에서는, 게이트 산화막 형성 및 자기정렬된 소오스/ 드레인에 게이트 연결선인 게이트 다결정 실리콘(61)을 도포하여 POCl3로 도우핑하여 n+형 다결정 실리콘으로 게이트 전극을 형성한 것이다. 이 과정에서 POCl3로 다결정 실리콘을 도우핑할 때, 자기정렬된 소오스/드레인(62)이 완전한 형태로 형성된다.
도 3i의 공정은, 기계 화학적 연마법으로 상기 도포된 다결정 실리콘(61)을 연마하여 평탄화한 것이다. 다결정 실리콘을 기계 화학적 연마법으로 평탄화하는 것은 금속배선으로 이어지는 다음 공정에서 많은 잇점을 가지게 된다. 즉, 기존의 기술에서는 1차 금속배선 시, BPSG 같은 물질을 사용하여 산화막의 플로우(flow)를 이용한 평탄화를 어느 정도 달성하기는 하지만, 본 발명에 의한 평탄화는 웨이퍼 전체에 걸쳐 평탄화 되므로, 다음의 금속배선 공정들이 훨씬 수월하게 진행될 수 있다.
마지막으로, 도 3j의 공정은, 게이트 다결정 실리콘 형성 및 평탄화 후, 절연막으로 산화막(63)을 도포하여 1차 금속배선(64)을 형성한 것이다. 이후의 2차 금속배선 이상의 제조방법은 기존의 방법과 같다. 이 방법에 대한 것은 생략하였다.
이와 같은 본 발명에 의한 CMOS 제조방법은 기존의 CMOS 소자 제조방법과 달리, 자기정렬된 소오스/드레인을 형성함으로써 형태를 안정적으로 얻을 수 있을 뿐만 아니라, 다결정 실리콘을 소오스/드레인의 확산원으로 사용함으로써 P 와 B 의 확산계수가 거의 비슷하기 때문에 소오스/드레인의 얕은 접합을 용이하고 균일하게 얻을 수 있으며, NMOS 및 PMOS 의 형태가 거의 동일하게 이루어 질 수 있다. 또한, 게이트 산화막 밑부분의 채널 영역의 결정결함을 완전히 제거함으로써 기존의 자기정렬된 소오스/드레인 구조를 가지는 CMOS 소자보다 빠른 동작특성을 얻을 수 있다.
이상과 같은 본 발명은 기존의 기술이 가지고 있는 문제점 중의 하나인 소오스/드레인에서의 얕은 접합을 안정적으로 쉽게 얻을 수 있고, 소오스/드레인 면적의 현저한 감소로 정전용량의 감소를 야기하여 같은 조건에서 기존의 소자보다 동작속도에 있어서 크게 향상된다. 이것은 앞으로 전개될 deep submicron 소자에 의 적용과 제작에 대한 접근을 쉽게 할 수 있다는 이점이 있다. 자기정렬된 소오스/드레인에서 국부적 상호 연결 다결정 실리콘에 의한 게이트 길이를 바로 조절할 수 있다는 것은 deep submicron 소자에의 응용을 더한층 높일 수 있는 장점도 가지게 된다. 또한, channel 형성 부분의 반송자 이동도를 높여 구조적 개선을 통하여 빠른 동작특성을 보이는 소자의 제작이 가능하다.

Claims (5)

  1. 자기정렬된 소오스/드레인을 가지는 CMOS 소자 제조방법에 있어서,
    실리콘 기판(51) 위에 순차로 필드 산화막(52), 상기 기판과 소오스/드레인을 격리시키기 위한 격리 산화막(53), 상기 기판에 형성될 소오스/드레인에의 연결을 위한 다결정 실리콘(54) 및 화학 증착 산화막(55)을 형성하는 제 1 공정과;
    상기 산화막(55), 다결정 실리콘(54), 산화막(53) 순으로 식각하여 자기정렬된 소오스/드레인의 패턴을 형성하는 제 2 공정과;
    상기 형성된 소오스/드레인 영역에 연결 다결정 실리콘(54)으로부터 이온 주입되는 불순물이 기판으로 확산되는 국부적 통로인 다결정 혹은 비정질 실리콘(56)을 형성한 후, 그 위에 질화막(57)을 각각 화학 증착하는 제 3 공정과;
    상기 질화막(57)을 다결정 실리콘(56)의 경계부까지 식각하여 게이트의 측벽 스페이서 질화막(58)을 형성하는 제 4 공정과;
    소자가 만들어질 채널 부분에서의 결정결함을 제거하기 위해 상기 게이트의 측벽 질화막(58)을 사용하여 남겨진 연결 다결정 실리콘(56)을 제외한 모든 부분을 선택적으로 산화시켜 열산화막(59)을 성장시킨 후 식각하는 제 5 공정과;
    상기 식각된 결과물에 게이트 산화막(60)을 형성하고, 이 결과물 전면에 게이트 연결선인 다결정 실리콘(61)을 도포하면서 자기정렬된 소오스/드레인(62)을 완전한 형태로 형성하는 제 6 공정과; 및
    상기 게이트 다결정 실리콘(61)을 평탄화한 후, 절연막을 도포하여 1차 금속배선을 형성하는 제 7 공정을 포함하는 것을 특징으로 하는 자기정렬된 소오스/드레인 CMOS 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 확산 통로를 조절하여 기판에 형성되는 소오스/드레인의 접합 깊이를 조절하는 것을 특징으로 하는 자기정렬된 소오스/드레인 CMOS 소자 제조방법.
  3. 제 1 항에 있어서,
    상기 열산화막(59)은 습식식각을 사용하는 것을 특징으로 하는 자기정렬된 소오스/드레인 CMOS 소자 제조방법.
  4. 제 1 항에 있어서,
    상기 게이트 다결정 실리콘(61)은 기계 화학적 연마법으로 평탄화하는 것을 특징으로 하는 자기정렬된 소오스/드레인 CMOS 소자 제조방법.
  5. 제 4 항에 있어서,
    상기 웨이퍼 전체에 걸쳐서 평탄화하는 것을 특징으로 하는 자기정렬된 소오스/드레인 CMOS 소자 제조방법.
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