KR20020002815A - 에스오아이 소자의 제조방법 - Google Patents
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Abstract
본 발명은 에스오아이 소자의 제조 방법에 관한 것으로, 보다 구체적으로, 완전한 소자 분리막을 갖는 에스오아이 소자 제조 방법을 게시한다.
게시된 본 발명은 매몰 산화막이 형성된 실리콘 기판 상부에 완전한 소자분리막을 갖는 액티브 실리콘층을 형성하는 단계; 상기 액티브 실리콘층 상부에 박막의 열산화막을 형성한 후, 상기 액티브 실리콘층 내부에 고농도 불순물 이온 주입을 수행하는 단계; 상기 이온 주입된 반도체 기판을 열처리하여 고농도 불순물 도핑 영역을 형성하는 단계; 상기 박막의 열산화막을 제거하여 액티브 실리콘층을 노출시키고, 노출된 상기 액티브 실리콘층 상부에만 선택적으로 박막의 에피 실리콘막을 성장시키는 단계; 상기 성장된 박막의 에피 실리콘막 상부에 게이트 절연막, 게이트 전극과 게이트 전극 보호용 절연막을 차례로 형성하는 단계; 상기 게이트 적층구조를 패터닝한 후, 노출된 액티브 실리콘층 내에 접합 형성을 위한 이온주입 공정을 수행하여 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상부에 콘택홀을 구비하는 층간절연막을 형성한 후, 상기 콘택홀 내에 금속막을 매립하여 금속배선을 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.
Description
본 발명은 에스오아이(SOI) 소자의 제조 방법에 관한 것으로, 보다 구체적으로, 완전한 소자 분리막을 갖는 SOI 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 집적회로, 특히 CMOS-LSI는 고속화와 집적도의 향상이 지속적으로 요구되고 있다.
현재까지의 성능 향상은 주로 스케일링(scaling)으로 달성할 수 있었다. 서브 마이크론까지는 일정의 전원 전압으로 스케일링을 이룰수 있었기 때문에 동작 속도도 큰폭으로 향상시키는 것이 가능하였다. 그러나, 서브 마이크론 이하에서는 전원 전압도 저하되기 때몬에, 단순 스케일링 만으로는 속도의 향상을 달성할 수 없다.
이에 따라, 이러한 문제점을 해결하기 위하여 새로운 기술의 개발이 계속되고 있으며, 그 중 하나로 절연체층 상에 소자를 형성하는 액티브 반도체층이 형성된 즉, SOI 구조가 제안되었다.
이러한 SOI 기판을 이용하여 완전한 소자분리막을 갖는 반도체 소자를 형성할 때, 상기 반도체층 즉, 액티브 실리콘막의 두께가 균일하지 않아서 소자의 문턱전압 차이를 가져올 수 있다. 이를 개선하기 위하여 액티브 실리콘막의 채널 영역에 국부적으로 고농도로 도핑된 영역을 형성하여, 액티브 실리콘 두께에 따른 문턱전압 변화를 줄일 수 있다.
첨부된 도면, 도 1a 내지 도 1c는 액티브 실리콘막의 채널 영역에 국부적으로 고농도의 도핑된 영역을 형성하는 종래의 SOI 소자 제조 방법에 관한 것이다.
도 1a를 참조하면, 매몰 산화막(2)이 형성된 실리콘 기판(1) 상부에 완전한 소자분리막(3)을 갖는 액티브 실리콘층(4)을 형성한다.
그런 다음, 도 1b를 참조하면, 상기 액티브 실리콘층(4)을 일정한 두께로 식각한 다음, 고농도 이온을 상기 식각된 액티브 실리콘층(4) 내에 이온 주입한다. 그리고 나서, 상기 이온 주입된 액티브 실리콘층(4)의 구조를 갖는 반도체 기판(1)을 열처리하여 활성화된 고농도 이온 도핑영역(5)을 형성한다.
그 다음으로, 도 1c를 참조하면, 상기 액티브 실리콘층(4) 상부에 소정부분 실리콘막을 형성시키는 선택적 에피택셜 성장을 진행함으로써, 액티브 실리콘층(4) 상부에 박막의 에피 실리콘막(6)을 형성한다.
이후, 도시되지는 않았으나, 상기 결과물상에 게이트 적층구조 및 소오스/드레인 영역을 형성한 다음, 콘택홀 상에 금속배선을 형성하는 트랜지스터 공정이 계속 진행된다.
그러나, 상기와 같은 종래의 완전한 소자 분리막을 구비하는 SOI 소자 제조방법은 다음과 같은 문제점이 있다.
상기 완전한 소자 분리막이 양 측벽에 형성된 액티브 실리콘층(4)을 식각할 시, 상기 액티브 실리콘층(4)의 손상 및 소자 분리막 측벽의 불완전한 구조로 인하여 선텍적 에피 성장 시 결함 생성을 피하기 어려우며, 또한 소자 분리막 측벽 부분에 퍼싯(facet, 6a) 즉, 일정한 면의 기울기를 갖는 실리콘막이 성장되므로 소자 특성 악화를 피할 수 없다.
이에 따라, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 상기 액티브 실리콘막을 식각하지 않고도 액티브 실리콘막 내에 국부적으로 고농도 도핑 영역을 갖는 에스오아이 소자의 제조방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1c는 종래의 에스오아이 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 에스오아이 소자의 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호 설명 *
11 : 반도체 기판 12 : 매몰 산화막
13 : 소자 분리막 14 : 액티브 실리콘층
15 : 고농도 불순물 도핑 영역 16 : 박막의 에피 실리콘막
17 : 게이트 절연막 18 : 게이트 전극용 금속막
19 : 하드 마스크용 절연막 20 : 게이트 전극
21 : 스페이서 22 : 소오스/드레인 영역
23 : 층간 절연막 24 : 금속막
상기와 같은 문제점을 해결하기 위하여, 본 발명은 매몰 산화막이 증착된 실리콘 기판 상부에 완전한 소자분리막을 갖는 액티브 실리콘층을 형성하는 단계; 상기 액티브 실리콘층 상부에 박막의 열산화막을 형성한 후, 상기 액티브 실리콘층 내부에 고농도 불순물 이온 주입을 수행하는 단계; 상기 이온 주입된 반도체 기판을 열처리하여 고농도 불순물 도핑 영역을 형성하는 단계; 상기 박막의 열산화막을 제거하여 액티브 실리콘층을 노출시키고, 노출된 상기 액티브 실리콘층 상부에만 선택적으로 박막의 에피 실리콘막을 성장시키는 단계; 상기 성장된 박막의 에피 실리콘막 상부에 게이트 절연막, 게이트 전극과 게이트 전극 보호용 절연막을 차례로 형성하는 단계; 상기 게이트 적층구조를 패터닝한 후, 노출된 액티브 실리콘층 내에 접합 형성을 위한 이온주입 공정을 수행하여 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상부에 콘택홀을 구비하는 층간절연막을 형성한 후, 상기 콘택홀 내에 금속막을 매립하여 금속배선을 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.
상기 고농도 불순믈 도핑 영역의 이온은 상기 소오스/드레인 영역의 이온과 반대 타입의 이온을 이용하고, 상기 고농도 불순물 이온 주입 시 저에너지 이온주입법 또는 플라즈마 이온주입법을 이용하여 이온주입한다.
상기 어닐링은 바람직하게 고속열공정 또는 레이저 어닐링으로 수행하여 고농도 불순믈 영역을 형성한다.
상기 선택적으로 형성하는 에피 실리콘 박막 성장은 LPCVD 장비 또는 UHV CVD 장비를 이용하여 바람직하게 100 ~ 500Å 정도의 두께로 형성한다.
아울러, 상기 에피 실리콘박막 성장을 대신하여 선택적으로 실리콘 게르마늄막으로 100 ~ 500Å 정도 두께로 형성하는 것을 더 포함한다. 이 때, 상기 에피 실리콘 게르마늄막의 채널을 보호하기 위해 선택적 에피 실리콘 박막을 30 ~ 200Å의 두께로 성장시킨다.
상기 게이트 전극 형성 전, 실리콘 산화막 또는 고유전율 박막의 게이트 절연막을 형성하는 것을 더 포함한다. 이 때 상기 고유전율 박막은 질화산화막, 알루미늄 산화막, 지르코늄 산화막, 하프늄 산화막, 또는 그 복합 산화막으로 구성한다.
또한, 상기 게이트 전극은 폴리 실리콘막, 확산 방지 금속막, 또는 고내열 금속막으로 구성하거나, 상기 막들을 조합하여 게이트 전극을 형성한다. 이 때 상기 확산 방지 금속막은 티타늄 질화막, 탄탈륨 질화막, 또는 텅스텐 질화막 등의 금속 질화막을 사용한다. 또한 상기 고내열 금속막은 티타늄, 탄탈륨, 텅스텐, 또는 백금 등을 사용한다.
상기, 박막의 열산화막은 바람직하게 30 ~ 200Å의 두께로 형성한다.
(실시예)
이하, 첨부한 도면을 참조하여, 본 발명의 완전한 소자 분리막을 구비한 에스오아이 소자의 제조 방법을 상세히 설명한다.
도 2a를 참조하면, 매몰 산화막(12)이 증착된 실리콘 기판(11) 상부에 완전한 소자분리막(13)을 갖는 액티브 실리콘층(14)을 형성한다. 그런 다음, 상기 액티브 실리콘층 상부에 후속의 이온 주입에 의한 실리콘막의 손상을 막기 위해 박막의 열산화막 (도시되지 않음)을 형성한다. 이 때 상기 열산화막은 바람직하게 50 ~ 500Å 정도의 두께로, 더욱 바람직하게 30 ~ 200Å의 두께로 형성한다.
도 2b를 참조하면, 상기 열산화막이 형성된 액티브 실리콘층(14) 내에 고농도 불순물 도핑 영역을 형성하기 위하여 고농도 불순물 이온 주입을 수행한다. 이 때 상기 고농도의 불순물 이온은 후속 접합영역 형성시 소오스/드레인 영역내에 주입되는 이온과 반대 타입의 이온으로 주입한다. 예컨데, 접합 영역상에 p타입의 이온을 주입하면 상기 고농도의 불순물 이온 주입은 n타입의 이온을 이용한다. 또한, 상기 고농도의 불순물 이온 주입은 저에너지 이온주입법 또는 플라즈마 이온주입법을 이용하여 이온주입한다. 그리고나서, 상기 이온주입된 반도체 기판을 어닐링하여 고농도 불순물 도핑 영역(15)을 형성한다. 이 때, 상기 어닐링은 바람직하게 고속열공정 또는 레이저 어닐링으로 수행하여 고농도 불순믈 도핑 영역(15)을 형성한다.
그 다음으로, 도 2c를 참조하면, 상기 액티브 실리콘층(14)이 노출되도록 박막의 열산화막(도시되지 않음)을 제거한 후, 노출된 액티브 실리콘층 상부에 선택적으로 박막의 에피 실리콘막(16)을 성장시킨다. 상기 선택적인 박막의 에피 실리콘막(16) 성장은 LPCVD 장비 또는 UHV CVD 장비를 이용하여 100 ~ 500Å 정도의 두께로 형성한다. 아울러, 상기 박막의 에피 실리콘막(16) 성장을 대신하여 선택적으로 에피 실리콘 게르마늄막(도시되지 않음)으로 100 ~ 500Å 정도 두께로 형성할 수 있다. 이 때, 상기 에피 실리콘 게르마늄막 채널을 보호하기 위해 선택적 에피 실리콘 박막을 30 ~ 200Å의 두께로 성장시킨다.
도 2d를 참조하면, 상기 박막의 에피 실리콘막(16) 상부에 게이트 절연막(17), 게이트 전극용 금속막(18), 하드 마스크용 절연막(19)을 차례로 증착하고, 게이트 전극 형성을 위한 감광막 패턴(도시되지 않음)을 형성한다. 그런 다음, 상기 감광막 패턴을 식각 장벽으로 하여 상기 하드 마스크용 절연막(19), 게이트 전극용 금속막(18)과 게이트 절연막(17)을 식각하여 게이트 전극(20)을 형성한다. 그리고 나서, LDD영역을 형성하기 위해 상기 게이트 전극(20)이 형성된 액티브 실리콘층(14) 내에 저농도의 불순물 이온 주입을 수행하고, 상기 게이트 전극(20) 양 측벽에 스페이서(21)를 형성한다. 이어서, 상기 액티브 실리콘층(14) 내부에 접합영역 형성을 위한 고농도 불순물을 이온주입한 후, 어닐링을 수행하여 소오스/드레인 영역(22)을 형성한다. 여기서, 상기 게이트 절연막(17)은 바람직하게 실리콘 산화막 또는 고유전율 박막으로 형성한다. 이 때 상기 고유전율 박막은 질화산화막, 알루미늄 산화막, 지르코늄 산화막, 하프늄 산화막, 또는 그 복합 산화막으로 구성한다. 또한, 상기 게이트 전극용 금속막(18)은 폴리 실리콘막, 확산 방지 금속막, 또는 고내열 금속막으로 구성하거나, 상기 막들을 조합하여 게이트 전극을 형성한다. 이 때 상기 확산 방지 금속막은 바람직하게 티타늄 질화막, 탄탈륨 질화막, 또는 텅스텐 질화막 등의 금속 질화막을 사용한다. 또한 상기 고내열 금속막은 바람직하게 티타늄, 탄탈륨, 텅스텐, 또는 백금 등을 사용한다.
그 다음으로 도 2e를 참조하면, 상기 결과물 상부에 콘택홀을 구비하는 층간 절연막(23)을 형성하고, 상기 콘택홀 내부에 금속막(24)을 증착하여 에스오아이 소자의 금속배선을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명은 완전한 소자 분리막을 구비하는 에스오아이 소자의 제조방법에 관한 것으로, 고농도 불순물 도핑 영역을 액티브 실리콘층 내에 국부적으로 형성하는데 있어서, 상기 액티브 실리콘층을 식각 하지 않고 고농도 불순물 도핑 영역을 형성 후, 액티브 실리콘층 상부에만 선택적으로 박막의 에피 실리콘막을 형성하여 액티브 실리콘층의 손상을 줄이고 퍼싯(facet) 형성을 억제함으로써, 고품질 박막의 에피 실리콘막을 형성한다.
또한, 상기 고농도 불순물 도핑 영역을 형성시켜 SOI 소자에서의 액티브 실리콘층 두께의 편차에 의한 문턱전압 변동을 줄일 수 있다.
아울러, 상기 박막의 에피 실리콘막 대신 박막의 실리콘 게르마늄막을 적용하여 실리콘막에 비해 우수한 고성능 소자의 제조가 가능해진다.
이에 따라, 액티브 실리콘층의 특성 악화 문제를 해결한 고성능 실리콘 반도체 소자를 제공하는 효과가 있다.
기타, 본 발명인 그 요지를 일탈하지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.
Claims (14)
- 매몰 산화막이 증착된 실리콘 기판 상부에 완전한 소자분리막을 갖는 액티브 실리콘층을 형성하는 단계;상기 액티브 실리콘층 상부에 박막의 열산화막을 형성한 후, 상기 액티브 실리콘층 내부에 고농도 불순물 이온 주입을 수행하는 단계;상기 이온 주입된 반도체 기판을 열처리하여 고농도 불순물 도핑 영역을 형성하는 단계;상기 박막의 열산화막을 제거하여 액티브 실리콘층을 노출시키고, 노출된 상기 액티브 실리콘층 상부에만 선택적으로 박막의 에피 실리콘막을 성장시키는 단계;상기 성장된 박막의 에피 실리콘막 상부에 게이트 절연막, 게이트 전극과 게이트 전극 보호막용 절연막을 차례로 형성하는 단계;상기 게이트 적층구조를 패터닝한 후, 노출된 액티브 실리콘층 내에 접합 형성을 위한 이온주입 공정을 수행하여 소오스/드레인 영역을 형성하는 단계; 및상기 결과물 상부에 콘택홀을 구비하는 층간절연막 형성후, 상기 콘택홀내에 금속막을 매립하여 금속배선을 형성하는 단계를 포함하여 구성하는 것을 특징으로 하는 에스오아이 소자의 제조방법
- 제 1항에 있어서, 상기 고농도 불순물 도핑 영역의 이온은 상기 소오스/드레인 영역의 이온과 반대 타입의 이온을 이용하고, 상기 고농도 불순물 이온 주입 시 저에너지 이온주입법 또는 플라즈마 이온주입법을 이용하여 주입하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 1항에 있어서, 상기 어닐링은 바람직하게 고속열공정 또는 레이저 어닐링으로 수행하여 고농도 불순믈 영역을 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 1항에 있어서, 상기 선택적으로 형성하는 박막의 에피 실리콘막 성장은 LPCVD 장비 또는 UHV CVD 장비를 이용하여 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 1항 또는 제 4항에 있어서, 상기 박막의 에피 실리콘막 성장은 바람직하게 100 ~ 500Å 정도의 두께로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 1항에 있어서, 상기 박막의 에피 실리콘막 성장을 대신하여 선택적으로 에피 실리콘 게르마늄막으로 형성하는 것을 더 포함하여 구성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 6항에 있어서, 상기 에피 실리콘 게르마늄막은 바람직하게 100 ~ 500Å정도 두께로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 6항에 있어서, 상기 에피 실리콘 게르마늄막의 채널을 보호하기 위해 에피 실리콘 게르마늄막 상부에 선택적 에피 실리콘 박막을 30 ~ 200Å의 두께로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 1항에 있어서, 상기 게이트 전극 형성전, 실리콘 산화막 또는 고유전율 박막의 게이트 절연막을 형성하는 것을 더 포함하여 구성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 9항에 있어서, 상기 고유전율 박막은 질화산화막, 알루미늄 산화막, 지르코늄 산화막, 하프늄 산화막, 또는 그 복합 산화막으로 구성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 1항에 있어서, 상기 게이트 전극은 폴리 실리콘막, 확산 방지 금속막, 또는 고내열 금속막으로 구성하거나, 상기 막들을 조합하여 게이트 전극을 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 11항에 있어서, 상기 확산 방지 금속막은 티타늄 질화막, 탄탈륨 질화막,또는 텅스텐 질화막 등의 금속 질화막을 이용하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 11항에 있어서, 상기 고내열 금속막은 티타늄, 탄탈륨, 텅스텐, 또는 백금 등을 이용하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 1항에 있어서, 상기 박막의 열산화막은 바람직하게 30 ~ 200Å의 두께로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
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