KR100230748B1 - 반도체 소자의 소자분리방법 - Google Patents

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Abstract

본 발명은 선택적 에피택셜 성장법을 이용하여 단차없는 필드 산화막을 형성하는 반도체 소자의 소자분리방법을 개시한다. 이 소자 분리 방법은 반도체 기판위에 패드 산화막과 질화막을 순차적으로 형성하는 단계; 소자 분리 예정 영역에 형성된 질화막을 제거하는 단계; 전면에 산화막을 소정 두께로 형성하는 단계; 질화막의 표면으로부터 소정 깊이까지 노출되도록 상기 산화막과 질화막을 제 1 차의 화학적-기계적 연마법으로 연마하여 평탄화시키는 단계; 액티브 영역에 있는 질화막을 제거하는 단계; 노출된 실리콘 기판을 선택적 에피택셜 성장시키는 단계; 제 2 차의 화학적-기계적 연마법으로 표면을 연마하여 평탄화하는 단계를 포함한다.

Description

반도체 소자의 소자분리방법
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 선택적 에피택셜 성장법을 이용한 단차없는 반도체 소자의 소자분리방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 메모리 소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 이러한 메모리 소자의 대용량화는 각 세대마다 2배로 진행하는 미세 프로세스 기술을 기본으로 한 메모리 셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자 분리 영역의 축소는 메모리 소자의 미세화 기술에 있어서 중요한 사항중의 하나이다.
현재 반도체 소자 분리(Isolation)를 위해 가장 널리 알려진 기술은 소위 선택 산화법에 의한 로코스(LOCOS : Local Oxidation of Silicon)법과 이의 개량 기술이다. 로코스는 개략적으로 설명하면 패드산화막, 실리콘 질화막 및 기타 막을 마스크로 사용하여 실리콘기판을 선택적으로 산화시켜 비활성 영역인 필드산화막을 형성시키는 기술이다. 여기서 비활성 영역에 대한 활성(Active) 영역은 필드산화막 간의, 이를테면 소망의 반도체 소자 형성 영역을 의미하고, 각각의 소자는 분리된 영역을 경계로 전기적으로 분리된다.
지금까지 이용되는 소자 분리 방법으로는 전단에서 언급한 로코스, 피비엘(PBL), 트렌치(Trench)등 여러 가지가 있으며, 소자 분리 공정시 가장 중요한 것은 활성 영역으로 필드 산화막이 침투하는 버즈빅을 감소시키는 것이다.
도 1은 종래의 로코스 공정에 의하여 형성된 필드 산화막 사이의 활성 영역에 형성된 MOSFET의 단면도로서, 이 방법에 따라 형성된 필드 산화막(4)의 버즈빅 현상으로 필드 산화막(4)이 활성 영역으로 침투된 것을 볼 수 있다.
또한, 상기 LOCOS공정에 의한 소자 분리 방법은, NMOS지역에 형성되는 필드 산화막의 경우, 붕소(Boron)의 편석(Segregation)에 의해 필드 산화막 아래의 웰 농도가 낮아짐에 따라 소자 격리 특성이 나빠져 필드 산화막 아래에 이온주입영역(10)을 형성하는 이온 주입공정이 불가피하게 진행되어 왔다.
아울러, 소자 분리공정에서 나타나는 액티브 영역과 필드 영역의 단차가 생겨 이후 트렌치 소자 분리 공정이 보급되었지만, 실리콘 기판의 대미지를 유발하여 소자간의 격리 특성에 문제점이 발생한다.
따라서, 본 발명은 필드산화막의 형성시 발생하는 버즈빅 현상, 쿠이(Kooi) 효과, 실리콘 기판 대미지 및 붕소의 편석을 방지할 수 있는 반도체 소자의 소자 분리방법을 제공하는데 그 목적이 있다.
본 발명은 기생회로에 의한 래치업 현상을 선택적 에피 결정성장법으로 방지할 수 있는 반도체 소자의 소자 분리 방법을 제공하는데 다른 목적이 있다.
제 1 도는 종래의 실시예에 따른 소자 분리 방법으로 형성된 반도체 소자의 요부 단면도.
제 2 도는 본 발명의 실시예에 따른 소자 분리 방법으로 형성된 반도체 소자의 요부 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 패드 산화막
13 : 질화막 14" : 필드 산화막
15 : 에피택셜 실리콘층 16 : 게이트 산화막
17, 17' : 게이트 폴리 18 : 소오스/드레인
상기 목적들을 달성하기 위한 본 발명에 따르면, 반도체 소자의 소자 분리 방법은 반도체 기판위에 패드 산화막과 질화막을 순차적으로 형성하는 단계; 소자 분리 예정 영역에 형성된 질화막과 패드 산화막을 제거하는 단계; 전면에 산화막을 소정 두께로 형성하는 단계; 질화막의 표면으로부터 소정 깊이까지 노출되도록 상기 산화막과 질화막을 제 1 차의 화학적-기계적 연마법으로 연마하여 평탄화시키는 단계; 액티브 영역에 있는 질화막을 제거하는 단계; 노출된 실리콘 기판을 선택적 에피택셜 성장시키는 단계; 제 2 차의 화학적-기계적 연마법으로 표면을 연마하여 평탄화하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 소자 분리 방법을 보여주는 단면도이다.
먼저, 도 2A에 도시한 것처럼, 실리콘의 반도체 기판(11) 위에 패드 산화막(12)과 질화막(13)을 소정 두께로 순차적으로 형성한다. 여기서, 상기 질화막(13)의 두께는 원하는 웰 깊이보다 두껍게 형성한다.
다음으로, 도 2B에 도시한 것처럼, 필드 산화막의 예정 영역이 노출되도록 질화막(13) 위에 감광막의 소자 분리 절연용 마스크(미도시)를 형성하고, 노출된 질화막(13)을 플라즈마 식각하여 제거한 다음, 감광막 마스크를 제거한다.
다음으로, 도 2C에 도시한 것처럼, 산화막(14)을 저온 증착하고, 화학적-기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 이용하여 질화막(13)의 표면으로부터 소정 깊이(도면의 A-A'선)까지 식각하여 평탄화 시킨다.
다음으로, 산화막과 질화막의 선택 식각비가 높은 인산(Hot Phosphoric Acid, H3PO4) 용액을 사용하여 선택적으로 질화막(13)을 습식식각하여 제거하므로써, 도 2D와 같은 상태의 필드산화막(14')이 형성된다.
다음으로, 도 2E에 도시한 것처럼, 선택적 에피택셜 실리콘(15)을 원하는 웰 농도를 가지도록 성장시키고, 성장된 에피택셜층(15)의 표면으로부터 소정 깊이(도면의 B-B'선)까지 화학적-기계적 연마공정으로 연마하여 평탄화시킨다.
상기한 공정을 통하여 필드 산화막(14")의 형성이 완료되면, 상기 필드 산화막(14")의 형성으로 특정된 활성 영역(필드 산화막 사이)과 필드산화막(14") 위에 게이트 전극(17, 17')을 패터닝하고, 후속 이온주입 공정 및 열처리 공정을 통하여 (바)와 같은 금속산화물 전계효과 트랜지스터(MOSFET)를 형성한다. 부호 17'는 필드산화막(14") 위에 형성된 필드 트랜지스터용 게이트 전극이다.
이상에서 설명한 바와 같이, 본 발명은 필드 산화막을 성장이 아닌 증착방법을 통하여 형성하므로써, PBL과 로코스 공정시 나타나는 버즈빅 현상을 완전히 제거할 수 있으며, 트렌치를 이용한 소자 분리 방법에 비해서는 기판에 가해지는 대미지를 방지할 수 있다.
또한, 선택적 에피택셜 성장법을 이용하여 웰을 형성하므로써, 기존의 PBL, 로코스, 트렌치 공정에서 나타나는 이온주입된 보론의 편석을 방지할 수 있으며, 공정을 단순화시키는 효과를 제공한다.
아울러, 필드 산화막을 웰 깊이만큼 깊게 형성하고, 실리콘 기판에 비하여 저항이 작은 에피택셜 층으로 웰을 형성하므로써, 소자간 기생회로에 의한 래치 업을 최소화시키거나 방지하는 효과를 제공한다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (6)

  1. 반도체 기판위에 패드 산화막과 질화막을 순차적으로 형성하는 단계; 소자 분리 예정 영역에 형성된 질화막과 패드 산화막을 제거하는 단계; 전면에 산화막을 소정 두께로 형성하는 단계; 질화막의 표면으로부터 소정 깊이까지 노출되도록 상기 산화막과 질화막을 제 1 차의 화학적-기계적 연마법으로 연마하여 평탄화시키는 단계; 액티브 영역에 있는 질화막을 제거하는 단계; 노출된 실리콘 기판을 선택적 에피택셜 성장시키는 단계; 제 2 차의 화학적-기계적 연마법으로 표면을 연마하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리 방법.
  2. 제 1 항에 있어서, 제 2 차의 화학적 기계적 연마단계후, 연마된 에피택셜 층에 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 질화막은 원하는 웰 깊이보다 소정두께만큼 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 산화막은 저온에서 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 소자 분리 영역으로 예정된 부분의 질화막과 패드 산화막은 예정된 영역을 제외한 부분에 감광막 마스크를 형성하고, 노출된 질화막과 그 하부의 패드 산화막을 플라즈마 식각에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 액티브 영역에 있는 질화막의 제거는 인산용액을 이용한 습식식각으로 행하는 것을 특징으로 하는 반도체 소자의 소자 분리 방법.
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