JPS62245627A - 液相エピタキシヤル法 - Google Patents
液相エピタキシヤル法Info
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- JPS62245627A JPS62245627A JP62088571A JP8857187A JPS62245627A JP S62245627 A JPS62245627 A JP S62245627A JP 62088571 A JP62088571 A JP 62088571A JP 8857187 A JP8857187 A JP 8857187A JP S62245627 A JPS62245627 A JP S62245627A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、絶縁層で覆われたシリコン基板上に金属溶
融体を溶媒として使用する液相エピタキシャル析出によ
り均等にドープされたシリコン層を形成させ、このシリ
コン層に半導体構造、特に3次元半導体構造を作るため
の液相エピタキシャル法に関するものである。
融体を溶媒として使用する液相エピタキシャル析出によ
り均等にドープされたシリコン層を形成させ、このシリ
コン層に半導体構造、特に3次元半導体構造を作るため
の液相エピタキシャル法に関するものである。
超小型電子系においてはデバイスの3次元集積に際して
複数のシリコン層を互に絶縁して積み重ねることが必要
となる。これらの層に能動素子と受動素子例えば薄膜ト
ランジスタ、バイポーラトランジスタ、コンデンサ等が
公知の超小型電子回路技術によって作られる。
複数のシリコン層を互に絶縁して積み重ねることが必要
となる。これらの層に能動素子と受動素子例えば薄膜ト
ランジスタ、バイポーラトランジスタ、コンデンサ等が
公知の超小型電子回路技術によって作られる。
これまでは二酸化シリコン層上のシリコン層は気相析出
によって形成された。この層は最初多結晶であるが、レ
ーザー、黒鉛加熱体又は強力放射源等を使用して溶融さ
れ、酸化物層に作られた窓から再結晶が進行して単結晶
層となる。その際窓内部のシリコン基板部分が核となり
、単結晶の方向を決める。この方法の欠点は再結晶に際
してシリコン基板が許されない程度に加熱され、それま
でに完成しているデバイスが損傷されることである。こ
の種の方法は欧州特許出願公開第0117339号公報
により公知である。
によって形成された。この層は最初多結晶であるが、レ
ーザー、黒鉛加熱体又は強力放射源等を使用して溶融さ
れ、酸化物層に作られた窓から再結晶が進行して単結晶
層となる。その際窓内部のシリコン基板部分が核となり
、単結晶の方向を決める。この方法の欠点は再結晶に際
してシリコン基板が許されない程度に加熱され、それま
でに完成しているデバイスが損傷されることである。こ
の種の方法は欧州特許出願公開第0117339号公報
により公知である。
液相エピタキシィによってドープされた単結晶薄膜を析
出させることは西独特許出願公告第2445146号公
報によって公知である。その際析出基板は遠心力によっ
て層材料を含む金属融体と接触する。シリコンの溶媒と
してはガリウム、ビスマス、インジウム、アンチモンお
よび錫等の金属が使用される。
出させることは西独特許出願公告第2445146号公
報によって公知である。その際析出基板は遠心力によっ
て層材料を含む金属融体と接触する。シリコンの溶媒と
してはガリウム、ビスマス、インジウム、アンチモンお
よび錫等の金属が使用される。
均等にドープされた層をSin、層上に横向きに成長さ
せることは文献rEssDERc 85Jに発表されて
いる。この液相エピタキシィによって作られたシリコン
層は3次元デバイス構造の製作に使用することができる
。文献「フィジカ(Physica) J 129B、
1985年、61−165頁に発表されているガリウム
を溶媒とする液相エピタキシィによって作られたシリコ
ン層は、ドーパント密度カ月Q IHcm −1以上で
あって3次元構成の集積半導体回路に対する基底ドーピ
ングとしては不適当である。
せることは文献rEssDERc 85Jに発表されて
いる。この液相エピタキシィによって作られたシリコン
層は3次元デバイス構造の製作に使用することができる
。文献「フィジカ(Physica) J 129B、
1985年、61−165頁に発表されているガリウム
を溶媒とする液相エピタキシィによって作られたシリコ
ン層は、ドーパント密度カ月Q IHcm −1以上で
あって3次元構成の集積半導体回路に対する基底ドーピ
ングとしては不適当である。
この発明の目的は、比較的低い温度の操作が可能であり
3次元集積に最適のパラメータ値を示すデバイス構造の
再現性の良い製作を可能にする液相エピタキシィに際し
ての溶媒に適した金属を提供することである。
3次元集積に最適のパラメータ値を示すデバイス構造の
再現性の良い製作を可能にする液相エピタキシィに際し
ての溶媒に適した金属を提供することである。
この目的はこの発明により冒頭に挙げた液相エピタキシ
ィにおいて、次の特性を示す金属を溶媒として使用する
ことによって達成される。
ィにおいて、次の特性を示す金属を溶媒として使用する
ことによって達成される。
(a) シリコンを飽和に含む溶体が900°C以下
の温度で液体であること、 (2)エピタキシャル析出層にドーパント密度がIQ1
″’ CM −”以上のドーピングを行わないこと、=
4− (c) ケイ化物を形成しないこと。
の温度で液体であること、 (2)エピタキシャル析出層にドーパント密度がIQ1
″’ CM −”以上のドーピングを行わないこと、=
4− (c) ケイ化物を形成しないこと。
金属溶体として全溶体を使用することもこの発明の枠内
にある。金シリコン共融混合物の融点は極めて低く約3
70″Cであるから、これを使用する液相エピタキシィ
は低温で実施可能となる。この発明の1つの実施態様で
はシリコン・全溶体のシリコン分が31原子%以上、4
9原子%以下に選ばれる。特に32乃至38原子%とす
るのが有利である。
にある。金シリコン共融混合物の融点は極めて低く約3
70″Cであるから、これを使用する液相エピタキシィ
は低温で実施可能となる。この発明の1つの実施態様で
はシリコン・全溶体のシリコン分が31原子%以上、4
9原子%以下に選ばれる。特に32乃至38原子%とす
るのが有利である。
共融金シリコン溶体からシリコンを晶出される際には金
の一部がシリコン中に止められる。シリコンに対する金
の溶解度は低温において著しく低く、600°Cでは1
0110l33以下、500 ’Cでは1017CI−
3以下である。この外に金は深い格子欠陥を形成し、室
温において完全に電離される。
の一部がシリコン中に止められる。シリコンに対する金
の溶解度は低温において著しく低く、600°Cでは1
0110l33以下、500 ’Cでは1017CI−
3以下である。この外に金は深い格子欠陥を形成し、室
温において完全に電離される。
シリコン層内の低濃度の金が妨害になるときは、公知の
ようにゲッタ作用によって除去することができる。
ようにゲッタ作用によって除去することができる。
溶媒としては銀の使用も可能である。しかしその共融混
合物の融点は金シリコン共融混合物の融点より高い。
合物の融点は金シリコン共融混合物の融点より高い。
この発明の方法において溶媒が1017c+o−’以上
のドーパント密度を作らないこと(ドーパント密度は1
017c+a−3以下とするのが有利である)、ケイ化
物を形成しないこと、シリコンを飽和に含む溶体が通常
の集積回路製造過程中の温度以下の温度において液体で
あることが特に重要である。
のドーパント密度を作らないこと(ドーパント密度は1
017c+a−3以下とするのが有利である)、ケイ化
物を形成しないこと、シリコンを飽和に含む溶体が通常
の集積回路製造過程中の温度以下の温度において液体で
あることが特に重要である。
この発明による液相エピタキシィの経過を第1図乃至第
4図について更に詳細に説明する。これらの図面はCM
OSインバータとしての単純な3次元半導体構造の製作
工程の主要な段階においての断面を示す。この工程を実
施する装置は文献「フイジカ(Physica)」12
9 B、 1985年、161−165頁に記載され
公知のものである。
4図について更に詳細に説明する。これらの図面はCM
OSインバータとしての単純な3次元半導体構造の製作
工程の主要な段階においての断面を示す。この工程を実
施する装置は文献「フイジカ(Physica)」12
9 B、 1985年、161−165頁に記載され
公知のものである。
第1図はp型にドープされたシリコン基板1にnチャン
ネルトランジスタのn型ドープ・ソース・ドレン領域2
a、2bが作られ、例えばn型ドープのポリシリコンか
ら成るゲート電極3の構造が作られた後のデバイスを示
す。この場合ゲート電極3はゲート酸化rfi!4によ
ってシリコン基板1から分離されている。5はMOSイ
ンバータを構成するnチャネルトランジスタとpチャネ
ルトランジスタを分離するフィールド酸化膜区域であっ
て、例えばLOCO3法により基板l上にトランジスタ
構造2,3.4が形成される前に作られるものである。
ネルトランジスタのn型ドープ・ソース・ドレン領域2
a、2bが作られ、例えばn型ドープのポリシリコンか
ら成るゲート電極3の構造が作られた後のデバイスを示
す。この場合ゲート電極3はゲート酸化rfi!4によ
ってシリコン基板1から分離されている。5はMOSイ
ンバータを構成するnチャネルトランジスタとpチャネ
ルトランジスタを分離するフィールド酸化膜区域であっ
て、例えばLOCO3法により基板l上にトランジスタ
構造2,3.4が形成される前に作られるものである。
第2図に示すように、nチャネルトランジスタを含む構
造(1,2,3,4,5)の上に二酸化シリコン層6が
設けられ、ゲート電極3の上の部分6aが後で液相エピ
タキシィによって作られるpチャネルトランジスタのゲ
ート酸化膜となる。
造(1,2,3,4,5)の上に二酸化シリコン層6が
設けられ、ゲート電極3の上の部分6aが後で液相エピ
タキシィによって作られるpチャネルトランジスタのゲ
ート酸化膜となる。
第2図は酸化膜6が作られ拡散領域2bに対する接触孔
7があけられた後のデバイス構造を示す。
7があけられた後のデバイス構造を示す。
図から分かるように酸化膜6を設けることによりnチャ
ネルトランジスタ表面の溝が完全に埋められて十分なプ
レーナ化が実現する。
ネルトランジスタ表面の溝が完全に埋められて十分なプ
レーナ化が実現する。
第3図ではシリコン・金融体を使用する液相エピタキシ
ャル工程が実施される。このシリコン・金融体は融点3
70℃のシリコン・全共融合金組成のもので、シリコン
対合の原子比は35対65である。これにより単結晶シ
リコン層8が形成されるが、その結晶核は拡散領域2b
と場合によりnチャネルトランジスタ領域外においてフ
ィールド酸化膜5にあけられた穴の領域9である(横向
き結晶成長)。
ャル工程が実施される。このシリコン・金融体は融点3
70℃のシリコン・全共融合金組成のもので、シリコン
対合の原子比は35対65である。これにより単結晶シ
リコン層8が形成されるが、その結晶核は拡散領域2b
と場合によりnチャネルトランジスタ領域外においてフ
ィールド酸化膜5にあけられた穴の領域9である(横向
き結晶成長)。
第4図に示すように金を溶媒とする液相エピタキシィに
よって全面的に形成された単結晶シリコン層8にpチャ
ネル型の能動領域が順次に作られる。即ち最初にn型ド
ープイオン例えばヒ素イオンの柱入によりゲートとして
のn型領域1oが作られ、この領域10をマスクで覆っ
た後ホウ素イオン注入によりpチャネルトランジスタの
p型ドープ領域11a、llbが作られる。接地端2a
への接続、領域11aへの接続、領域3の入力端、領域
i1bの出力端等の接触と金属化はpチャネルトランジ
スタ(10,lla、11a、11b)の構造化の後に
公知方法によって行われる。
よって全面的に形成された単結晶シリコン層8にpチャ
ネル型の能動領域が順次に作られる。即ち最初にn型ド
ープイオン例えばヒ素イオンの柱入によりゲートとして
のn型領域1oが作られ、この領域10をマスクで覆っ
た後ホウ素イオン注入によりpチャネルトランジスタの
p型ドープ領域11a、llbが作られる。接地端2a
への接続、領域11aへの接続、領域3の入力端、領域
i1bの出力端等の接触と金属化はpチャネルトランジ
スタ(10,lla、11a、11b)の構造化の後に
公知方法によって行われる。
第1図乃至第4図はこの発明の方法によりCMOSイン
バータとしての3次元半導体構造を製作する際の主要な
段階においてのデバイスの断面構成を示すもので、1は
p型ドープシリコン基板、2aと2bはれチャネルトラ
ンジスタのソース・ドレン領域、3はそのゲート電極、
4はゲート酸化膜、5はフィールド酸化膜、lOはpチ
ャネルトランジスタのゲート領域、llaとllbはそ
のp型ドープ領域である。 i!し4 126一
バータとしての3次元半導体構造を製作する際の主要な
段階においてのデバイスの断面構成を示すもので、1は
p型ドープシリコン基板、2aと2bはれチャネルトラ
ンジスタのソース・ドレン領域、3はそのゲート電極、
4はゲート酸化膜、5はフィールド酸化膜、lOはpチ
ャネルトランジスタのゲート領域、llaとllbはそ
のp型ドープ領域である。 i!し4 126一
Claims (1)
- 【特許請求の範囲】 1)絶縁層(5、6、6a)で覆われたシリコン基板(
1、2、3)上に半導体構造(10、11a、11b)
を含む均等ドープシリコン層(8)をシリコンの金属溶
液からエピタキシャル析出させる方法において、エピタ
キシャル析出用溶融体の溶剤として使用される金属が次
の特性: (a)シリコンで飽和した溶体が900℃以下の温度で
液体であること、 (2)エピタキシャル析出層にドーパント密度が10^
1^7cm^−^3以上のドーピングを行わないこと、 (c)ケイ化物を形成しないこと を示すことを特徴とする液相エピタキシャル法。 2)金属溶液として金溶液が使用されることを特徴とす
る特許請求の範囲第1項記載の方法。 3)シリコン・金溶液中のシリコン分が31原子%以上
、49原子%以下に調整されることを特徴とする特許請
求の範囲第2項記載の方法。 4)シリコン・金溶液中のシリコン分が32源子%から
38原子%の間に調整されることを特徴とする特許請求
の範囲第3項の記載の方法。 5)析出シリコン層(8)の基底ドーピングが10^1
^4cm^−^3以下のドーピング密度に調整されるこ
とを特徴とする特許請求の範囲第1項乃至第4項の1つ
に記載の方法。 6)金属溶液として銀溶液が使用されることを特徴とす
る特許請求の範囲第1項記載の方法。 7)銀溶液中のシリコン分が15.4原子%から16原
子%の間に調整されることを特徴とする特許請求の範囲
第6項記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3612828 | 1986-04-16 | ||
DE3612828.7 | 1986-04-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62245627A true JPS62245627A (ja) | 1987-10-26 |
Family
ID=6298811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62088571A Pending JPS62245627A (ja) | 1986-04-16 | 1987-04-10 | 液相エピタキシヤル法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4717688A (ja) |
EP (1) | EP0241744A3 (ja) |
JP (1) | JPS62245627A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5326719A (en) * | 1988-03-11 | 1994-07-05 | Unisearch Limited | Thin film growth using two part metal solvent |
JPH11162859A (ja) * | 1997-11-28 | 1999-06-18 | Canon Inc | シリコン結晶の液相成長方法及びそれを用いた太陽電池の製造方法 |
US6391108B2 (en) * | 1997-12-12 | 2002-05-21 | Canon Kabushiki Kaisha | Liquid phase growth method of silicon crystal, method of producing solar cell, and liquid phase growth apparatus |
US6090651A (en) * | 1999-11-05 | 2000-07-18 | Lsi Logic Corporation | Depletion free polysilicon gate electrodes |
US20090297774A1 (en) * | 2008-05-28 | 2009-12-03 | Praveen Chaudhari | Methods of growing heterepitaxial single crystal or large grained semiconductor films and devices thereon |
US10199518B2 (en) | 2008-05-28 | 2019-02-05 | Solar-Tectic Llc | Methods of growing heteroepitaxial single crystal or large grained semiconductor films and devices thereon |
US10056519B2 (en) | 2008-05-28 | 2018-08-21 | Solar-Tectic, Llc | Methods of growing heteroepitaxial single crystal or large grained semiconductor films and devices thereon |
US8491718B2 (en) * | 2008-05-28 | 2013-07-23 | Karin Chaudhari | Methods of growing heteroepitaxial single crystal or large grained semiconductor films and devices thereon |
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---|---|---|---|---|
GB927493A (en) * | 1960-07-25 | 1963-05-29 | Gen Electric Co Ltd | Improvements in or relating to methods of forming junctions in a semi-conductor |
DE2445146C3 (de) * | 1974-09-20 | 1979-03-08 | Max-Planck-Gesellschaft Zur Foerderung Der Wissenschaften E.V., 3400 Goettingen | Verfahren und Vorrichtung zur Ausbildung epitaktischer Schichten |
JPS5796520A (en) * | 1980-12-09 | 1982-06-15 | Nec Corp | Method for forming silicon single crystal film |
CA1191970A (en) * | 1982-11-09 | 1985-08-13 | Abdalla A. Naem | Stacked mos transistor |
CA1197628A (en) * | 1984-01-05 | 1985-12-03 | Thomas W. Macelwee | Fabrication of stacked mos devices |
US4585493A (en) * | 1984-06-26 | 1986-04-29 | General Electric Company | Grain-driven zone-melting of silicon films on insulating substrates |
US4654958A (en) * | 1985-02-11 | 1987-04-07 | Intel Corporation | Process for forming isolated silicon regions and field-effect devices on a silicon substrate |
-
1987
- 1987-01-28 US US07/007,486 patent/US4717688A/en not_active Expired - Fee Related
- 1987-03-19 EP EP87104025A patent/EP0241744A3/de not_active Withdrawn
- 1987-04-10 JP JP62088571A patent/JPS62245627A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0241744A3 (de) | 1988-08-10 |
EP0241744A2 (de) | 1987-10-21 |
US4717688A (en) | 1988-01-05 |
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