JP3530254B2 - エピタキシャル・ベース・バイポーラトランジスタにおけるベース抵抗を低減する方法 - Google Patents
エピタキシャル・ベース・バイポーラトランジスタにおけるベース抵抗を低減する方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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Description
【０００１】
【産業上の利用分野】本発明は半導体構造に関し、特に
特定の半導体層の結晶粒界の向きの変更に関する。
特定の半導体層の結晶粒界の向きの変更に関する。
【０００２】
【従来の技術】半導体業界、特にアナログ無線周波数
（ＲＦ）デバイス業界において、特に有益なデバイス
は、エピタキシャル・ベース・バイポーラトランジスタ
である。一定の構造として、エピタキシャル・ベース・
バイポーラトランジスタは多結晶部に隣接するエピタキ
シャル部を包含するベース部からなる。結晶の「結晶粒
界（ｇａｉｎ ｂｏｕｎｄａｒｙ）」がベースの多結晶
部とエピタキシャル部との間の接合点に存在する。結晶
粒界は特定の向きを有する。この向きの特性はデバイス
のベース抵抗（Ｒｂ）に重要な影響を与える。ＲＦデバ
イスの場合にはベース抵抗は電力利得および雑音指数の
ような重要な動作パラメータに影響を与えることは当業
者に周知である。Ｒｂを最小化することが望まれる。
（ＲＦ）デバイス業界において、特に有益なデバイス
は、エピタキシャル・ベース・バイポーラトランジスタ
である。一定の構造として、エピタキシャル・ベース・
バイポーラトランジスタは多結晶部に隣接するエピタキ
シャル部を包含するベース部からなる。結晶の「結晶粒
界（ｇａｉｎ ｂｏｕｎｄａｒｙ）」がベースの多結晶
部とエピタキシャル部との間の接合点に存在する。結晶
粒界は特定の向きを有する。この向きの特性はデバイス
のベース抵抗（Ｒｂ）に重要な影響を与える。ＲＦデバ
イスの場合にはベース抵抗は電力利得および雑音指数の
ような重要な動作パラメータに影響を与えることは当業
者に周知である。Ｒｂを最小化することが望まれる。
【０００３】
【解決すべき課題】従って、Ｒｂを改善するために、半
導体層の結晶粒界の向き、特にエピタキシャル・ベース
・バイポーラトランジスタのベースの結晶粒界の向きを
改善／変更する方法が望まれる。
導体層の結晶粒界の向き、特にエピタキシャル・ベース
・バイポーラトランジスタのベースの結晶粒界の向きを
改善／変更する方法が望まれる。
【０００４】
【実施例】図１はエピタキシャル・バイポーラトランジ
スタの一部を表わした断面図である。図１は本発明によ
る好適な方法が適用された構造、特に本明細書の「従来
の技術」で概説したＲｂ問題を示す。図１はエピタキシ
ャル・バイポーラトランジシタ１０の一部を示す。トラ
ンジスタ１０はエピタキシャル・コレクタ部１１を含
む。矢印１２によって示されるように一般にデバイスの
中央方向にある能動領域は、ＬＯＣＯＳ（ｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：局部シリ
コン酸化）酸化物隔離領域１３、１４を形成することに
よって限定される。隔離領域１３、１４はエピタキシャ
ル・コレクタ部１１と共に下部構造（ｕｎｄｅｒｌｙｉ
ｎｇ ｓｔｒｕｃｔｕｒｅ）１６を構成する。デバイス
のベースを提供するために、非ドープ半導体（真性半導
体とも呼ばれる）層１７が下部構造１６上に蒸着され
る。通常、この蒸着は周知の低温エピタキシー（ＬＴ
Ｅ：ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｅｐｉｔａｘ
ｙ）技術で行われる。本明細書では、非ドープシリコン
は８００℃でシランと水素ガスの混合気を用いて減圧化
学蒸着法（ＲＰＣＶＤ：ｒｅｄｕｃｅｄ ｐｒｅｓｓｕ
ｒｅ ｃｈｅｍｉｃａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉ
ｏｎ）技術によって蒸着される。非ドープ半導体層１７
が蒸着されると、多結晶部１９、２０がＬＯＣＯＳ隔離
部１３、１４上にそれぞれ形成する間に、エピタキシャ
ル部１８がエピタキシャル・コレクタ部１１上に形成す
る。
スタの一部を表わした断面図である。図１は本発明によ
る好適な方法が適用された構造、特に本明細書の「従来
の技術」で概説したＲｂ問題を示す。図１はエピタキシ
ャル・バイポーラトランジシタ１０の一部を示す。トラ
ンジスタ１０はエピタキシャル・コレクタ部１１を含
む。矢印１２によって示されるように一般にデバイスの
中央方向にある能動領域は、ＬＯＣＯＳ（ｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：局部シリ
コン酸化）酸化物隔離領域１３、１４を形成することに
よって限定される。隔離領域１３、１４はエピタキシャ
ル・コレクタ部１１と共に下部構造（ｕｎｄｅｒｌｙｉ
ｎｇ ｓｔｒｕｃｔｕｒｅ）１６を構成する。デバイス
のベースを提供するために、非ドープ半導体（真性半導
体とも呼ばれる）層１７が下部構造１６上に蒸着され
る。通常、この蒸着は周知の低温エピタキシー（ＬＴ
Ｅ：ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｅｐｉｔａｘ
ｙ）技術で行われる。本明細書では、非ドープシリコン
は８００℃でシランと水素ガスの混合気を用いて減圧化
学蒸着法（ＲＰＣＶＤ：ｒｅｄｕｃｅｄ ｐｒｅｓｓｕ
ｒｅ ｃｈｅｍｉｃａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉ
ｏｎ）技術によって蒸着される。非ドープ半導体層１７
が蒸着されると、多結晶部１９、２０がＬＯＣＯＳ隔離
部１３、１４上にそれぞれ形成する間に、エピタキシャ
ル部１８がエピタキシャル・コレクタ部１１上に形成す
る。
【０００５】 次に、通常の方法では、現場（ｉｎ−ｓ
ｉｔｕ）ドープベース層２１がＬＴＥ技術で蒸着され
る。その層はＰ型不純物としてボロンでドープされたシ
リコンまたはシリコン−ゲルマニウム合金である。ゲル
マンおよびジボランガスをシランおよび水素に加えるこ
とによってＲＰＣＶＤ成長の間、ゲルマニウムおよびボ
ロンは膜の中で混合される。通常、ボロン濃度は１０ 18
〜１０ 19 ａｔｏｍｓ／ｃｍ 3 の範囲、およびゲルマニウ
ム含有量は１０〜２０％ａｔｏｍｓ／ｃｃの範囲であ
る。ベース層２１は図に示すように、多結晶部およびエ
ピタキシャル部に関して非ドープ層１７の構成に従う。
後に、層２１のドーパントは非ドープ層１７内に拡散さ
れ、両層は共にベースとなる。
ｉｔｕ）ドープベース層２１がＬＴＥ技術で蒸着され
る。その層はＰ型不純物としてボロンでドープされたシ
リコンまたはシリコン−ゲルマニウム合金である。ゲル
マンおよびジボランガスをシランおよび水素に加えるこ
とによってＲＰＣＶＤ成長の間、ゲルマニウムおよびボ
ロンは膜の中で混合される。通常、ボロン濃度は１０ 18
〜１０ 19 ａｔｏｍｓ／ｃｍ 3 の範囲、およびゲルマニウ
ム含有量は１０〜２０％ａｔｏｍｓ／ｃｃの範囲であ
る。ベース層２１は図に示すように、多結晶部およびエ
ピタキシャル部に関して非ドープ層１７の構成に従う。
後に、層２１のドーパントは非ドープ層１７内に拡散さ
れ、両層は共にベースとなる。
【０００６】次に、矢印２４で一般に示される「エミッ
タスタック」が形成される。エミッタスタック２４は、
エミッタ接触領域２７を限定する酸化物隔離部２５、２
６を含む。多結晶エミッタ２８が、エミッタ接触領域２
７で能動領域１２に接触して形成される。多結晶エミッ
タ２８の一部は窒化物部２９、３０で能動領域１２から
分離される。さらに、側壁スペーサ３２、３３はエミッ
タスタック２４の側面に沿って提供され、ＴＥＯＳ隔離
部３４、３５および窒化物側壁３６、３７からそれぞれ
構成される。スペーサ３２、３３はベース接触エリア２
２、２３を能動領域１２からそれぞれ分離するために使
用され、必要に応じてドーピングやアライメントのため
にマスキングを提供する。
タスタック」が形成される。エミッタスタック２４は、
エミッタ接触領域２７を限定する酸化物隔離部２５、２
６を含む。多結晶エミッタ２８が、エミッタ接触領域２
７で能動領域１２に接触して形成される。多結晶エミッ
タ２８の一部は窒化物部２９、３０で能動領域１２から
分離される。さらに、側壁スペーサ３２、３３はエミッ
タスタック２４の側面に沿って提供され、ＴＥＯＳ隔離
部３４、３５および窒化物側壁３６、３７からそれぞれ
構成される。スペーサ３２、３３はベース接触エリア２
２、２３を能動領域１２からそれぞれ分離するために使
用され、必要に応じてドーピングやアライメントのため
にマスキングを提供する。
【０００７】エミッタスタック２４を形成する前に、通
常のデバイスでは砒素のようなエミッタドーパントの薄
い層が、ベース層１２の中心に向かって能動領域１２に
充填される。
常のデバイスでは砒素のようなエミッタドーパントの薄
い層が、ベース層１２の中心に向かって能動領域１２に
充填される。
【０００８】図１の構造は本発明による方法に関連する
詳細図である。前述のように、デバイスの機能に重要な
影響を及ぼす動作パラメータの一つはＲｂである。図１
に関し、Ｒｂへの主な寄与はＲｂｘ１とＲｂｘ２であ
る。Ｒｂｘ１は図１に示すように、多結晶領域１９の先
端とエミッタ接触領域２７との間にある層２１および１
７のエピタキシャル部にある抵抗である。Ｒｂｘ２は図
１に示すようにエミッタスタックの下の層２１および１
７の多結晶部の抵抗である。
詳細図である。前述のように、デバイスの機能に重要な
影響を及ぼす動作パラメータの一つはＲｂである。図１
に関し、Ｒｂへの主な寄与はＲｂｘ１とＲｂｘ２であ
る。Ｒｂｘ１は図１に示すように、多結晶領域１９の先
端とエミッタ接触領域２７との間にある層２１および１
７のエピタキシャル部にある抵抗である。Ｒｂｘ２は図
１に示すようにエミッタスタックの下の層２１および１
７の多結晶部の抵抗である。
【０００９】たとえＲｂ、即ちＲｂｘ１およびＲｂｘ２
を最小化することが望ましくとも、多くの要素がこれら
のパラメータの最小化を制限する。例えば、もし（ベー
スに導電接触を提供する）領域２２、２３に充填された
ドーパントが少なくともＲｂｘ２ 領域に到達できる
と、Ｒｂは減少させることができる。しかし領域１９、
２０の多結晶の特性が能動領域１２に向かったドーパン
トの横向き拡散を妨げる。さらにＲｂｘ２がエピタキシ
ャル材というより多結晶材からなる事実からベース抵抗
は増加する。さらに直接Ｒｂに影響があるＲｂｘ２と結
合したＲｂｘ１の長さは、結晶粒界３８の先端とエミッ
タ領域２７との間、即ち点線で示すＲｂｘ１の間の距
離、に少なくとも０．３ミクロンを提供すれば十分であ
る。不所望なエミッタ／ベース漏れ電流を防止するため
に、この最小限の距離が必要とされることは当業者には
理解される。
を最小化することが望ましくとも、多くの要素がこれら
のパラメータの最小化を制限する。例えば、もし（ベー
スに導電接触を提供する）領域２２、２３に充填された
ドーパントが少なくともＲｂｘ２ 領域に到達できる
と、Ｒｂは減少させることができる。しかし領域１９、
２０の多結晶の特性が能動領域１２に向かったドーパン
トの横向き拡散を妨げる。さらにＲｂｘ２がエピタキシ
ャル材というより多結晶材からなる事実からベース抵抗
は増加する。さらに直接Ｒｂに影響があるＲｂｘ２と結
合したＲｂｘ１の長さは、結晶粒界３８の先端とエミッ
タ領域２７との間、即ち点線で示すＲｂｘ１の間の距
離、に少なくとも０．３ミクロンを提供すれば十分であ
る。不所望なエミッタ／ベース漏れ電流を防止するため
に、この最小限の距離が必要とされることは当業者には
理解される。
【００１０】明瞭化と単純化の目的のため、これから述
べる好適方法はデバイスの半分（左半分）のみに限定す
る。概念は両側に対称に適用することは理解されよう。
本発明による好適方法に従って、Ｒｂを減少させる一つ
の解決法は、多結晶部１９の結晶粒界３８の向きを変更
させるために、蒸着された非ドープ層１７を一度アニー
ルすることである。前述のように、非ドープ層１７は初
めに蒸着されると、結晶粒界はＬＯＣＯＳ分離領域１３
とコレクタ・エピタキシャル部１１との接合点から始ま
る。ＬＯＣＯＳ分離領域１３は、能動領域１２に付近の
分離領域１３のエッジに尖った「バーズ・ビーク（ｂｉ
ｒｄ’ｓ ｂｅａｋ）」５０を形成する。非ドープ層１
７が蒸着されると、結晶粒界３８がエッジ５０から形成
される。エッジ５０付近のＬＯＣＯＳ領域１３に向かっ
て下向きの傾斜をつけるために、結晶粒界３８は能動領
域１２の中心に向かって内向きに延在する。
べる好適方法はデバイスの半分（左半分）のみに限定す
る。概念は両側に対称に適用することは理解されよう。
本発明による好適方法に従って、Ｒｂを減少させる一つ
の解決法は、多結晶部１９の結晶粒界３８の向きを変更
させるために、蒸着された非ドープ層１７を一度アニー
ルすることである。前述のように、非ドープ層１７は初
めに蒸着されると、結晶粒界はＬＯＣＯＳ分離領域１３
とコレクタ・エピタキシャル部１１との接合点から始ま
る。ＬＯＣＯＳ分離領域１３は、能動領域１２に付近の
分離領域１３のエッジに尖った「バーズ・ビーク（ｂｉ
ｒｄ’ｓ ｂｅａｋ）」５０を形成する。非ドープ層１
７が蒸着されると、結晶粒界３８がエッジ５０から形成
される。エッジ５０付近のＬＯＣＯＳ領域１３に向かっ
て下向きの傾斜をつけるために、結晶粒界３８は能動領
域１２の中心に向かって内向きに延在する。
【００１１】図２に関連して、好適方法によりコレクタ
・エピタキシャル領域１１が形成され、ＬＯＣＯＳ分離
構造１３が形成された後、非ドープ層１７がＬＴＥ技術
を用いて約１０００〜２０００オングストロームの厚み
で蒸着される。シランガスは多結晶部１９の構成を提供
するため、ＬＯＣＯＳ領域１３上にシード層を形成する
ために使用される。
・エピタキシャル領域１１が形成され、ＬＯＣＯＳ分離
構造１３が形成された後、非ドープ層１７がＬＴＥ技術
を用いて約１０００〜２０００オングストロームの厚み
で蒸着される。シランガスは多結晶部１９の構成を提供
するため、ＬＯＣＯＳ領域１３上にシード層を形成する
ために使用される。
【００１２】層１７が蒸着された後、層１７の多結晶シ
リコン領域（部分１９、２０）を再結晶化するために、
１０００℃以上の程度の比較的高温でアニールが実行さ
れ、それによって結晶粒界３８の向きを変更する。これ
は図３に示す構造になる。
リコン領域（部分１９、２０）を再結晶化するために、
１０００℃以上の程度の比較的高温でアニールが実行さ
れ、それによって結晶粒界３８の向きを変更する。これ
は図３に示す構造になる。
【００１３】結晶粒界３８はアニーリングによって変更
され、新しい結晶粒界５５が形成された。結晶粒界５５
は、結晶粒界３８の場合と比べて能動領域１２向きでは
なく能動領域１２から離れた方を向く。現在説明した方
法によると、結晶粒界５５の始点はＬＯＣＯＳ領域１３
のエッジ５０に実質上残存することに注意を要する。
され、新しい結晶粒界５５が形成された。結晶粒界５５
は、結晶粒界３８の場合と比べて能動領域１２向きでは
なく能動領域１２から離れた方を向く。現在説明した方
法によると、結晶粒界５５の始点はＬＯＣＯＳ領域１３
のエッジ５０に実質上残存することに注意を要する。
【００１４】図４では、ベース層２１がＬＴＥ技術で成
長される。通常、ベース層２１は現場ドープＳｉまたは
ＳｉＧｅ合金である。結晶粒界５５の延在によって示さ
れるように、層２１の多結晶面は層１７の多結晶面に続
く。図５では、エミッタスタック２４が周知の方法に従
ってその後形成される。
長される。通常、ベース層２１は現場ドープＳｉまたは
ＳｉＧｅ合金である。結晶粒界５５の延在によって示さ
れるように、層２１の多結晶面は層１７の多結晶面に続
く。図５では、エミッタスタック２４が周知の方法に従
ってその後形成される。
【００１５】いま述べた方法の重要な利点は、Ｒｂｘ２
の長さがかなり減少されたことである。Ｒｂｘ１の長さ
は、前述のようにエミッタ／ベース漏れ電流を防止する
ため約０．３ミクロンで残存させなければならない。し
かし結晶粒界５５が能動領域１２に向かっていたときよ
り能動領域１２から離れた方向を現在向くので、Ｒｂｘ
２の長さはかなり減少された。あるデバイスにおいて
は、この減少は元のＲｂｘ２の長さの５０％になる。従
って、Ｒｂの全長は減少し、その結果Ｒｂの大きさはか
なり減少することになる。
の長さがかなり減少されたことである。Ｒｂｘ１の長さ
は、前述のようにエミッタ／ベース漏れ電流を防止する
ため約０．３ミクロンで残存させなければならない。し
かし結晶粒界５５が能動領域１２に向かっていたときよ
り能動領域１２から離れた方向を現在向くので、Ｒｂｘ
２の長さはかなり減少された。あるデバイスにおいて
は、この減少は元のＲｂｘ２の長さの５０％になる。従
って、Ｒｂの全長は減少し、その結果Ｒｂの大きさはか
なり減少することになる。
【００１６】本発明による他の方法は図６ないし８に示
される。この他の方法は前述の方法に類似している。し
かし、能動エリア１２から実質的に離れた位置に多結晶
の結晶粒界を再配置するために、非ドープ層１７はさら
に急激なアニールで再結晶化される。この方法は結晶粒
界６０はもはやベースに接した面（完成品デバイスのエ
リア２２）と能動エリア１２との間にないので、外因性
のベース抵抗Ｒｂをかなり減少させることができるとい
う付加的な利点を提供する。さらに、結晶粒界６０は能
動領域１２から実質的に離れた距離に移動するので、ベ
ースへの接着を強化するために充填されたドーパント
が、能動領域１２に接近して横方向に拡散される。
される。この他の方法は前述の方法に類似している。し
かし、能動エリア１２から実質的に離れた位置に多結晶
の結晶粒界を再配置するために、非ドープ層１７はさら
に急激なアニールで再結晶化される。この方法は結晶粒
界６０はもはやベースに接した面（完成品デバイスのエ
リア２２）と能動エリア１２との間にないので、外因性
のベース抵抗Ｒｂをかなり減少させることができるとい
う付加的な利点を提供する。さらに、結晶粒界６０は能
動領域１２から実質的に離れた距離に移動するので、ベ
ースへの接着を強化するために充填されたドーパント
が、能動領域１２に接近して横方向に拡散される。
【００１７】一層特別に、この工程は以下のように実行
される。図６では、非ドープ層１７が前述の方法に従っ
て蒸着される。次に、非ドープ層１７の大部分を再結晶
化するために、通常１１５０℃、３分間のこれまでの方
法で、非ドープ層１７がアニールされる。その結果は単
結晶部１８が能動領域１２から離れた方向に実質的に延
在され、それゆえ結晶粒界６０は能動領域１２から遠く
に押される。
される。図６では、非ドープ層１７が前述の方法に従っ
て蒸着される。次に、非ドープ層１７の大部分を再結晶
化するために、通常１１５０℃、３分間のこれまでの方
法で、非ドープ層１７がアニールされる。その結果は単
結晶部１８が能動領域１２から離れた方向に実質的に延
在され、それゆえ結晶粒界６０は能動領域１２から遠く
に押される。
【００１８】図７は前述の方法に類似するが、現場ドー
プＳｉまたはＳｉＧｅベース層が前述の方法を用いてド
ープされる。図７に示されるように、ベース層２１の結
晶粒界６１は非ドープ層１７の結晶粒界６０に自然に続
く。従って、結晶粒界６０、６１の右側の全体部分は実
質的に単結晶である。
プＳｉまたはＳｉＧｅベース層が前述の方法を用いてド
ープされる。図７に示されるように、ベース層２１の結
晶粒界６１は非ドープ層１７の結晶粒界６０に自然に続
く。従って、結晶粒界６０、６１の右側の全体部分は実
質的に単結晶である。
【００１９】層２１の蒸着に続き、マスク部６２が周知
の写真印刷方法を用いて提供される。その後、ボロンの
ような外部からのドーパントが、デバイスのベースへの
効果的な接触を提供するために、矢印６３によって示さ
れる領域に充填される。
の写真印刷方法を用いて提供される。その後、ボロンの
ような外部からのドーパントが、デバイスのベースへの
効果的な接触を提供するために、矢印６３によって示さ
れる領域に充填される。
【００２０】図８に移って、マスク６２は周知の工程に
従って除去され、エミッタスタック２４が形成される。
図８によって示される顕著な特徴は領域６５であって、
図７で６３によって示された充填物が、エミッタスタッ
ク２４に関連した工程の間に、この領域を横方向に拡散
する。この横方向の拡散は、前述の結晶粒界がエミッタ
スタックの下にある構造と比較して、Ｒｂがより低いと
いう利点を提供し、その結果そのようなドーパントの横
方向への拡散を防止する。
従って除去され、エミッタスタック２４が形成される。
図８によって示される顕著な特徴は領域６５であって、
図７で６３によって示された充填物が、エミッタスタッ
ク２４に関連した工程の間に、この領域を横方向に拡散
する。この横方向の拡散は、前述の結晶粒界がエミッタ
スタックの下にある構造と比較して、Ｒｂがより低いと
いう利点を提供し、その結果そのようなドーパントの横
方向への拡散を防止する。
【００２１】本発明による第３の方法は図９〜１１に示
す。この方法は（図７の６３によって示されるような）
ドーパント充填のための能動領域１２に向かって進行す
る転位に関して考慮に入れた方法である。この別の方法
では、非ドープ層１７が前述の方法で蒸着される。能動
領域１２から離れて結晶粒界６０を実質的に再配置する
ため、次に非ドープ層１７が、ほとんど前述の方法でア
ニールされる。
す。この方法は（図７の６３によって示されるような）
ドーパント充填のための能動領域１２に向かって進行す
る転位に関して考慮に入れた方法である。この別の方法
では、非ドープ層１７が前述の方法で蒸着される。能動
領域１２から離れて結晶粒界６０を実質的に再配置する
ため、次に非ドープ層１７が、ほとんど前述の方法でア
ニールされる。
【００２２】前述の方法に従って、層１７のアニールに
続き充填段階が実行される。図９に示すようにマスク６
８が周知の写真印刷方法に従って形成される。次に、ド
ーパントが、矢印６９で示されるように充填される。当
業者に周知のように、ドーパントはデバイスに有効なベ
ース接触を提供し、このドーパントはボロンでよいこと
も同様である。
続き充填段階が実行される。図９に示すようにマスク６
８が周知の写真印刷方法に従って形成される。次に、ド
ーパントが、矢印６９で示されるように充填される。当
業者に周知のように、ドーパントはデバイスに有効なベ
ース接触を提供し、このドーパントはボロンでよいこと
も同様である。
【００２３】図１０に移って、ドーピング段階に続き、
能動領域１２に向かってドーパントを横方向に拡散さ
せ、ドーパントを能動化するため、さらに重要な結晶欠
陥をアニール除去するために構造はアニールされる。図
１１では、ベース層が形成される。次にエミッタスタッ
ク２４が製造され、その結果図８に示したものに近似の
構造となる。この方法とこれまで述べてきと方法との大
きな違いは、デバイスのために有効なベース接触が提供
される外部からのドーパント充填がベース層２１の蒸着
の後ではなく前に行われることである。さらに、ドーパ
ントの活性化および横方向への拡散および欠陥の除去が
実行されることである。欠陥の除去はベースがエピタキ
シャルＳｉＧｅからなるときは特に重要である。ＳｉＧ
ｅは仮性エピタキシャル緊張層であり、その結果機械的
に壊れやすい。下部構造層からの欠陥はその後の工程段
階の間に能動エリアに進行するＳｉＧｅ層に転移を引き
起こさせる。このような欠陥は望ましくないエミッタ／
ベース間の電気的漏れを引き起こす。
能動領域１２に向かってドーパントを横方向に拡散さ
せ、ドーパントを能動化するため、さらに重要な結晶欠
陥をアニール除去するために構造はアニールされる。図
１１では、ベース層が形成される。次にエミッタスタッ
ク２４が製造され、その結果図８に示したものに近似の
構造となる。この方法とこれまで述べてきと方法との大
きな違いは、デバイスのために有効なベース接触が提供
される外部からのドーパント充填がベース層２１の蒸着
の後ではなく前に行われることである。さらに、ドーパ
ントの活性化および横方向への拡散および欠陥の除去が
実行されることである。欠陥の除去はベースがエピタキ
シャルＳｉＧｅからなるときは特に重要である。ＳｉＧ
ｅは仮性エピタキシャル緊張層であり、その結果機械的
に壊れやすい。下部構造層からの欠陥はその後の工程段
階の間に能動エリアに進行するＳｉＧｅ層に転移を引き
起こさせる。このような欠陥は望ましくないエミッタ／
ベース間の電気的漏れを引き起こす。
【００２４】これまでに述べてきたように、エピタキシ
ャル・ベースバイポーラトランジスタ構造のようなデバ
イスにおいて、ベース抵抗Ｒｂを減少させる本発明に関
する新しい方法が提供された。他の利点として、実質的
にベース抵抗を減少させるために、結晶粒界が変更また
は移動された。
ャル・ベースバイポーラトランジスタ構造のようなデバ
イスにおいて、ベース抵抗Ｒｂを減少させる本発明に関
する新しい方法が提供された。他の利点として、実質的
にベース抵抗を減少させるために、結晶粒界が変更また
は移動された。
【００２５】これまで特定の実施例の方法について述べ
られてきたが、当業者により明らかな変更および改良が
行われるであろう。従って、本発明はこらまでに説明し
た特定の方法に限定されるのではなく、本発明の精神と
目的から逸脱しない全ての変更を本明細書中の請求項は
網羅することを理解されたい。
られてきたが、当業者により明らかな変更および改良が
行われるであろう。従って、本発明はこらまでに説明し
た特定の方法に限定されるのではなく、本発明の精神と
目的から逸脱しない全ての変更を本明細書中の請求項は
網羅することを理解されたい。
【図１】 エピタキシャル・バイポーラトランジスタの
一部を表わした断面図を示す。
一部を表わした断面図を示す。
【図２】 製造中のそれぞれの段階におけるエピタキシ
ャル・バイポーラトランジスタの一部を表わした断面図
を示す。
ャル・バイポーラトランジスタの一部を表わした断面図
を示す。
【図３】 製造中のそれぞれの段階におけるエピタキシ
ャル・バイポーラトランジスタの一部を表わした断面図
を示す。
ャル・バイポーラトランジスタの一部を表わした断面図
を示す。
【図４】 製造中のそれぞれの段階におけるエピタキシ
ャル・バイポーラトランジスタの一部を表わした断面図
を示す。
ャル・バイポーラトランジスタの一部を表わした断面図
を示す。
【図５】 製造中のそれぞれの段階におけるエピタキシ
ャル・バイポーラトランジスタの一部を表わした断面図
を示す。
ャル・バイポーラトランジスタの一部を表わした断面図
を示す。
【図６】 他の製造方法によるそれぞれの製造段階にお
けるエピタキシャル・バイポーラトランジスタの一部を
表わした断面図を示す。
けるエピタキシャル・バイポーラトランジスタの一部を
表わした断面図を示す。
【図７】 他の製造方法によるそれぞれの製造段階にお
けるエピタキシャル・バイポーラトランジスタの一部を
表わした断面図を示す。
けるエピタキシャル・バイポーラトランジスタの一部を
表わした断面図を示す。
【図８】 他の製造方法によるそれぞれの製造段階にお
けるエピタキシャル・バイポーラトランジスタの一部を
表わした断面図を示す。
けるエピタキシャル・バイポーラトランジスタの一部を
表わした断面図を示す。
【図９】 さらに別の製造方法によるそれぞれの製造段
階におけるエピタキシャル・バイポーラトランジスタの
一部を表わした断面図を示す。
階におけるエピタキシャル・バイポーラトランジスタの
一部を表わした断面図を示す。
【図１０】 さらに別の製造方法によるそれぞれの製造
段階におけるエピタキシャル・バイポーラトランジスタ
の一部を表わした断面図を示す。
段階におけるエピタキシャル・バイポーラトランジスタ
の一部を表わした断面図を示す。
【図１１】 さらに別の製造方法によるそれぞれの製造
段階におけるエピタキシャル・バイポーラトランジスタ
の一部を表わした断面図を示す。
段階におけるエピタキシャル・バイポーラトランジスタ
の一部を表わした断面図を示す。
１０．エピタキシャル・バイポーラトランジスタ
１１．エピタキシャル・コレクタ部
１２．６３．６９．矢印
１３．１４．ＬＯＣＯＳ酸化物隔離領域
１６．下部構造
１７．非ドープ半導体層
１８．エピタキシャル部
１９．２０．多結晶部
２１．現場（ｉｎ−ｓｉｔｕ）ドープベース層
２２．２３．ベース接触エリア
２４．エミッタスタック
２５．２６．酸化物隔離部
２７．エミッタ接触領域
２８．多結晶エミッタ
２９．３０．窒化物部
３２．３３．側壁スペーサ
３４．３５．ＴＥＯＳ隔離部
３６．３７．窒化物側壁
３８．５５．６０．６１．結晶粒界
５０．エッジ
６２．６８．マスク部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 エヌ・ディビッド・セオドア
アメリカ合衆国アリゾナ州メサ、エヌ・
ロビン・レーン2703
(56)参考文献 特開 昭58−31515（ＪＰ，Ａ)
特開 昭60−54452（ＪＰ，Ａ)
特開 平４−322432（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/73
Claims (4)
- 【請求項１】 エピタキシャル・コレクタ領域および隣
接する分離領域を含む下部構造を提供する段階であっ
て、前記エピタキシャル・コレクタ領域が接合点におい
て前記分離領域と交わる段階； 前記下部構造上に半導体ベース層を形成する段階であっ
て、前記半導体ベース層が、前記接合点において生じる
結晶粒界を包含し、前記結晶粒界が半導体ベース層の単
結晶部を画成する段階；および前記結晶粒界の向きを変
更することにより半導体ベース層の単結晶部を外側に延
在する段階であって、これによりエピタキシャル・ベー
ス・バイポーラトランジスタのベース抵抗を低減する段
階を含むエピタキシャル・ベース・バイポーラトランジ
スタのベース抵抗を低減する方法。 - 【請求項２】 中心および分離領域を有するコレクタ領
域を含む下部構造を提供する段階； 前記下部構造上に非ドープ・ベース層を蒸着する段階で
あって、前記非ドープ・ベース層がエピタキシャル部お
よび多結晶部を含み、前記多結晶部が前記コレクタ領域
の中心に向かって延在する結晶粒界を含む段階；および
前記結晶粒界が前記コレクタ領域の中心から離れて延在
するように前記多結晶部の結晶粒界を変更することによ
ってエピタキシャル・ベース・バイポーラトランジスタ
におけるベース抵抗を低減する段階を含むエピタキシャ
ル・ベース・バイポーラトランジスタにおけるベース抵
抗を低減する方法。 - 【請求項３】 コレクタ・エピタキシャル層を蒸着する
段階； エッジを有する酸化物分離領域を形成する段階； エピタキシャル部、および結晶粒界を有する多結晶部を
包含する非ドープ・ベース層を蒸着する段階； 前記多結晶部の結晶粒界を変更するため前記非ドープ・
ベース層をアニールすることによってエピタキシャル・
ベース・バイポーラトランジスタのベース抵抗を低減す
る段階； 前記非ドープ・ベース層上に現場ドープ・ベース層を蒸
着する段階；および前記現場ドープ・ベース層上にエミ
ッタ層を形成する段階； を含むエピタキシャル・ベース・バイポーラトランジス
タにおけるベース抵抗を低減する方法。 - 【請求項４】 能動領域（１２）を有するコレクタ・エ
ピタキシャル層（１１）を提供する段階； コレクタ・エピタキシャル層（１１）中にエッジ（５
０）を有する酸化物領域（１３）を形成する段階； エピタキシャル部（１８）をコレクタ・エピタキシャル
層（１１）上に形成し多結晶部（１９）を酸化物領域
（１３）上に形成するように、コレクタ・エピタキシャ
ル層（１１）および酸化物領域（１３）上に非ドープ層
（１７）を蒸着する段階であって、多結晶部（１９）が
酸化物層のエッジ（５０）にほぼその開始点を有する結
晶粒界（３８）を有し、前記結晶粒界が層（１７）のエ
ピタキシャル部（１８）と下部コレクタ・エピタキシャ
ル層（１１）との間の接合点（インターフェース）と鋭
角を形成する段階；および多結晶部を再結晶化するため
に前記層（１７）をアニールし、これにより前記層（１
７）のエピタキシャル部（１８）と下部コレクタ・エピ
タキシャル層（１１）との間の接合点（インターフェー
ス）と鈍角を形成するように結晶粒界（３８，５５）を
変更する段階を含む半導体構造（１０）を製造する方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/203,094 US5436180A (en) | 1994-02-28 | 1994-02-28 | Method for reducing base resistance in epitaxial-based bipolar transistor |
| US203094 | 1998-12-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249637A JPH07249637A (ja) | 1995-09-26 |
| JP3530254B2 true JP3530254B2 (ja) | 2004-05-24 |
Family
ID=22752477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06001295A Expired - Lifetime JP3530254B2 (ja) | 1994-02-28 | 1995-02-24 | エピタキシャル・ベース・バイポーラトランジスタにおけるベース抵抗を低減する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5436180A (ja) |
| EP (1) | EP0669647B1 (ja) |
| JP (1) | JP3530254B2 (ja) |
| CN (1) | CN1080930C (ja) |
| DE (1) | DE69520849T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274108A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2937253B2 (ja) * | 1996-01-17 | 1999-08-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| DE19840866B4 (de) * | 1998-08-31 | 2005-02-03 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Verfahren zur Dotierung der externen Basisanschlußgebiete von Si-basierten Einfach-Polysilizium-npn-Bipolartransistoren |
| DE19845793A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| DE19845787A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| DE19845789A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
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| DE102004061327A1 (de) | 2004-12-11 | 2006-06-14 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Vertikaler Bipolartransistor |
| KR101241922B1 (ko) * | 2005-06-22 | 2013-03-11 | 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 | 통합 가스 배합 장치 및 방법 |
| SG165321A1 (en) | 2005-08-30 | 2010-10-28 | Advanced Tech Materials | Boron ion implantation using alternative fluorinated boron precursors, and formation of large boron hydrides for implantation |
| US20080179636A1 (en) * | 2007-01-27 | 2008-07-31 | International Business Machines Corporation | N-fets with tensilely strained semiconductor channels, and method for fabricating same using buried pseudomorphic layers |
| JP2011512015A (ja) | 2008-02-11 | 2011-04-14 | アドバンスド テクノロジー マテリアルズ，インコーポレイテッド | 半導体処理システムにおけるイオン源の洗浄 |
| US20110021011A1 (en) * | 2009-07-23 | 2011-01-27 | Advanced Technology Materials, Inc. | Carbon materials for carbon implantation |
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| CN104272433B (zh) | 2012-02-14 | 2018-06-05 | 恩特格里斯公司 | 用于改善注入束和源寿命性能的碳掺杂剂气体和协流 |
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|---|---|---|---|---|
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| JPS571225A (en) * | 1980-06-03 | 1982-01-06 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5831515A (ja) * | 1981-08-18 | 1983-02-24 | Nec Corp | 半導体薄膜の製造方法 |
| JPS6054452A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63304657A (ja) * | 1987-06-04 | 1988-12-12 | Fujitsu Ltd | 半導体装置の製造方法 |
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| JPH04314350A (ja) * | 1991-04-12 | 1992-11-05 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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-
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- 1994-02-28 US US08/203,094 patent/US5436180A/en not_active Expired - Lifetime
-
1995
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