JPS6054452A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6054452A JPS6054452A JP16189783A JP16189783A JPS6054452A JP S6054452 A JPS6054452 A JP S6054452A JP 16189783 A JP16189783 A JP 16189783A JP 16189783 A JP16189783 A JP 16189783A JP S6054452 A JPS6054452 A JP S6054452A
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- Japan
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- polysilicon
- layer
- forming
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、バイポーラ型半導体集積回路装置を高集積
化が可能なように素子分離ができるようにした半導体装
置のａ這力款に関する。
化が可能なように素子分離ができるようにした半導体装
置のａ這力款に関する。
（従来技術）
第１図（ａ）ないし第１図（ｆ、ｌ ＶＳ、それぞれ従
来のバイポーラ型半導体装置における素子分離領域の形
成を説明するための図である。菫ず、第１図１（ａ）に
示すように、Ｐ型シリコン半導体基板Ｊ上に熱酸化膜２
を形成し、その一部をエツチングにより取シ除き、ここ
力・ら砒素（Ａｓ）ｋ拡散し、埋め込みＮ＋層３を形成
する。
来のバイポーラ型半導体装置における素子分離領域の形
成を説明するための図である。菫ず、第１図１（ａ）に
示すように、Ｐ型シリコン半導体基板Ｊ上に熱酸化膜２
を形成し、その一部をエツチングにより取シ除き、ここ
力・ら砒素（Ａｓ）ｋ拡散し、埋め込みＮ＋層３を形成
する。
次に、第１図（ｂ）に示すように、酸化膜２を取り除い
た後、再び酸化膜４を形成し、その一部をエツチングに
よシ取り除き酸化＃４をマスクＫ ｔ、て、ボロン（Ｂ
）をイオン注入あるいは拡散によって導入し、２層５を
形成する。
た後、再び酸化膜４を形成し、その一部をエツチングに
よシ取り除き酸化＃４をマスクＫ ｔ、て、ボロン（Ｂ
）をイオン注入あるいは拡散によって導入し、２層５を
形成する。
次に、第１図（ｅ）に示すように、酸化膜４を除去し、
Ｎ型のエピタキシャル層６を形成する。
Ｎ型のエピタキシャル層６を形成する。
次に、このエピタキシャル層６の形成後、エピタキシャ
ル層６上にパッド酸化膜７および窒化シリコン膜８を形
成し、アクティブ領域のみに窒化シリコン膜８のパタン
ヲ残す。
ル層６上にパッド酸化膜７および窒化シリコン膜８を形
成し、アクティブ領域のみに窒化シリコン膜８のパタン
ヲ残す。
次に、窒化シリコン）ＰｋＢ’ｆＬマスクに用い、エピ
タキシャル層６を化学的にエツチングし、さらに、第１
図（ｆ）に示すように、窒化シリコン膜８を耐酸化マス
クとして分離のためのフイ ルド酸化膜９を形成する。
タキシャル層６を化学的にエツチングし、さらに、第１
図（ｆ）に示すように、窒化シリコン膜８を耐酸化マス
クとして分離のためのフイ ルド酸化膜９を形成する。
以上説明した従来の素子分離では、窒化シリコン膜８を
マスクにしてエピタキシャル層６を化学的にメサエッチ
ングしているため、窒化シリコン膜８の下がサイドエツ
チングによｐ削られることや、さらに窒化シリコン膜８
ｖｆ−耐酸化性マスクとしてフィールド酸化膜９を形成
しているため、第１図（ｆ）に示すように、バーズビー
ク９ａが形成寧れ、フィールド酸化膜９がアクティブ領
域に大きくくいこむことになシブバイスの高密度化に対
して大きな障害となっている。
マスクにしてエピタキシャル層６を化学的にメサエッチ
ングしているため、窒化シリコン膜８の下がサイドエツ
チングによｐ削られることや、さらに窒化シリコン膜８
ｖｆ−耐酸化性マスクとしてフィールド酸化膜９を形成
しているため、第１図（ｆ）に示すように、バーズビー
ク９ａが形成寧れ、フィールド酸化膜９がアクティブ領
域に大きくくいこむことになシブバイスの高密度化に対
して大きな障害となっている。
（発明の目的）
この発明は、上記従来の欠点を除去するためになされた
もので、高集積化が可能な素子分離を実籾、できるとと
もに、歩留シの向上を期することができる半導体装置の
製造方法を提供することを目的とする。
もので、高集積化が可能な素子分離を実籾、できるとと
もに、歩留シの向上を期することができる半導体装置の
製造方法を提供することを目的とする。
（発明の構成）
この発明の半導体装置゛の製造方法は、第１導電型半導
体にそれとけ反対導電型の不純物ドーｆ層を形成すると
ともに半導体基板と１１１（−導電型の不純物ドープＮ
４ヲ形成し、この両不純物ドープ層の形成後半導体基板
−ヒに酸化ｊ狐ｉ Ｔｈ形成してその一部を除去し、半
う９体基板と反対導電型のエピタキシャル層およびポリ
シリコンを堆’８％−ｇせ、このポリシリコンの一部あ
るいは全部を単結晶化させた後に高分子膜全厚く塗布し
、この高分子膜とエピタキシャル層およびポリシリコン
をエツチングして表面を平担化するようにしたものであ
る。
体にそれとけ反対導電型の不純物ドーｆ層を形成すると
ともに半導体基板と１１１（−導電型の不純物ドープＮ
４ヲ形成し、この両不純物ドープ層の形成後半導体基板
−ヒに酸化ｊ狐ｉ Ｔｈ形成してその一部を除去し、半
う９体基板と反対導電型のエピタキシャル層およびポリ
シリコンを堆’８％−ｇせ、このポリシリコンの一部あ
るいは全部を単結晶化させた後に高分子膜全厚く塗布し
、この高分子膜とエピタキシャル層およびポリシリコン
をエツチングして表面を平担化するようにしたものであ
る。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第２図（ａ）ないし第２図（
ｄ）はその一実施例の工程説明図である。
て図面に基づき説明する。第２図（ａ）ないし第２図（
ｄ）はその一実施例の工程説明図である。
まず、第２図（ａ）に示すよ’）Ｋ、Ｐ型シリコン基板
２１にに層２２、Ｐ″一層２３を形成するところまでは
従来の方法を用いる。なお、］０１１Ｊニアクチイブ領
域、１０２ｉフイールド領域である。
２１にに層２２、Ｐ″一層２３を形成するところまでは
従来の方法を用いる。なお、］０１１Ｊニアクチイブ領
域、１０２ｉフイールド領域である。
次に１０００ないし１１００℃のウェット酸素雰囲気で
熱酸化全行い、１．５ないし２．５μｍの膜厚の酸化膜
２４を形成し、ホトリングラフイー技術によりアクティ
ブ領域１０１の部分の酸化膜２４を除去する。
熱酸化全行い、１．５ないし２．５μｍの膜厚の酸化膜
２４を形成し、ホトリングラフイー技術によりアクティ
ブ領域１０１の部分の酸化膜２４を除去する。
次に、第２図（ｂ）に示すように、Ｎ型の不純物音ドー
ノしたエピタキシャル層２５を酸化膜２４と同程度の厚
みでアクティブ領域１０１に成長させる。このとき酸化
膜２４の側面と上面にはポリシリコン２６が堆積する。
ノしたエピタキシャル層２５を酸化膜２４と同程度の厚
みでアクティブ領域１０１に成長させる。このとき酸化
膜２４の側面と上面にはポリシリコン２６が堆積する。
このポリシリコン２６の一部全エビタキシャル層ヲ結晶
の核としてレーザ光を照射することによって単結晶化さ
せる。レーザ照射は１ないし５Ｊ ／ｃｍ”のエネルギ
のパルスレーザで照射の直径は約１０鰭である。
の核としてレーザ光を照射することによって単結晶化さ
せる。レーザ照射は１ないし５Ｊ ／ｃｍ”のエネルギ
のパルスレーザで照射の直径は約１０鰭である。
次に、このぼりシリコン２７の一部分が単結晶される部
分は第２図（ｃ）で符号２７で示されている。
分は第２図（ｃ）で符号２７で示されている。
さらに、ポリイミド糸の樹脂２８による高分子全厚く（
りとえば１〜１０μｍ）塗布する。この樹脂２８の粘性
のため衣囲μムは平担になる。
りとえば１〜１０μｍ）塗布する。この樹脂２８の粘性
のため衣囲μムは平担になる。
次ニ、樹脂２８とシリコンのエツチングレートがほぼ等
しいようなたとえはフロン系ガスに酸素を１ないし１（
）饅混入させたガス１ｄ−１（＋ （ｌないし１０００
ｍ Ｔｏｒｒの圧力で使用するよう乃′ドライエツチャ
ーを用い、樹脂２Ｂおよびシリコンをエツチングして第
２図（ｄ）の形状となる。
しいようなたとえはフロン系ガスに酸素を１ないし１（
）饅混入させたガス１ｄ−１（＋ （ｌないし１０００
ｍ Ｔｏｒｒの圧力で使用するよう乃′ドライエツチャ
ーを用い、樹脂２Ｂおよびシリコンをエツチングして第
２図（ｄ）の形状となる。
以後、図示はしないが公知の技術によシコレクタ、ベー
スおよびエミッタ領域全形成し、所望な場所にコンタク
トホールを開孔１７、配線を施し、保膿膜全形成し、半
導体装１ｆｔの製造Ｔ；Ｔ−”（ｒ完了する。
スおよびエミッタ領域全形成し、所望な場所にコンタク
トホールを開孔１７、配線を施し、保膿膜全形成し、半
導体装１ｆｔの製造Ｔ；Ｔ−”（ｒ完了する。
以上説明したように、第１の実施例では、フィールド酸
化膜となる酸化膜２４？形成１−た後、アクティブ領域
１０１ Ｊ：にエピタキシャル層２５の成長を行うため
、アクティブ領域１０１へのフィールド酸化膜のくい込
みが皆無となシブバイスの微細化に大きく寄与する。
化膜となる酸化膜２４？形成１−た後、アクティブ領域
１０１ Ｊ：にエピタキシャル層２５の成長を行うため
、アクティブ領域１０１へのフィールド酸化膜のくい込
みが皆無となシブバイスの微細化に大きく寄与する。
また、表面の平担化が行われるため配線の断線が少なく
なり歩留り向上に寄−りする。
なり歩留り向上に寄−りする。
（発明の効果）
以上のように、この発明の半導体装置の製造方法によれ
は、半導体基板に不純物ドープ層形成後酸化膜を形成し
て、アクティブ領域の酸化膜を除去してエピタキシャル
層を成長させるとともにポリシリコン全堆積させ、この
ポリシリコンの少なくとも一部を単結晶化して高分子膜
を塗布して平担化し、この高分子膜とポリシリコンを除
去するようにしたので、アクティブ領域への酸化膜のく
い込みがなくなり、バーズビークが形成されなくなる。
は、半導体基板に不純物ドープ層形成後酸化膜を形成し
て、アクティブ領域の酸化膜を除去してエピタキシャル
層を成長させるとともにポリシリコン全堆積させ、この
ポリシリコンの少なくとも一部を単結晶化して高分子膜
を塗布して平担化し、この高分子膜とポリシリコンを除
去するようにしたので、アクティブ領域への酸化膜のく
い込みがなくなり、バーズビークが形成されなくなる。
これにともない、デバイスの微細化が可能となり高集積
化が可能な菓子分離全実現ネせることかできるとともに
、歩留シが向上し、かつバイポーラ型集積回路装置に広
く用いることができる。
化が可能な菓子分離全実現ネせることかできるとともに
、歩留シが向上し、かつバイポーラ型集積回路装置に広
く用いることができる。
第１図（ａ）ないし第１図（ｆ）はそれぞれ従来のバイ
ポーラ型半導体装置における素子分離領域の形成方法の
工程説明図、第２図（ａ）ないし第２図（ｄ）はそれぞ
れこの発明の半導体装置の製造方法の一実施例の工程説
明図である。 ２１・・・Ｉ〕型シリコン半導体基板、２２・・−Ｎ＋
層、２３・・・Ｐ＋層、２４・・・酸化膜、２５・・・
エピタキシャル層、２６・・・ポリシリコン、２７・・
・単結晶化されたポリシリコン、２８・・・樹脂、】０
１・・・アクティブ領域、１０２・・・フィールド領域
。 特許出願人 沖電気工業株式会社 第１図 第１図 第２図 手続補正書 昭和Ｊ゛；゛コ年１月１−３日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第１６１８９７ 号２、発明の
名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 ＜０２９）沖電気工業株式会社 ４、代理人 ５、ｈ１１正命令の日付 昭和 年 月 日 （自発）
６、補正の対象
ポーラ型半導体装置における素子分離領域の形成方法の
工程説明図、第２図（ａ）ないし第２図（ｄ）はそれぞ
れこの発明の半導体装置の製造方法の一実施例の工程説
明図である。 ２１・・・Ｉ〕型シリコン半導体基板、２２・・−Ｎ＋
層、２３・・・Ｐ＋層、２４・・・酸化膜、２５・・・
エピタキシャル層、２６・・・ポリシリコン、２７・・
・単結晶化されたポリシリコン、２８・・・樹脂、】０
１・・・アクティブ領域、１０２・・・フィールド領域
。 特許出願人 沖電気工業株式会社 第１図 第１図 第２図 手続補正書 昭和Ｊ゛；゛コ年１月１−３日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第１６１８９７ 号２、発明の
名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 ＜０２９）沖電気工業株式会社 ４、代理人 ５、ｈ１１正命令の日付 昭和 年 月 日 （自発）
６、補正の対象
Claims (1)
- 第１導電型半導体基板にそれとは反対導電型の不純物ド
ーゾ層會形成するとともに前記半導体基板と同一導電型
の不純物ドーｆ層を形成する工程と、前記半導体基板に
酸化膜を形成する工程と、この酸化膜の一部を除去１−
て前記半導体基板と反対導電型のエピタキシャル層およ
びポリシリコンを堆積ａせる工程と、このポリシリコン
の少なくとも一部ヶ年結晶化する工程と、全面に高分子
膜を厚く塗布してこの高分子膜および前記エピタキシャ
ル層とポリシリコン金エツチングして平担な表面を得る
工程とを具備すること全特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16189783A JPS6054452A (ja) | 1983-09-05 | 1983-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16189783A JPS6054452A (ja) | 1983-09-05 | 1983-09-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6054452A true JPS6054452A (ja) | 1985-03-28 |
Family
ID=15744086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16189783A Pending JPS6054452A (ja) | 1983-09-05 | 1983-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970175A (en) * | 1988-08-09 | 1990-11-13 | U.S. Philips Corporation | Method of manufacturing a semiconductor device using SEG and a transitory substrate |
| US5436180A (en) * | 1994-02-28 | 1995-07-25 | Motorola, Inc. | Method for reducing base resistance in epitaxial-based bipolar transistor |
-
1983
- 1983-09-05 JP JP16189783A patent/JPS6054452A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970175A (en) * | 1988-08-09 | 1990-11-13 | U.S. Philips Corporation | Method of manufacturing a semiconductor device using SEG and a transitory substrate |
| US5436180A (en) * | 1994-02-28 | 1995-07-25 | Motorola, Inc. | Method for reducing base resistance in epitaxial-based bipolar transistor |
| EP0669647A2 (en) * | 1994-02-28 | 1995-08-30 | Motorola, Inc. | Method for making a bipolar transistor |
| EP0669647A3 (en) * | 1994-02-28 | 1995-11-02 | Motorola Inc | Method of manufacturing a bipolar transistor. |
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