JP3102189B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タの製造方法に関し、特にシリコン系の半導体ヘテロ接
合を有するバイポーラトランジスタの製造方法に関する
ものである。
タの製造方法に関し、特にシリコン系の半導体ヘテロ接
合を有するバイポーラトランジスタの製造方法に関する
ものである。
【０００２】
【従来の技術】バイポーラトランジスタの高周波特性の
向上を計るため、近年ＭＢＥ（分子線エピタキシー）法
を用いたシリコン系ヘテロバイポーラトランジスタの研
究開発が活発になっている。
向上を計るため、近年ＭＢＥ（分子線エピタキシー）法
を用いたシリコン系ヘテロバイポーラトランジスタの研
究開発が活発になっている。
【０００３】従来のシリコン系ヘテロバイポーラトラン
ジスタについて、図５（ａ）〜（ｄ）を参照して説明す
る。
ジスタについて、図５（ａ）〜（ｄ）を参照して説明す
る。
【０００４】はじめに図５（ａ）に示すように、Ｐ- 型
シリコン基板１ｂの素子領域にＮ+型埋込層３ｂを形成
してからＮ型エピタキシアル層６を成長したのち、ＬＯ
ＣＯＳ法により酸化シリコン膜５ｂを形成してからコレ
クタ引上部７を形成する。つぎに熱酸化により厚さ３０
０ｎｍの酸化シリコン膜５ｂを形成したのちレジスト
（図示せず）をマスクとしてエッチングしてベース領域
に開口を形成してからレジストを除去する。つぎにレジ
スト４をマスクとして燐を加速エネルギー１５０ｋｅ
Ｖ、注入量（ドース）２×１０13ｃｍ-2イオン注入して
Ｎ+ 型コレクタ８を形成する。
シリコン基板１ｂの素子領域にＮ+型埋込層３ｂを形成
してからＮ型エピタキシアル層６を成長したのち、ＬＯ
ＣＯＳ法により酸化シリコン膜５ｂを形成してからコレ
クタ引上部７を形成する。つぎに熱酸化により厚さ３０
０ｎｍの酸化シリコン膜５ｂを形成したのちレジスト
（図示せず）をマスクとしてエッチングしてベース領域
に開口を形成してからレジストを除去する。つぎにレジ
スト４をマスクとして燐を加速エネルギー１５０ｋｅ
Ｖ、注入量（ドース）２×１０13ｃｍ-2イオン注入して
Ｎ+ 型コレクタ８を形成する。
【０００５】ここでＮ+ 型コレクタ８はピーク濃度がＮ
+ 型埋込層３ｂとの界面にあり、その濃度が互に等しい
疑似ペデスタル構造となっている。
+ 型埋込層３ｂとの界面にあり、その濃度が互に等しい
疑似ペデスタル構造となっている。
【０００６】つぎに図５（ｂ）に示すように、レジスト
４を除去したのち９００℃でアニールしてＮ+ 型コレク
タ８の燐を活性化する。つぎにＭＢＥ法により厚さ５０
ｎｍのＰ+ 型ベース１０を形成する。このとき酸化シリ
コン膜５ｂ上に堆積した余分なポリシリコンは、レジス
ト（図示せず）をマスクとしてエッチングしたのちレジ
ストを除去する。
４を除去したのち９００℃でアニールしてＮ+ 型コレク
タ８の燐を活性化する。つぎにＭＢＥ法により厚さ５０
ｎｍのＰ+ 型ベース１０を形成する。このとき酸化シリ
コン膜５ｂ上に堆積した余分なポリシリコンは、レジス
ト（図示せず）をマスクとしてエッチングしたのちレジ
ストを除去する。
【０００７】つぎに図５（ｃ）に示すように、ＣＶＤ法
により厚さ１００ｎｍの酸化シリコン膜１１および厚さ
１００ｎｍの窒化シリコン膜１２を堆積したのち、レジ
スト（図示せず）をマスクとしてエッチングしてエミッ
タコンタクトおよびコレクタコンタクトを開口する。つ
ぎにＭＢＥ装置を用いた固相成長法により厚さ１５０ｎ
ｍのＮ+ 型エピタキシアル／ポリシリコンを成長させた
のち、レジスト（図示せず）をマスクとしてエッチング
してＮ+ 型エミッタ１３ａおよびＮ+ 型コレクタ１３ｂ
を形成する。
により厚さ１００ｎｍの酸化シリコン膜１１および厚さ
１００ｎｍの窒化シリコン膜１２を堆積したのち、レジ
スト（図示せず）をマスクとしてエッチングしてエミッ
タコンタクトおよびコレクタコンタクトを開口する。つ
ぎにＭＢＥ装置を用いた固相成長法により厚さ１５０ｎ
ｍのＮ+ 型エピタキシアル／ポリシリコンを成長させた
のち、レジスト（図示せず）をマスクとしてエッチング
してＮ+ 型エミッタ１３ａおよびＮ+ 型コレクタ１３ｂ
を形成する。
【０００８】つぎに図５（ｄ）に示すように、ベースコ
ンタクトを開口したのち、エミッタ電極１４ａ、ベース
電極１４ｂおよびコレクタ電極１４ｃを形成して素子部
が完成する。
ンタクトを開口したのち、エミッタ電極１４ａ、ベース
電極１４ｂおよびコレクタ電極１４ｃを形成して素子部
が完成する。
【０００９】つぎにペデスタル構造のコレクタについ
て、図５（ｄ）のＡ−Ｂ方向の不純物プロファイル（濃
度分布）を示す図６（ａ）のグラフを用いて説明する。
て、図５（ｄ）のＡ−Ｂ方向の不純物プロファイル（濃
度分布）を示す図６（ａ）のグラフを用いて説明する。
【００１０】図５（ｄ）のＮ+ 型コレクタ８のプロファ
イルは、図６（ａ）の第１のコレクタＣ1 上の実線に示
す疑似ペデスタル構造となっている。破線に示すエピタ
キシアル構造と比較して、コレクタ内の電子走行時間を
短縮して遮断周波数ｆT を高くすることができる。また
コレクタ・ベース接合の不純物濃度を下げてベース層と
の濃度差を大きくしてベース層のパンチスルー耐圧を確
保することができる。
イルは、図６（ａ）の第１のコレクタＣ1 上の実線に示
す疑似ペデスタル構造となっている。破線に示すエピタ
キシアル構造と比較して、コレクタ内の電子走行時間を
短縮して遮断周波数ｆT を高くすることができる。また
コレクタ・ベース接合の不純物濃度を下げてベース層と
の濃度差を大きくしてベース層のパンチスルー耐圧を確
保することができる。
【００１１】ペデスタル構造コレクタの条件は、ピーク
濃度がＮ+ 型埋込層Ｃ2 との界面にあり、ピーク濃度が
Ｎ+ 型埋込層Ｃ2 の濃度と等しく、ベース層Ｂとの界面
でコレクタ濃度が低く抑えられていることである。
濃度がＮ+ 型埋込層Ｃ2 との界面にあり、ピーク濃度が
Ｎ+ 型埋込層Ｃ2 の濃度と等しく、ベース層Ｂとの界面
でコレクタ濃度が低く抑えられていることである。
【００１２】
【発明が解決しようとする課題】従来のペデスタル構造
コレクタは、イオン注入法と高温アニールによる活性化
とによって形成されていた。
コレクタは、イオン注入法と高温アニールによる活性化
とによって形成されていた。
【００１３】イオン注入において注入量（ドース）を一
定とし、加速エネルギーを変化させたときの深さ方向不
純物プロファイルを図６（ｂ）に示す。
定とし、加速エネルギーを変化させたときの深さ方向不
純物プロファイルを図６（ｂ）に示す。
【００１４】不純物プロファイルは加速エネルギーが４
０ｋｅＶから１６０ｋｅＶまで増加するにつれてピーク
濃度が下がり、ピーク濃度位置が深くなる。また高温ア
ニールによって不純物の再分布が起こるので設計通りの
プロファイルを得ることは難しい。
０ｋｅＶから１６０ｋｅＶまで増加するにつれてピーク
濃度が下がり、ピーク濃度位置が深くなる。また高温ア
ニールによって不純物の再分布が起こるので設計通りの
プロファイルを得ることは難しい。
【００１５】ピーク濃度およびその深さをＮ+ 型埋込層
との界面に合わせ、ベース層界面での濃度を制御するこ
とは困難である。またイオン注入法では不純物イオンが
半導体層の表面を損傷するので結晶性が悪化し、その結
果コレクタ・ベース間の耐圧を低下させている。
との界面に合わせ、ベース層界面での濃度を制御するこ
とは困難である。またイオン注入法では不純物イオンが
半導体層の表面を損傷するので結晶性が悪化し、その結
果コレクタ・ベース間の耐圧を低下させている。
【００１６】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタの製造方法は、ＭＢＥ法により半導体基板表面
にコレクタ層を成長させる工程と、コレクタ層の一部を
エッチングあるいはＳＯＧ膜を形成してからエッチバッ
クあるいは酸化シリコン膜を堆積してからエッチバック
してペデスタル構造のコレクタを形成する工程と、ＭＢ
Ｅ法により全面にベース層を成長させたのちエミッタ層
を成長させる工程とを含むものである。
ンジスタの製造方法は、ＭＢＥ法により半導体基板表面
にコレクタ層を成長させる工程と、コレクタ層の一部を
エッチングあるいはＳＯＧ膜を形成してからエッチバッ
クあるいは酸化シリコン膜を堆積してからエッチバック
してペデスタル構造のコレクタを形成する工程と、ＭＢ
Ｅ法により全面にベース層を成長させたのちエミッタ層
を成長させる工程とを含むものである。
【００１７】
【作用】シリコンＭＢＥ法においてシリコン蒸発温度と
不純物セル温度を制御することにより不純物のドーピン
グ濃度を精密に制御することができる。そこでＭＢＥ法
を用いることにより設計通りのプロファイルを実現する
ことができる。
不純物セル温度を制御することにより不純物のドーピン
グ濃度を精密に制御することができる。そこでＭＢＥ法
を用いることにより設計通りのプロファイルを実現する
ことができる。
【００１８】ＭＢＥ法によって形成した、厚さ（深さ）
方向に階段状に濃度が変化するペデスタル構造コレクタ
のプロファイルを図６（ｃ）に示す。破線で示す設計プ
ロファイルに対して、ＭＢＥ法ではディジタル制御でシ
リコン蒸発温度および不純物セル温度を設定するので、
実線で示す階段状のプロファイルになる。
方向に階段状に濃度が変化するペデスタル構造コレクタ
のプロファイルを図６（ｃ）に示す。破線で示す設計プ
ロファイルに対して、ＭＢＥ法ではディジタル制御でシ
リコン蒸発温度および不純物セル温度を設定するので、
実線で示す階段状のプロファイルになる。
【００１９】シリコンＭＢＥ法では不純物濃度を精密に
制御することができるので、不純物濃度を変化させなが
ら多数段成長を行なうことにより、所望のプロファイル
を実現することができる。
制御することができるので、不純物濃度を変化させなが
ら多数段成長を行なうことにより、所望のプロファイル
を実現することができる。
【００２０】段数をさらに増やしてシリコン蒸発温度お
よび不純物セル温度の自動制御を秒刻みで行なえばさら
に設計プロファイルに近づけることができる。イオン注
入法と違ってシリコンのＭＢＥ成長のあとアニールを必
要としないので再分布によってプロファイルが変化する
恐れがない。
よび不純物セル温度の自動制御を秒刻みで行なえばさら
に設計プロファイルに近づけることができる。イオン注
入法と違ってシリコンのＭＢＥ成長のあとアニールを必
要としないので再分布によってプロファイルが変化する
恐れがない。
【００２１】また、高周波特性を高めると同時に耐圧を
確保するため、コレクタとなるエピタキシアル膜厚を制
御したり、コレクタ内プロファイルを制御することもシ
リコンＭＢＥならば自在に行なうことができる。
確保するため、コレクタとなるエピタキシアル膜厚を制
御したり、コレクタ内プロファイルを制御することもシ
リコンＭＢＥならば自在に行なうことができる。
【００２２】このようにシリコンＭＢＥでペデスタル構
造のコレクタを形成することにより、設計通りのプロフ
ァイルをもち、従来のものに比べて高周波特性の優れた
バイポーラトランジスタを製造することができる。
造のコレクタを形成することにより、設計通りのプロフ
ァイルをもち、従来のものに比べて高周波特性の優れた
バイポーラトランジスタを製造することができる。
【００２３】
【実施例】本発明の第１の実施例について図１（ａ）〜
（ｆ）を参照して説明する。
（ｆ）を参照して説明する。
【００２４】はじめに図１（ａ）に示すように、熱酸化
法によりＮ+ 型シリコン基板１ａに厚さ３００ｎｍの酸
化シリコン膜２を形成したのち、レジスト（図示せず）
をマスクとして異方性エッチングして開口を形成してか
らレジストを除去する。つぎにＭＢＥ法によりピークキ
ャリア濃度１×１０18〜１×１０19ｃｍ-3、厚さ２００
ｎｍのＮ+ 型ペデスタルコレクタ３ａを成長させる。
法によりＮ+ 型シリコン基板１ａに厚さ３００ｎｍの酸
化シリコン膜２を形成したのち、レジスト（図示せず）
をマスクとして異方性エッチングして開口を形成してか
らレジストを除去する。つぎにＭＢＥ法によりピークキ
ャリア濃度１×１０18〜１×１０19ｃｍ-3、厚さ２００
ｎｍのＮ+ 型ペデスタルコレクタ３ａを成長させる。
【００２５】このとき単結晶のＮ+ 型シリコン基板１ａ
には単結晶シリコンが、酸化シリコン膜２にはポリシリ
コンが成長する。このあとレジスト（図示せず）をマス
クとしてＣＦ4 ＋Ｏ2 ガスを用いた異方性エッチングに
より、酸化シリコン膜２上のポリシリコン（図示せず）
をエッチングしてからレジストを除去する。
には単結晶シリコンが、酸化シリコン膜２にはポリシリ
コンが成長する。このあとレジスト（図示せず）をマス
クとしてＣＦ4 ＋Ｏ2 ガスを用いた異方性エッチングに
より、酸化シリコン膜２上のポリシリコン（図示せず）
をエッチングしてからレジストを除去する。
【００２６】つぎに図１（ｂ）に示すように、レジスト
４をマスクとして異方性エッチングにより外部ベース予
定領域の酸化シリコン膜２をエッチングする。
４をマスクとして異方性エッチングにより外部ベース予
定領域の酸化シリコン膜２をエッチングする。
【００２７】つぎに図１（ｃ）に示すように、レジスト
４を残したままＣＦ4 ＋Ｏ2 ガスを用いたプレーナプラ
ズマエッチングによりＮ+ 型シリコン基板１ａ表面およ
びＮ+ 型ペデスタルコレクタ３ａの外部ベースの側面を
等方性エッチングする。
４を残したままＣＦ4 ＋Ｏ2 ガスを用いたプレーナプラ
ズマエッチングによりＮ+ 型シリコン基板１ａ表面およ
びＮ+ 型ペデスタルコレクタ３ａの外部ベースの側面を
等方性エッチングする。
【００２８】つぎに図１（ｄ）に示すように、レジスト
４を除去したのち、ＭＢＥ法により単結晶シリコンから
なる厚さ５０ｎｍのＰ+ 型ベース１０を成長させる。こ
のあとレジスト（図示せず）をマスクとして異方性エッ
チングを行ない、酸化シリコン膜２上のポリシリコン
（図示せず）を除去する。
４を除去したのち、ＭＢＥ法により単結晶シリコンから
なる厚さ５０ｎｍのＰ+ 型ベース１０を成長させる。こ
のあとレジスト（図示せず）をマスクとして異方性エッ
チングを行ない、酸化シリコン膜２上のポリシリコン
（図示せず）を除去する。
【００２９】つぎに図１（ｅ）に示すように、ＣＶＤ
（化学気相成長）法により厚さ１００ｎｍの酸化シリコ
ン膜１１および厚さ１００ｎｍの窒化シリコン膜１２を
堆積する。つぎにレジスト（図示せず）をマスクとして
異方性エッチングによりエミッタ予定領域を開口してか
らレジストを除去したのち、ＭＢＥ装置を用いて固相成
長法により厚さ２００ｎｍのＮ+ 型エピタキシアル／ポ
リシリコン１３を成長させる。
（化学気相成長）法により厚さ１００ｎｍの酸化シリコ
ン膜１１および厚さ１００ｎｍの窒化シリコン膜１２を
堆積する。つぎにレジスト（図示せず）をマスクとして
異方性エッチングによりエミッタ予定領域を開口してか
らレジストを除去したのち、ＭＢＥ装置を用いて固相成
長法により厚さ２００ｎｍのＮ+ 型エピタキシアル／ポ
リシリコン１３を成長させる。
【００３０】つぎに図１（ｆ）に示すように、レジスト
（図示せず）をマスクとして異方性エッチングを行ない
窒化シリコン膜１２上に成長した不要なポリシリコン
（図示せず）をエッチングしてＮ+ 型エピタキシアル／
ポリシリコンからなるＮ+ 型エミッタ１３ａを形成した
のちレジストを除去する。つぎに電極金属を蒸着したの
ちレジスト（図示せず）をマスクとしてエッチングする
ことによりエミッタ電極１４ａおよびベース電極１４ｂ
を形成してからレジストを除去して素子部が完成する。
（図示せず）をマスクとして異方性エッチングを行ない
窒化シリコン膜１２上に成長した不要なポリシリコン
（図示せず）をエッチングしてＮ+ 型エピタキシアル／
ポリシリコンからなるＮ+ 型エミッタ１３ａを形成した
のちレジストを除去する。つぎに電極金属を蒸着したの
ちレジスト（図示せず）をマスクとしてエッチングする
ことによりエミッタ電極１４ａおよびベース電極１４ｂ
を形成してからレジストを除去して素子部が完成する。
【００３１】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｅ）を参照して説明する。
２（ａ）〜（ｅ）を参照して説明する。
【００３２】はじめに図２（ａ）に示すように、熱酸化
法によりＮ+ 型シリコン基板１ａに厚さ３００ｎｍの酸
化シリコン膜２を形成したのち、レジスト（図示せず）
をマスクとして異方性エッチングして開口を形成してか
らレジストを除去する。つぎにＭＢＥ法によりピークキ
ャリア濃度１×１０18〜１×１０19ｃｍ-3、厚さ２００
ｎｍのＮ+ 型ペデスタルコレクタ３ａを成長させる。こ
のあとレジスト（図示せず）をマスクとして異方性エッ
チングにより、酸化シリコン膜２上に成長したポリシリ
コン（図示せず）をエッチングしてからレジストを除去
する。
法によりＮ+ 型シリコン基板１ａに厚さ３００ｎｍの酸
化シリコン膜２を形成したのち、レジスト（図示せず）
をマスクとして異方性エッチングして開口を形成してか
らレジストを除去する。つぎにＭＢＥ法によりピークキ
ャリア濃度１×１０18〜１×１０19ｃｍ-3、厚さ２００
ｎｍのＮ+ 型ペデスタルコレクタ３ａを成長させる。こ
のあとレジスト（図示せず）をマスクとして異方性エッ
チングにより、酸化シリコン膜２上に成長したポリシリ
コン（図示せず）をエッチングしてからレジストを除去
する。
【００３３】つぎに図２（ｂ）に示すように、レジスト
（図示せず）をマスクとして異方性エッチングにより外
部ベース予定領域の酸化シリコン膜２をエッチングした
のちレジストを除去する。つぎに厚さ３５０〜４００ｎ
ｍのＳＯＧを塗布したのち、１５０℃の窒素雰囲気で３
０分間アニールしてＳＯＧ膜５ａを形成する。
（図示せず）をマスクとして異方性エッチングにより外
部ベース予定領域の酸化シリコン膜２をエッチングした
のちレジストを除去する。つぎに厚さ３５０〜４００ｎ
ｍのＳＯＧを塗布したのち、１５０℃の窒素雰囲気で３
０分間アニールしてＳＯＧ膜５ａを形成する。
【００３４】つぎに図２（ｃ）に示すように、Ｎ+ 型ペ
デスタルコレクタ３ａが露出するまで異方性エッチング
によりエッチバックする。
デスタルコレクタ３ａが露出するまで異方性エッチング
によりエッチバックする。
【００３５】ＳＯＧ膜はシリコンや酸化シリコン膜に比
べてエッチング速度が大きいので、ＳＯＧ膜の大部分が
エッチングされる。そのあと５００〜８００℃の窒素雰
囲気で３０〜４０分アニールすることにより、ＳＯＧ膜
５ａは熱酸化シリコン膜に近い組成となって、Ｎ+ 型ペ
デスタルコレクタ３ａに連続して平坦化される。
べてエッチング速度が大きいので、ＳＯＧ膜の大部分が
エッチングされる。そのあと５００〜８００℃の窒素雰
囲気で３０〜４０分アニールすることにより、ＳＯＧ膜
５ａは熱酸化シリコン膜に近い組成となって、Ｎ+ 型ペ
デスタルコレクタ３ａに連続して平坦化される。
【００３６】つぎに図２（ｄ）に示すように、ＭＢＥ法
によりキャリア濃度１×１０19ｃｍ-3の厚さ５０ｎｍの
Ｐ+ 型ベース１０を成長させる。このあとレジスト（図
示せず）をマスクとして異方性エッチングを行ない、Ｓ
ＯＧ膜５ａ上に成長したポリシリコン（図示せず）を除
去する。つぎにＣＶＤ法により厚さ１００ｎｍの酸化シ
リコン膜１１および厚さ１００ｎｍの窒化シリコン膜１
２を堆積する。つぎにレジスト（図示せず）をマスクと
して異方性エッチングによりエミッタ予定領域を開口し
てからレジストを除去したのち、ＭＢＥ装置を用いた固
相成長法および低温アニールにより厚さ２００ｎｍのＮ
+ 型エピタキシアル／ポリシリコン１３を成長させる。
によりキャリア濃度１×１０19ｃｍ-3の厚さ５０ｎｍの
Ｐ+ 型ベース１０を成長させる。このあとレジスト（図
示せず）をマスクとして異方性エッチングを行ない、Ｓ
ＯＧ膜５ａ上に成長したポリシリコン（図示せず）を除
去する。つぎにＣＶＤ法により厚さ１００ｎｍの酸化シ
リコン膜１１および厚さ１００ｎｍの窒化シリコン膜１
２を堆積する。つぎにレジスト（図示せず）をマスクと
して異方性エッチングによりエミッタ予定領域を開口し
てからレジストを除去したのち、ＭＢＥ装置を用いた固
相成長法および低温アニールにより厚さ２００ｎｍのＮ
+ 型エピタキシアル／ポリシリコン１３を成長させる。
【００３７】つぎに図２（ｅ）に示すように、レジスト
（図示せず）をマスクとして異方性エッチングを行ない
窒化シリコン膜１２上に成長した不要なポリシリコン
（図示せず）をエッチングしてＮ+ 型エピタキシアル／
ポリシリコンからなるＮ+ 型エミッタ１３ａを形成した
のちレジストを除去する。つぎに電極金属を蒸着したの
ちレジスト（図示せず）をマスクとしてエッチングする
ことによりエミッタ電極１４ａおよびベース電極１４ｂ
を形成したのちレジストを除去して素子部が完成する。
（図示せず）をマスクとして異方性エッチングを行ない
窒化シリコン膜１２上に成長した不要なポリシリコン
（図示せず）をエッチングしてＮ+ 型エピタキシアル／
ポリシリコンからなるＮ+ 型エミッタ１３ａを形成した
のちレジストを除去する。つぎに電極金属を蒸着したの
ちレジスト（図示せず）をマスクとしてエッチングする
ことによりエミッタ電極１４ａおよびベース電極１４ｂ
を形成したのちレジストを除去して素子部が完成する。
【００３８】つぎに本発明の第３の実施例について、図
３（ａ）〜（ｅ）を参照して説明する。
３（ａ）〜（ｅ）を参照して説明する。
【００３９】はじめに図３（ａ）に示すように、熱酸化
法によりＮ+ 型シリコン基板１ａに厚さ３００ｎｍの酸
化シリコン膜２を形成したのち、レジスト（図示せず）
をマスクとして異方性エッチングして開口を形成してか
らレジストを除去する。つぎにＭＢＥ法によりピークキ
ャリア濃度１×１０18〜１×１０19ｃｍ-3、厚さ２００
ｎｍのＮ+ 型ペデスタルコレクタ３ａを成長させる。こ
のあとレジスト（図示せず）をマスクとして異方性エッ
チングにより、酸化シリコン膜２上に成長したポリシリ
コン（図示せず）をエッチングしてからレジストを除去
する。
法によりＮ+ 型シリコン基板１ａに厚さ３００ｎｍの酸
化シリコン膜２を形成したのち、レジスト（図示せず）
をマスクとして異方性エッチングして開口を形成してか
らレジストを除去する。つぎにＭＢＥ法によりピークキ
ャリア濃度１×１０18〜１×１０19ｃｍ-3、厚さ２００
ｎｍのＮ+ 型ペデスタルコレクタ３ａを成長させる。こ
のあとレジスト（図示せず）をマスクとして異方性エッ
チングにより、酸化シリコン膜２上に成長したポリシリ
コン（図示せず）をエッチングしてからレジストを除去
する。
【００４０】つぎに図３（ｂ）に示すように、レジスト
（図示せず）をマスクとして異方性エッチングにより外
部ベース予定領域の酸化シリコン膜２をエッチングした
のちレジストを除去する。つぎにＣＶＤ法により厚さ２
００〜２５０ｎｍの酸化シリコン膜９を堆積する。
（図示せず）をマスクとして異方性エッチングにより外
部ベース予定領域の酸化シリコン膜２をエッチングした
のちレジストを除去する。つぎにＣＶＤ法により厚さ２
００〜２５０ｎｍの酸化シリコン膜９を堆積する。
【００４１】つぎに図３（ｃ）に示すように、Ｎ+ 型ペ
デスタルコレクタ３ａが露出するまで異方性エッチング
によりエッチバックして、Ｎ+ 型ペデスタルコレクタ３
ａから外部ベース予定領域の酸化シリコン膜９までが平
坦化される。
デスタルコレクタ３ａが露出するまで異方性エッチング
によりエッチバックして、Ｎ+ 型ペデスタルコレクタ３
ａから外部ベース予定領域の酸化シリコン膜９までが平
坦化される。
【００４２】つぎに図３（ｄ）に示すように、ＭＢＥ法
によりキャリア濃度１×１０19ｃｍ-3の厚さ５０ｎｍの
Ｐ+ 型ベース１０を成長させる。このあとレジスト（図
示せず）をマスクとして異方性エッチングを行ない、酸
化シリコン膜２上に成長したポリシリコン（図示せず）
を除去する。つぎにＣＶＤ法により厚さ１００ｎｍの酸
化シリコン膜１１および厚さ１００ｎｍの窒化シリコン
膜１２を堆積する。つぎにレジスト（図示せず）をマス
クとして異方性エッチングによりエミッタ予定領域を開
口してからレジストを除去したのち、ＭＢＥ装置を用い
た固相成長法および低温アニールにより厚さ２００ｎｍ
のＮ+ 型エピタキシアル／ポリシリコン１３を成長させ
る。
によりキャリア濃度１×１０19ｃｍ-3の厚さ５０ｎｍの
Ｐ+ 型ベース１０を成長させる。このあとレジスト（図
示せず）をマスクとして異方性エッチングを行ない、酸
化シリコン膜２上に成長したポリシリコン（図示せず）
を除去する。つぎにＣＶＤ法により厚さ１００ｎｍの酸
化シリコン膜１１および厚さ１００ｎｍの窒化シリコン
膜１２を堆積する。つぎにレジスト（図示せず）をマス
クとして異方性エッチングによりエミッタ予定領域を開
口してからレジストを除去したのち、ＭＢＥ装置を用い
た固相成長法および低温アニールにより厚さ２００ｎｍ
のＮ+ 型エピタキシアル／ポリシリコン１３を成長させ
る。
【００４３】つぎに図３（ｅ）に示すように、レジスト
（図示せず）をマスクとして異方性エッチングを行ない
窒化シリコン膜１２上に成長した不要なポリシリコンを
エッチングしてＮ+ 型エピタキシアル／ポリシリコンか
らなるＮ+ 型エミッタ１３ａを形成したのちレジストを
除去する。つぎに電極金属を蒸着したのちレジスト（図
示せず）をマスクとしてエッチングすることによりエミ
ッタ電極１４ａおよびベース電極１４ｂを形成したのち
レジストを除去して素子部が完成する。
（図示せず）をマスクとして異方性エッチングを行ない
窒化シリコン膜１２上に成長した不要なポリシリコンを
エッチングしてＮ+ 型エピタキシアル／ポリシリコンか
らなるＮ+ 型エミッタ１３ａを形成したのちレジストを
除去する。つぎに電極金属を蒸着したのちレジスト（図
示せず）をマスクとしてエッチングすることによりエミ
ッタ電極１４ａおよびベース電極１４ｂを形成したのち
レジストを除去して素子部が完成する。
【００４４】つぎに本発明の第４の実施例として、半導
体集積回路用のバイポーラトランジスタについて図４を
参照して第２の実施例との相違点を説明する。
体集積回路用のバイポーラトランジスタについて図４を
参照して第２の実施例との相違点を説明する。
【００４５】Ｎ+ 型シリコン基板１ａの代りにＰ- 型シ
リコン基板１ｂにＮ+ 型埋込層３ｂを形成した。さらに
Ｐ+ 型ベース１０を形成したのち、酸化シリコン膜１１
および窒化シリコン膜６を堆積してからエミッタ予定領
域およびコレクタコンタクトを開口する。つぎにＮ+ 型
エピタキシアル／ポリシリコンからなるＮ+ 型エミッタ
１３ａおよびＮ+ 型コレクタ１３ｂを形成する。つぎに
エミッタ電極１４ａ、ベース電極１４ｂおよびコレクタ
電極１４ｃを形成して素子部が完成する。
リコン基板１ｂにＮ+ 型埋込層３ｂを形成した。さらに
Ｐ+ 型ベース１０を形成したのち、酸化シリコン膜１１
および窒化シリコン膜６を堆積してからエミッタ予定領
域およびコレクタコンタクトを開口する。つぎにＮ+ 型
エピタキシアル／ポリシリコンからなるＮ+ 型エミッタ
１３ａおよびＮ+ 型コレクタ１３ｂを形成する。つぎに
エミッタ電極１４ａ、ベース電極１４ｂおよびコレクタ
電極１４ｃを形成して素子部が完成する。
【００４６】以上いずれもエミッタトップ型について説
明したが、その代りにペデスタル構造のコレクタが最上
層となるコレクタトップ型としても同様の効果を得るこ
とができる。Ｐ+ 型ベース１０としてＳｉ1-x Ｇｅx 層
を用いてＳｉ1-x Ｇｅx ヘテロバイポーラトランジスタ
とすることもできる。
明したが、その代りにペデスタル構造のコレクタが最上
層となるコレクタトップ型としても同様の効果を得るこ
とができる。Ｐ+ 型ベース１０としてＳｉ1-x Ｇｅx 層
を用いてＳｉ1-x Ｇｅx ヘテロバイポーラトランジスタ
とすることもできる。
【００４７】また、超高真空化学気相成長（ＵＨＶ−Ｃ
ＶＤ）装置を用いて単結晶シリコン上への選択成長を行
なうことにより、工程を短縮することができる。
ＶＤ）装置を用いて単結晶シリコン上への選択成長を行
なうことにより、工程を短縮することができる。
【００４８】
【発明の効果】ＭＢＥ法を用いてペデスタル構造のコレ
クタ層を形成することにより、設計通りの深さ方向不純
物プロファイルを実現することができた。しかも界面の
結晶性を損なうことなくバイポーラ素子を形成すること
ができた。
クタ層を形成することにより、設計通りの深さ方向不純
物プロファイルを実現することができた。しかも界面の
結晶性を損なうことなくバイポーラ素子を形成すること
ができた。
【００４９】従来の製造方法によるバイポーラトランジ
スタの遮断周波数ｆT が約１５ＧＨｚ程度であったのに
比べて、本発明により２０ＧＨｚまで向上させることが
できた。
スタの遮断周波数ｆT が約１５ＧＨｚ程度であったのに
比べて、本発明により２０ＧＨｚまで向上させることが
できた。
【図面の簡単な説明】
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図４】本発明の第４の実施例を示す断面図である。
【図５】従来の従来の疑似ペデスタル構造コレクタをも
つバイポーラトランジスタを工程順に示す断面図であ
る。
つバイポーラトランジスタを工程順に示す断面図であ
る。
【図６】（ａ）は従来のバイポーラトランジスタの深さ
方向不純物プロファイルを示すグラフである。 （ｂ）はイオン注入したシリコンの深さ方向不純物プロ
ファイルを示すグラフである。 （ｃ）はシリコンＭＢＥによるペデスタル構造コレクタ
の深さ方向不純物プロファイルを示すグラフである。
方向不純物プロファイルを示すグラフである。 （ｂ）はイオン注入したシリコンの深さ方向不純物プロ
ファイルを示すグラフである。 （ｃ）はシリコンＭＢＥによるペデスタル構造コレクタ
の深さ方向不純物プロファイルを示すグラフである。
１ａ Ｎ+ 型シリコン基板 １ｂ Ｐ- 型シリコン基板 ２ 酸化シリコン膜 ３ａ Ｎ+ 型ペデスタルコレクタ ３ｂ Ｎ+ 型埋込層 ４ レジスト ５ａ ＳＯＧ膜 ５ｂ 酸化シリコン膜 ６ Ｎ型エピタキシアル層 ７ コレクタ引上部 ８ Ｎ+ 型コレクタ ９ 酸化シリコン膜 １０ Ｐ+ 型ベース １１ 酸化シリコン膜 １２ 窒化シリコン膜 １３ Ｎ+ 型エピタキシアル／ポリシリコン １３ａ Ｎ+ 型エミッタ １３ｂ Ｎ+ 型コレクタ １４ａ エミッタ電極 １４ｂ ベース電極 １４ｃ コレクタ電極 Ｅ エミッタ Ｂ ベース Ｃ1 ペデスタルコレクタ Ｃ2 コレクタ埋込層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73
Claims (5)
- 【請求項１】 半導体基板の一主面上に絶縁膜を堆積し
たのち該絶縁膜の一部をエッチングして露出した前記半
導体基板の一主面上に、ＭＢＥ法により不純物濃度が厚
さ方向に階段状に変化する一導電型のコレクタ層を成長
させる工程と、前記コレクタ層に隣接する前記絶縁膜の
一部をエッチングして露出した前記半導体基板の一主面
上および前記コレクタ層上に、ＭＢＥ法により逆導電型
のベース層を成長させる工程と、該ベース層上にＭＢＥ
法により一導電型のエミッタ層を成長させる工程とを含
むバイポーラトランジスタの製造方法。 - 【請求項２】 半導体基板の一主面上に形成したレジス
トをマスクとしてプレーナプラズマエッチングを行なう
ことにより前記半導体基板の一主面上に形成されていた
絶縁膜の一部をエッチングする請求項１記載のバイポー
ラトランジスタの製造方法。 - 【請求項３】 半導体基板の一主面上に第１の絶縁膜を
堆積したのち該第１の絶縁膜の一部をエッチングして露
出した前記半導体基板の一主面上に、ＭＢＥ法により不
純物濃度が厚さ方向に階段状に変化する一導電型のコレ
クタ層を成長させる工程と、前記コレクタ層に隣接する
前記第１の絶縁膜の一部をエッチングして露出した前記
半導体基板の一主面上に第２の絶縁膜を形成する工程
と、該第２の絶縁膜上および前記コレクタ層上に、ＭＢ
Ｅ法により逆導電型のベース層を成長させる工程と、該
ベース層上にＭＢＥ法により一導電型のエミッタ層を成
長させる工程とを含むバイポーラトランジスタの製造方
法。 - 【請求項４】 半導体基板の一主面上にＳＯＧ膜を形成
したのち、該ＳＯＧ膜をエッチバックして前記ＳＯＧ膜
からなる第２の絶縁膜を形成する請求項３記載のバイポ
ーラトランジスタの製造方法。 - 【請求項５】 半導体基板の一主面上にＣＶＤ法により
酸化シリコン膜を堆積したのち、該酸化シリコン膜をエ
ッチバックして前記酸化シリコン膜からなる第２の絶縁
膜を形成する請求項３記載のバイポーラトランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05046192A JP3102189B2 (ja) | 1993-03-08 | 1993-03-08 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05046192A JP3102189B2 (ja) | 1993-03-08 | 1993-03-08 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260492A JPH06260492A (ja) | 1994-09-16 |
| JP3102189B2 true JP3102189B2 (ja) | 2000-10-23 |
Family
ID=12740199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05046192A Expired - Fee Related JP3102189B2 (ja) | 1993-03-08 | 1993-03-08 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102189B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103632940B (zh) * | 2012-08-23 | 2016-04-06 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
-
1993
- 1993-03-08 JP JP05046192A patent/JP3102189B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06260492A (ja) | 1994-09-16 |
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