JPH05315342A

JPH05315342A - 半導体装置

Info

Publication number: JPH05315342A
Application number: JP11560992A
Authority: JP
Inventors: Fumihiko Sato; 文彦佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-05-08
Filing date: 1992-05-08
Publication date: 1993-11-26
Anticipated expiration: 2013-12-24
Also published as: JP2842042B2

Abstract

(57)【要約】【目的】エミッタとベースとが自己整合的に形成される
バイポーラトランジスタにおいて、遮断周波数ｆ_T，お
よびコレクタ・ベース間の接合耐圧を同時に向上させ
る。【構成】エミッタ開口部のｎ^-型シリコンエピタキシャ
ル層１０３にはｎ型埋込みコレクタ１１０が設けられ、
コレクタ１１０上にはｎ^-型の単結晶シリコン・コレク
タ１１１，ｐ⁺型の単結晶シリコン真性ベース層１１
２，ｎ⁺型の単結晶シリコン・エミッタ１１５が設けら
れている。ｐ⁺型の単結晶シリコン真性ベース層１１２
は、ｐ⁺型の多結晶シリコン・グラフトベース１１３を
介して、ｐ⁺型ベース電極用多結晶シリコン１０７へ接
続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
バイポーラトランジスタに関する。

【０００２】

【従来の技術】イオン注入でベースを形成し，自己整合
技術を用いたＮＰＮ型のバイポーラトランジスタの断面
図である図７を参照すると、従来のバイポーラトランジ
スタは、ｐ^-型シリコン基板２０１，ｎ⁺型埋込み層２
０２上に、ｎ^-型シリコンエピタキシャル層２０３，お
よびＬＯＣＯＳ酸化膜２０４を有する。ｎ⁺型埋込み層
２０２は、ｎ⁺型リン拡散層２０５，およびｎ⁺型コレ
クタ電極用多結晶シリコン２０８を介して、Ａｌ系電極
２１６へ接続される。ｎ^-型シリコンエピタキシャル層
２０３の表面にイオン注入により形成されたｐ⁺型の真
性ベース２１７は、ｐ⁺型ベース電極用多結晶シリコン
２０７からの不純物拡散によりｎ^-型シリコンエピタキ
シャル層２０３の表面に形成されたｐ⁺型の外部ベース
２１８の側面に接続される。ｎ⁺型エミッタ電極用多結
晶シリコン２１９からの不純物拡散により、真性ベース
２１７の表面にｎ⁺型のエミッタ２２０が形成される。
また、シリコン酸化膜２０６，２１４，シリコン窒化膜
２０９により、各部はそれぞれの間が電気的に絶縁され
ている。この構造は、基本的には第１２回ソリッド・ス
テート・デバイス会議議事録６７頁（１９８０年）（Ｐ
ｒｏｃ．ｏｆＳｏｌｉｄｅＳｔａｔｅＤｅｖｉ
ｃｅ，ｐ．６７，（１９８０））に報告されたＳＳＴ
（ｓｕｐｅｒｓｅｌｆ−ａｌｉｇｎｅｄｐｒｏｃｅ
ｓｓｔｅｃｈｎｏｌｏｇｙ）構造と同じである。

【０００３】

【発明が解決しようとする課題】上述した従来のバイポ
ーラトランジスタでは、イオン注入法によるベースの形
成に適した構造になっている。しかし、イオン注入法で
はチャネリングの問題があり、ベースの薄膜化には自ず
から限界がある。また、ベース薄膜化の目的で注入条件
を低注入エネルギー化，高ドーズ量化していくと、一定
温度以下，一定時間内の熱処理では注入損傷の回復，お
よび不純物の活性化は出来ない、という問題がある。

【０００４】更に、前述のバイポーラトランジスタで
は、その製造方法に起因する問題がある。これのベース
の形成には、以下の工程が含まれている。ベース電極用
多結晶シリコンをパターニングし、この多結晶シリコン
の側壁に絶縁膜を形成し、この多結晶シリコン下の絶縁
膜をサイドエッチし、その後、ＬＰＣＶＤ法により無添
加多結晶シリコンを堆積し、熱処理により上記ベース電
極用多結晶シリコンのオーバーハング部からこの無添加
多結晶シリコンに不純物拡散を行なう。このとき、この
無添加多結晶シリコンでは、オーバーハング部下部以外
は相変わらず無添加のままである。この無添加のままの
余分な多結晶シリコンをヒドラジン，ＫＯＨ等によりウ
ェットエッチするとき、（１００）面方位の単結晶シリ
コン基板を用いる場合、単結晶シリコンと無添加多結晶
シリコンとのエッチング速度はあまり変わらない。従っ
て、この無添加多結晶シリコンのウェットエッチの際
に、（１００）面方位を有する真性ベースまでエッチン
グされていまう。このため、従来のバイポーラトランジ
スタでは、（１００）面方位の単結晶シリコン基板を用
いることは出来なかった。

【０００５】一方、薄膜ベース形成技術として有望な低
温エピタキシャル技術を用いたバイポーラトランジスタ
について、１９８９年のヴィ−エル−エス−アイ・テク
ノロジー・シンポジウム予稿集，９１−９２頁（Ｓｙｍ
ｐ．ｏｎＶＬＳＩＴｅｃｈｎｏｌ．，ｐｐ．９１
−９２，（１９８９））を参照して述べる。ベース電極
用多結晶シリコンをコレクタ上にパターニングした後、
エピタキシャル層の成長を行なうと、上述のベース電極
用多結晶シリコンが無い領域上に単結晶ベースが形成さ
れる。この構造では、エミッタとベースとを自己整合的
に形成出来ないので、リソグラフィーにより単結晶ベー
ス上にエミッタ開口部を形成しなければならず、必然的
に素子の縮小化には限界があり、寄生容量，寄生抵抗の
低減が出来ない。従って、この構造を用いて高速バイポ
ーラトランジスタを実現出来ないという問題がある。

【０００６】また、高ｆ_T化の目的で、エミッタ直下の
コレクタにリンをイオン注入してＫｉｒｋ効果を抑制す
るこころみが、第１９回のソリッド・ステート・デバイ
シズ・アンド・マテリアルズ会議の議事録３３１−３３
４頁（１９８７年）（Ｐｒｏｃ．ｏｆＳｏｌｉｄｅ
ＳｔａｔｅＤｅｖｉｃｅｓａｎｄｍａｔｅｒｉ
ａｌｓ，ｐｐ．３３１−３３４（１９８７））に報告さ
れている。この方法では確かに遮断周波数ｆ_Tを高くす
ることが出来るが、高濃度のベースと高濃度のコレクタ
とによる接合が形成されるため、著しい接合耐圧の低下
を引き起し、回路動作に必要の耐圧を保つことが出来な
いという問題があった。耐圧を向上させるには、高濃度
のベースと高濃度のコレクタとが直接に接合を作らない
ように、この中間にｉ層を挟んでｐ−ｉ−ｎ構造を形成
すればよい。イオン注入法でこの構造を形成する場合、
均一な濃度のｉ層を厚く作ることは不可能である。これ
はイオン注入の際の不純物のガウス分布の裾の影響のた
めである。コレクタ・ベース間の空乏層内の電界を弱め
て耐圧を向上させるには、空乏層の幅と同程度（すなわ
ち、１００ｎｍ程度）のｉ層が必要であるが、上述した
理由でこのようなｉ層を形成することは出来ない。

【０００７】

【課題を解決するための手段】本発明の半導体装置は、
単結晶シリコン基板の表面に設けられら第１導電型の第
１の単結晶シリコン層と、この第１の単結晶シリコン層
の表面を覆って設けられた第１の絶縁膜と、第１の絶縁
膜に設けられた第１の単結晶シリコン層に達する第１の
開口部と、第１の開口部においてせり出し部を有する姿
態を有して第１の絶縁膜上に設けられた第２導電型の第
１の多結晶シリコン膜と、第１の多結晶シリコン膜の上
面を覆い，かつ前記せり出し部において第１の多結晶シ
リコン膜の側面を覆って設けられた第２の絶縁膜と、第
１の開口部から一定の距離を保って第１の単結晶シリコ
ン層の表面に設けられた凹部と、その表面が概略第１の
単結晶シリコンの表面と一致して凹部に選択的に設けら
れた第１の単結晶シリコン層より低い不純物濃度を有す
る第１導電型の第１の単結晶半導体層と、せり出し部に
おける第１の多結晶シリコン膜の底面に接続して設けら
れた第２導電型の多結晶半導体膜と、第１の単結晶半導
体層，および第１の単結晶半導体層で覆われない部分の
第１の単結晶シリコン層を覆い，多結晶半導体膜の底面
に接続して第１の開口部内に設けられた第２導電型の第
２の単結晶半導体層と、せり出し部において少なくとも
第２の絶縁膜の側面，並びに底面を覆って第２の絶縁膜
の表面に設けられた第３の絶縁膜と、せり出し部端から
一定の距離で縮小された姿態を有して第３の絶縁膜によ
り形成された第２の開口部と、第２の開口部において第
２の多結晶半導体層の表面に設けられた第１導電型の第
２の単結晶シリコン層と、第２の開口部において、第１
導電型の第２の単結晶シリコン層の表面に設けられた第
１導電型の第２の多結晶シリコン膜と、を有している。

【０００８】好ましくは、上記第１の単結晶半導体層の
第１導電型の不純物濃度は高々５×１０¹⁵ｃｍ^-3であ
り、上記第１の単結晶半導体層の膜厚が２０ｎｍ以上，
１００ｎｍ以下である。

【０００９】好ましくは、上記第１導電型の第１の単結
晶半導体層並びに上記第２導電型の多結晶半導体膜並び
に上記第２導電型の第２の単結晶半導体層が、第１導電
型の単結晶シリコン層並びに第２導電型の多結晶シリコ
ン膜並びに第２導電型の単結晶シリコン層，あるいは第
１導電型の単結晶シリコン層並びに第２導電型の多結晶
シリコン・ゲルマニウム膜並びに第２導電型の単結晶・
ゲルマニウムシリコン層，あるいは第１導電型の単結晶
シリコン・ゲルマニウム層並びに第２導電型の多結晶シ
リコン・ゲルマニウム膜並びに第２導電型の単結晶・ゲ
ルマニウムシリコン層である。

【００１０】好ましくは、上記第１の多結晶シリコン膜
の上面には、高融点金属シリサイド膜を有している。

【００１１】好ましくは、上記単結晶シリコン基板，お
よび上記第１導電型の第１の単結晶シリコン層は、（１
００）面方位を有している。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】ＮＰＮ型のバイポーラトランジスタの断面
図である図１を参照すると、本発明の第１の実施例は、
約１０Ω・ｃｍの抵抗値を有するｐ^-型シリコン基板１
０１の一部表面からヒ素を拡散させたｎ⁺型埋込み層１
０２を有し、その上に濃度が約５×１０¹⁵ｃｍ^-3，厚さ
が約０．７μｍのｎ^-型シリコンエピタキシャル層１０
３を有する。ｎ^-型シリコンエピタキシャル層１０３に
は、素子を分離するためのＬＯＣＯＳ酸化膜１０４，コ
レクタ抵抗を低減するためのｎ⁺型リン拡散層１０５を
有する。エピタキシャル層１０３上に設けられたシリコ
ン窒化膜１０６を介してｐ⁺型ベース電極用多結晶シリ
コン１０７を有し、リン拡散層１０５上にはｎ⁺型コレ
クタ電極用多結晶シリコン１０８を有する。シリコン窒
化膜１０６から一定の距離だけはなれて設けられたエピ
タキシャル層１０３の凹部には、選択的にエピタキシャ
ル成長させた濃度約１×１０¹⁵ｃｍ^-3，膜厚約５０ｎｍ
のｎ^-型単結晶シリコン・コレクタ１１１が有る。ｎ^-
型単結晶シリコン・コレクタ１１１の表面とエピタキシ
ャル層１０３の表面とは概略一致している。このシリコ
ン・コレクタ１１１の下部のシリコンエピタキシャル層
１０３には、濃度が表面付近で約１×１０¹⁷ｃｍ^-3から
埋込み層１０２の濃度にまで一様に変化しているｎ型埋
込みコレクタ１１０が設けられている。

【００１４】ｎ^-型単結晶シリコン・コレクタ１１１
上，および単結晶シリコン・コレクタ１１１に覆われて
いない領域のｎ^-型シリコンエピタキシャル層１０３上
には、選択的にエピタキシャル成長による濃度約３×１
０¹⁸ｃｍ^-3，膜厚約６０ｎｍのｐ⁺型の単結晶シリコン
真性ベース層１１２が設けられている。この真性ベース
層１１２は、選択的に堆積されたｐ⁺型の多結晶シリコ
ン・グラフトベース１１３を介して、ｐ⁺型ベース電極
用多結晶シリコン１０７へと接続される。このｐ⁺型ベ
ース電極用多結晶シリコン１０７の上面および側面は、
シリコン酸化膜１０９により覆われている。

【００１５】単結晶シリコン真性ベース層１１２上に
は、選択的なエピタキシャル成長，並びにエミッタ開口
部に設けられたｎ⁺型エミッタ電極用多結晶シリコン１
１９からの拡散により形成されたｎ⁺型の単結晶シリコ
ン・エミッタ１１５が設けられている。多結晶シリコン
・グラフトベース１１３は、その側壁として形成された
シリコン酸化膜１１４により、単結晶シリコン・エミッ
タ１１５並びにｎ⁺型エミッタ電極用多結晶シリコン１
１９と電気的に分離されている。エミッタ，ベース，お
よびコレクタ電極として、Ａｌ系電極１１６を有する。

【００１６】なお、本実施例におけるバイポーラトラン
ジスタはＮＰＮ型であるが、ＰＮＰ型のバイポーラトラ
ンジスタに本実施例を適用することも出来る。

【００１７】深さ方向のｎ型，およびｐ型の不純物の濃
度分布を示す図２を参照すると、上記第１の実施例によ
るバイポーラトランジスタでは、エミッタ開口の深さ方
向において、ｎ^-型単結晶シリコン・コレクタ１１１に
よるｉ層が存在する。すなわち、ｐ⁺型の単結晶シリコ
ン真性ベース層１１２とｎ^-型単結晶シリコン・コレク
タ１１１とｎ型埋込みコレクタ１１０とによるｐ−ｉ−
ｎ構造が構成される。

【００１８】コレクタ・ベース間の接合耐圧は、アバラ
ンシェ降伏により決まる。このときの臨界電界は、２〜
６×１０⁵Ｖ／ｃｍである。上記ｎ^-型単結晶シリコン
・コレクタ１１１の膜厚が２０ｎｍの場合、これの存在
による接合耐圧の向上は、０．４〜１．２Ｖとなる。し
かしながら、この単結晶シリコン・コレクタ１１１の膜
厚が２０ｎｍより薄い場合には、接合耐圧の向上は得ら
れない。通常のコレクタとベースとの不純物濃度の組み
合せでは、コレクタ・ベース間の空乏層の広がりは約１
００ｎｍである。（このときのコレクタ・ベース間の接
合耐圧の向上は２〜６Ｖとなる。）このため、１００ｎ
ｍより厚い単結晶シリコン・コレクタ１１１をコレクタ
・ベース間に介在させることは無意味となる。従来の単
結晶シリコン・コレクタが無い構造の場合のコレクタ・
エミッタ間の耐圧はＢＶ_CEO＝４．５Ｖであったのに対
し、本実施例による構造でのコレクタ・エミッタ間の耐
圧はＢＶ_CEO＝５．７Ｖとなる。また、本発明者の実験
によると、上記ｎ^-型単結晶シリコン・コレクタ１１１
の不純物濃度が５×１０¹⁵ｃｍ^-3より高くなると、この
単結晶シリコン・コレクタはｉ層として機能しなくなっ
た。

【００１９】バイポーラトランジスタの製造方法を工程
順に説明する断面図である図３，図４を併せて参照する
と、上記第１の実施例によるバイポーラトランジスタは
以下のように作成される。まず、ｐ^-型のシリコン基板
１０１表面にｎ⁺型埋込み層１０２を形成した後、基板
１０１の表面にｎ^-型シリコンエピタキシャル層１０３
を形成する。ｎ^-型シリコンエピタキシャル層１０３
に、ＬＯＣＯＳ酸化膜１０４，ｎ⁺型リン拡散層１０５
を形成する。全面にシリコン窒化膜１０６を形成する。
ｎ⁺型リン拡散層１０５上のシリコン窒化膜１０６を開
口し、ｎ⁺型コレクタ電極用多結晶シリコン１０８を形
成する。シリコン窒化膜１０６の表面に選択的にｐ⁺型
ベース電極用多結晶シリコン１０７を形成した後、全面
に第１のシリコン酸化膜を形成する。この段階では、エ
ミッタ形成予定領域にもｐ⁺型ベース電極用多結晶シリ
コン１０７が形成されている。

【００２０】次に、フォトレジストをマスクにして、エ
ミッタ形成予定領域（エミッタ開口部）の第１のシリコ
ン酸化膜，およびｐ⁺型ベース電極用多結晶シリコン１
０７をエッチング除去する。フォトレジストを除去し、
全面にＬＰＣＶＤ法により第２のシリコン酸化膜を形成
する。第１，および第２のシリコン酸化膜をエッチバッ
クすることにより、シリコン酸化膜１０９を形成する。
ｐ⁺型ベース電極用多結晶シリコン１０７の上面および
側面はシリコン酸化膜１０９により覆われる。ｐ⁺型ベ
ース電極用多結晶シリコン１０７の側面において、シリ
コン窒化膜はこれの側壁となる。シリコン酸化膜１０９
をマスクにしたシリコン窒化膜のドライエッチングによ
るエッチバックにより、エミッタ開口部のシリコン窒化
膜１０６の一部を除去する。このとき、シリコン窒化膜
１０６は、エミッタ開口部において約４０ｎｍ程度残し
ておく。２００ｋｅＶで２×１０¹²ｃｍ^-2，および３０
０ｋｅＶで２×１０¹²ｃｍ^-2の条件で、シリコン酸化膜
１０９等をマスクにしたリンのイオン注入を行ない、９
００℃，３０分の熱処理によりリンの活性化を行ない、
ｎ^-型シリコンエピタキシャル層１０３の表面からｎ⁺
型埋込み層１０２へ達するｎ型埋込みコレクタ１１０を
形成する。その後、熱リン酸によりエミッタ開口部に残
留したシリコン窒化膜１０６を除去する〔図３
（ａ）〕。

【００２１】次に、熱酸化を行ない、エミッタ開口部の
底部の単結晶シリコン領域（ｎ^-型シリコンエピタキシ
ャル層１０３，およびｎ型埋込みコレクタ１１０）の表
面に膜厚約５０ｎｍのシリコン酸化膜１２１を形成する
〔図３（ｂ）〕。

【００２２】次に、上記シリコン酸化膜１２１をＨＦ系
エッチング液により除去し、凹部を形成する。このと
き、シリコン酸化膜１０９もエッチングされるが、本実
施例ではシリコン酸化膜１２１の膜厚に比べてシリコン
酸化膜１０９の膜厚が十分厚いため、問題とはならな
い。その後、分子線エピタキシャル（ＭＢＥ）法によ
り、この凹部を埋め込み，かつその表面がコンエピタキ
シャル層１０３の表面と一致するように、選択的にｎ^-
型の単結晶シリコン・コレクタ１１１を形成する。この
成長条件の一例としては、凹部が形成された構造を有す
るシリコン・ウェハーをＲＣＡ洗浄，ＨＦ系エッチング
処理した後、ＭＢＥチャンバー内に入れ、８５０℃，１
０分程度の熱処理によりシリコン上の自然酸化膜を除去
する。その後、基板温度を６００℃，ＰＨ₃が添加され
た６０ｓｃｃｍのＳｉ₂Ｈ₆を約６分間流すことによ
り、約５０ｎｍのｎ^-型の単結晶シリコン・コレクタ１
１１が選択的に成長する。この単結晶シリコン・コレク
タ１１１の不純物濃度は、添加するＰＨ₃の流量により
制御される。この場合、単結晶シリコン・コレクタ１１
１の不純物濃度は約１×１０¹⁵ｃｍ^-2である。

【００２３】次に、ＭＢＥチャンバーよりシリコン・ウ
ェハーを取り出した後、再び熱リン酸により、シリコン
窒化膜１０６の横方向に約２００ｎｍ程度エッチングす
る。これにより、ｐ⁺型ベース電極用多結晶シリコン１
０７の端部の底面が露出され、第１の開口部，並びにｐ
⁺型ベース電極用多結晶シリコン１０７のせり出し部が
形成される〔図３（ｃ）〕。

【００２４】次に、再びＭＢＥ法を用いて、Ｂ₂Ｈ₆が
添加されたＳｉ₂Ｈ₆により、シリコンの成長を行な
う。この成長の途中段階では、上記せり出し部における
ｐ⁺型ベース電極用多結晶シリコン１０７の底面（下
面）にはｐ⁺型の多結晶シリコン・グラフトベース１１
３ａが成長し、露出したｎ^-型シリコンエピタキシャル
層１０３の表面，並びにｎ^-型の単結晶シリコン・コレ
クタ１１１の表面（上記第１の開口部の底面）にはｐ⁺
型の単結晶シリコン真性ベース層１１２ａが成長する
〔図４（ａ）〕。更に、単結晶シリコン真性ベース層１
１２ａ，並びに多結晶シリコン・グラフトベース１１３
ａの成長を続行し、単結晶シリコン真性ベース層１１
２，多結晶シリコン・グラフトベース１１３となって両
者が接続するまでこの成長を行なう〔図４（ｂ）〕。

【００２５】次に、ＬＰＣＶＤ法により、全面にシリコ
ン酸化膜１１４を形成する。ことのき、ＬＰＣＶＤ法を
用いることにより、単結晶シリコン真性ベース層１１
２，多結晶シリコン・グラフトベース１１３，およびシ
リコン酸化膜１０９に囲まれた空隙にもシリコン酸化膜
１１４は埋込まれる。シリコン酸化膜１１４をエッチバ
ックすることにより、シリコン酸化膜１０９の側面を覆
う姿態にシリコン酸化膜１１４は残留し、第２の開口部
が形成される。ここで更に再びＭＢＥ法を用いて、第２
の開口部に露出したｐ⁺型の単結晶シリコン真性ベース
層１１２ａの表面に、選択的に単結晶シリコン１２２を
成長させる〔図４（ｃ）〕。なお、単結晶シリコン１２
２はノンドープあるいはｎ型である。

【００２６】次に、エミッタ開口部にｎ⁺型エミッタ多
結晶シリコン１１９を形成した後、熱処理を行ない、単
結晶シリコン真性ベース層１１２の一部，および単結晶
シリコン１２２をｎ⁺型の単結晶シリコン・エミッタ１
１５に変換する。続いて、シリコン窒化膜に接続口を形
成し、Ａｌ系電極１１６を形成することにより、図１に
示した構造のバイポーラトランジスタが形成される。

【００２７】上記第１の実施例では、その構造を実現す
る過程において、ＭＢＥ法によりｐ⁺型の単結晶シリコ
ン真性ベース層１１２ａとｐ⁺型の多結晶シリコン・グ
ラフトベース１１３とを同時に形成することが可能なた
め、従来のようにヒドラジン，ＫＯＨ等による多結晶シ
リコン膜のエッチング工程は不用となる。このことか
ら、本実施例では、（１００）面方位を有するシリコン
基板の使用に対して、何等支障はない。

【００２８】また、従来のイオン注入法等を用いて得ら
れるＳＳＴ構造のバイポーラトランジスタでは、このよ
うな均一な低濃度を有する薄膜化されたｉ層，薄膜化さ
れたベースを形成することが不可能であったが、本実施
例では、チャネリングの問題を起さずに薄膜化された単
結晶シリコン真性ベース層１１２が得られ、均一な低濃
度を有する薄膜化されたｉ層となる単結晶シリコン・コ
レクタ１１１がｎ型埋込みコレクタ１１０上に形成され
る。このため、本実施例によるＳＳＴ構造のバイポーラ
トランジスタは、高いベース・コレクタ間接合耐圧と高
い遮断周波数ｆ_Tとを兼ね備えることが可能となる。

【００２９】更に本実施例では、単結晶シリコン・エミ
ッタ１１５を単結晶シリコン真性ベース層１１２上に自
己整合的に形成することが容易であることから、素子縮
小化に対する限界は従来技術に比べて大きく緩和され
る。

【００３０】バイポーラトランジスタの断面図である図
５を参照すると、本発明の第２の実施例は、ＭＢＥ法に
よるグラフトベース，並びに真性ベース層の成長時に、
Ｓｉ₂Ｈ₆に加えてＧｅＨ₄を用い、シリコンとゲルマ
ニウムとの合金層を形成している。ゲルマニウムを１５
ｍｏｌ％含むｐ⁺型の単結晶シリコン・ゲルマニウム合
金真性ベース層１３２がｎ^-型単結晶シリコン・コレク
タ１１１の表面，および単結晶シリコン・コレクタ１１
１に覆われていない領域のｎ^-型シリコンエピタキシャ
ル層１０３の表面（第１の開口部の底面）を覆って形成
される。この真性ベース層１３２と同時に形成されるｐ
⁺型の多結晶シリコン・ゲルマニウム合金グラフトベー
ス１３３を介して、この真性ベース層１３２はｐ⁺型ベ
ース電極用多結晶シリコン１０７と接続される。この多
結晶シリコン・ゲルマニウム合金グラフトベース１３３
は、ｐ⁺型ベース電極用多結晶シリコン１０７のせり出
し部の下面（底面）から成長しはじめる。

【００３１】この単結晶シリコン・ゲルマニウム合金真
性ベース層１３２の禁制帯幅は、ｎ⁺型の単結晶シリコ
ン・エミッタ１１５におけるシリコンの禁制帯幅よりも
狭くなる。この縮小量は単結晶シリコン・ゲルマニウム
合金のゲルマニウムのｍｏｌ％，およびこの単結晶シリ
コン・ゲルマニウム合金の歪量に依存する。真性ベース
層１３２とエミッタ１１５とのこの禁制帯幅の差はベー
スからエミッタへ注入される小数キャリアに対しての障
壁となり、ベース電流の増大を抑制する。すなわち、遮
断周波数ｆ_Tを向上させ、かつ、コレクタ・エミッタ間
の耐圧ＢＶ_COEをある一定値以上に保つためにベース層
を薄膜化，高濃度化させた場合でも、電流増幅率ｈ_FEを
十分大きくできる。

【００３２】なお、上記第２の実施例における単結晶シ
リコン・ゲルマニウム合金真性ベース層１３２とｎ型埋
込みコレクタ１１０との間に設けられたｎ^-型単結晶シ
リコン・コレクタ１１１の代りに、ｎ^-型の単結晶シリ
コン・ゲルマニウム合金からなるコレクタを用いても良
い。

【００３３】バイポーラトランジスタの断面図である図
６を参照すると、本発明の第３の実施例は、ｐ⁺型ベー
ス電極用多結晶シリコン１０７ａの上面にはチタンシリ
サイド膜１４１が設けられ、このような２層構造にする
ことにより、ベース抵抗が低減される。この部分以外の
他の構成は、前述の第１の実施例と同じである。この構
造は、全面にｐ⁺型多結晶シリコンを形成した後、全面
にチタン膜をスパッタリングし、熱処理により表面にチ
タンシリサイド膜を形成し、この２層膜をパターニング
することにより得られる。膜厚約２５０ｎｍの第１の実
施例におけるｐ⁺型ベース電極用多結晶シリコン１０７
のシート抵抗は、ρ＝８〜９Ω／□である。これに対し
て本実施例では、膜厚約１００ｎｍのチタンシリサイド
膜１４１と膜厚約１５０ｎｍのｐ⁺型ベース電極用多結
晶シリコン１０７ａとからなる２層膜のシート抵抗は、
ρ＝２〜３Ω／□となり、十分に低抵抗化される。

【００３４】なお、上記第３の実施例において、チタン
シリサイド膜１４１の代りに、他の高融点金属シリサイ
ド膜を使用しても良い。

【００３５】

【発明の効果】以上説明したように本発明の半導体装置
は、（１００）面方位を有する単結晶シリコン基板を使
用することが可能であり、選択的な単結晶半導体層（お
よび多結晶半導体膜）の成長技術による低濃度の第１導
電型の単結晶コレクタ，および第２導電型の薄膜単結晶
真性ベース層を有し、ベースに自己整合的な第１導電型
の単結晶エミッタを有している。このため本発明では、
（１００）面方位を有する単結晶シリコン基板を使用す
ることが可能となる。また、本発明により、遮断周波数
ｆ_Tの向上，コレクタ・ベース間の接合耐圧の向上，寄
生抵抗の低減，素子の微細化を同時に実現することが可
能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための断面図
である。

【図２】上記第１の実施例の効果を説明するための図で
あり、不純物濃度分布を示すグラフである。

【図３】上記第１の実施例の半導体装置の製造方法を説
明するための工程順の断面図である。

【図４】上記第１の実施例の半導体装置の製造方法を説
明するための工程順の断面図である。

【図５】本発明の第２の実施例を説明するための断面図
である。

【図６】本発明の第３の実施例を説明するための断面図
である。

【図７】従来の半導体装置を説明するための断面図であ
る。

【符号の説明】

１０１，２０１ｐ^-型シリコン基板１０２，２０２ｎ⁺型埋込み層１０３，２０３ｎ^-型シリコンエピタキシャル層１０４，２０４ＬＯＣＯＳ酸化膜１０５，２０５ｎ⁺型リン拡散層１０６，２０９シリコン窒化膜１０７，１０７ａ，２０７ｐ⁺型ベース電極用多結
晶シリコン１０８，２０８ｎ⁺型コレクタ電極用多結晶シリコ
ン１０９，１１４，１２１，２０６，２１４シリコン
窒化膜１１０ｎ型埋込みコレクタ１１１単結晶シリコン・コレクタ１１２単結晶シリコン真性ベース層１１３多結晶シリコン・グラフトベース１１５単結晶シリコン・エミッタ１１６，２１６Ａｌ系電極１１９，２１９ｎ⁺型エミッタ電極用多結晶シリコ
ン１２２単結晶シリコン１３２単結晶シリコン・ゲルマニウム合金真性ベー
ス層１３３多結晶シリコン・ゲルマニウム合金グラフト
ベース１４１チタンシリサイド膜２１７真性ベース２１８外部ベース２２０エミッタ

Claims

【特許請求の範囲】

【請求項１】単結晶シリコン基板の表面に設けられら
第１導電型の第１の単結晶シリコン層と、前記第１の単結晶シリコン層の表面を覆って設けられた
第１の絶縁膜と、前記第１の絶縁膜に設けられた前記第１の単結晶シリコ
ン層に達する第１の開口部と、前記第１の開口部においてせり出し部を有する姿態を有
して前記第１の絶縁膜上に設けられた第２導電型の第１
の多結晶シリコン膜と、前記第１の多結晶シリコン膜の上面を覆い，かつ前記せ
り出し部において前記第１の多結晶シリコン膜の側面を
覆って設けられた第２の絶縁膜と、前記第１の開口部から一定の距離を保って前記第１の単
結晶シリコン層の表面に設けられた凹部と、前記第１の単結晶シリコン層より低い不純物濃度を有
し、その表面が概略前記第１の単結晶シリコンの表面と
一致して前記凹部に選択的に設けられた第１導電型の第
１の単結晶半導体層と、前記せり出し部における前記第１の多結晶シリコン膜の
底面に接続して設けられた第２導電型の多結晶半導体膜
と、前記第１の単結晶半導体層，および前記第１の単結晶半
導体層で覆われない部分の前記第１の単結晶シリコン層
を覆い、前記多結晶半導体膜の底面に接続して前記第１
の開口部内に設けられた第２導電型の第２の単結晶半導
体層と、前記せり出し部において少なくとも前記第２の絶縁膜の
側面，並びに底面を覆い、前記第２の絶縁膜の表面に設
けられた第３の絶縁膜と、前記せり出し部端から一定の距離で縮小された姿態を有
して前記第３の絶縁膜により形成された第２の開口部
と、前記第２の開口部において、前記第２の多結晶半導体層
の表面に設けられた第１導電型の第２の単結晶シリコン
層と、前記第２の開口部において、前記第１導電型の第２の単
結晶シリコン層の表面に設けられた第１導電型の第２の
多結晶シリコン膜と、を有することを特徴とする半導体装置。
【請求項２】前記第１の単結晶半導体層の第１導電型
の不純物濃度が高々５×１０¹⁵ｃｍ^-3であり、前記第１
の単結晶半導体層の膜厚が２０ｎｍ以上，１００ｎｍ以
下であることを特徴とする請求項１記載の半導体装置。
【請求項３】第１導電型の前記第１の単結晶半導体層
が第１導電型の単結晶シリコン層であり、第２導電型の
前記多結晶半導体膜が第２導電型の多結晶シリコン膜で
あり、第２導電型の前記第２の単結晶半導体層が第２導
電型の単結晶シリコン層であることを特徴とする請求項
１，あるいは請求項２記載の半導体装置。
【請求項４】第１導電型の前記第１の単結晶半導体層
が第１導電型の単結晶シリコン層であり、第２導電型の
前記多結晶半導体膜が第２導電型の多結晶シリコン・ゲ
ルマニウム合金膜であり、第２導電型の前記第２の単結
晶半導体層が第２導電型の単結晶シリコン・ゲルマニウ
ム合金層であることを特徴とする請求項１記載，あるい
は請求項２の半導体装置。
【請求項５】第１導電型の前記第１の単結晶半導体層
が第１導電型の単結晶シリコン・ゲルマニウム合金層で
あり、第２導電型の前記多結晶半導体膜が第２導電型の
多結晶シリコン・ゲルマニウム合金膜であり、第２導電
型の前記第２の単結晶半導体層が第２導電型の単結晶シ
リコン・ゲルマニウム合金層であることを特徴とする請
求項１記載，あるいは請求項２の半導体装置。
【請求項６】前記第１の多結晶シリコン膜の上面に高
融点金属シリサイド膜を有することを特徴とする請求項
１，請求項２，請求項３，請求項４，あるいは請求項５
記載の半導体装置。
【請求項７】前記単結晶シリコン基板，および第１導
電型の前記第１の単結晶シリコン層が（１００）面方位
を有することを特徴とする請求項１，請求項２，請求項
３，請求項４，請求項５，あるいは請求項６記載の半導
体装置。