JPH10261650A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のＳｉＧｅベースのバイポーラトランジ
スタでは、グラフトベースと真性ベースとの接続が不安
定であり、グラフトベースの形成にセルフアライン技術
が使えないために素子の縮小化に限界があった。 【解決手段】 半導体基板１０上に第１絶縁膜２１、導
電層４１、第２絶縁膜２２が順に形成されていて、第２
絶縁膜２２の表面から半導体基板１０に達する状態にベ
ース開口部２３が形成され、このベース開口部２３内の
半導体基板１０上にエピタキシャル成長による結晶層４
２が形成されているとともに、同ベース開口部２３内の
導電層４１の表面に成長層４３が形成されているもので
ある。そして上記構成がバイポーラトランジスタの場合
には、半導体基板１０がコレクタ層、結晶層４２がベー
ス層、導電層４１がベース電極となり、結晶層４２と導
電層４２とがグラフトベースとなる成長層４３によって
電気的に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはベース層をエピタキシャ
ル成長層で形成したバイポーラトランジスタおよびその
製造方法に関する。

【０００２】

【従来の技術】バイポーラトランジスタの最高遮断周波
数（以下ｆＴmax と記す）をより高速にするために、バ
ンドギャップを狭くできる材料としてシリコンゲルマニ
ウム（Ｓｉ_1-X Ｇｅ_X ）混晶をベースに採用した、シリ
コン系ナローベース型ヘテロ接合バイポーラトランジス
タが提案され、ｆＴmax ≧１００ＧＨｚが報告されてい
る。用途としては、マルチメディア時代の到来でその市
場の将来性が注目されている情報通信分野が考えられて
いる。

【０００３】高速バイポーラトランジスタには、エミッ
タ電極およびベース電極にポリシリコン薄膜を利用し
た、いわゆる、ダブルポリシリコン−エミッタ／ベース
セルフアライン構造が採用されることが多い。セルフア
ライン技術によりエミッタ／ベース間距離が縮小され、
絶縁膜サイドウォール技術の採用により露光線幅限界以
下のエミッタ長が実現でき、寄生トランジスタ部分が削
減できるという利点があるためである。近年、上記構造
に対して選択成長によりシリコンゲルマニウム薄膜ベー
スを形成したヘテロ接合バイポーラトランジスタの提案
がある。

【０００４】第１従来例として、さらにエミッタ／ベー
ス形成工程を、図１８によって説明する。図１８の
（１）に示すように、Ｎ型のエピタキシャル層２１０上
に酸化膜２１１、Ｐ型不純物を含んだポリシリコン膜２
１２、窒化膜２１３を順に形成する。その後、窒化膜２
１３とポリシリコン膜２１２とのトランジスタ形成部分
に開口部２１４をエッチングによって形成する。次いで
開口部２１４の側壁に窒化膜からなるサイドウォール２
１５を形成する。次に図１８の（２）に示すように、窒
化膜２１３、ポリシリコン膜２１２、サイドウォール２
１５をマスクにして酸化膜２１１をエッチングし、さら
に酸化膜２１１にアンダーカット２１１Ａを形成する。

【０００５】続いて図１８の（３）に示すように、ＭＢ
Ｅ技術、超高真空化学的気相成長（ＵＨＶ−ＣＶＤ）技
術、減圧ＣＶＤ技術のような選択成長が可能な成膜技術
によって、Ｐ型シリコンゲルマニウム（Ｓｉ_1-X Ｇ
ｅ_X ）を上記エピタキシャル層２１０上にエピタキシャ
ル成長させる。このとき、エピタキシャル層２１０上に
はシリコンゲルマニウム結晶層２１６が形成され、ポリ
シリコン２１２面にはシリコンゲルマニウム微結晶層２
１７が形成される。以下、微結晶層とは、例えば非晶質
層に微細な結晶質層が混在している状態をいう。そして
図１８の（４）に示すように、上記エピタキシャル成長
を進めて、シリコンゲルマニウム結晶層２１６とシリコ
ンゲルマニウム微結晶層２１７とを接続させる。

【０００６】さらに図１９に示すように、上記シリコン
ゲルマニウム結晶層２１６上の上記開口部２１４に絶縁
膜のサイドウォール２２１を形成し、さらにＮ⁺ 型ポリ
シリコン層２２２を形成する。そしてＮ⁺ 型ポリシリコ
ン層２２２からのＮ型不純物の拡散により、シリコンゲ
ルマニウム結晶層２１６の上層にＮ⁺ 型エミッタ領域
（図示省略）を形成する。このように、選択成長を利用
することにより１回の窓開けと２回のサイドウォール形
成でエミッタ／ベースが決定される点が特徴となってい
る。なお、上記図１９は、ＳＯＩ（Silicon on insulat
or）基板に対して図１８によって説明したプロセスを用
いて、ＮＰＮトランジスタ２０１を形成した例である。

【０００７】次に第２従来例として、図２０および図２
１によって従来のエミッタ／ベース形成工程を説明す
る。図２０の（１）に示すように、通常のダブルポリシ
リコンエミッタ／ベースセルフアライン構造の製造プロ
セスにおいて、Ｐ⁺ 型ポリシリコンからなるベース電極
３１１を形成した後、真性ベースの形成領域上に開口部
３１２を形成する。なお開口部３１２は上記ベース電極
３１１上に形成されている酸化膜３１３を貫通して形成
されている。次いで図２０の（２）に示すように、上記
開口部３１２の側壁に絶縁膜サイドウォール３１４を形
成する。その際、ポリシリコンからなるベース電極３１
１からの拡散により半導体基板３１０にグラフトベース
層３１５を形成する。

【０００８】その後図２０の（３）に示すように、エピ
タキシャル成長によってベース３１６を形成する。さら
に図２０の（４）に示すように、上記ベース３１６上に
エミッタポリシリコン３１７を形成する。

【０００９】または、図２１の（１）に示すように、通
常のダブルポリシリコンエミッタ／ベースセルフアライ
ン構造の製造プロセスにおいて、ポリシリコンからなる
ベース電極４１１を形成した後、真性ベースの形成領域
上に開口部４１２を形成する。なお開口部４１２は上記
ベース電極４１１上に形成されている酸化膜４１３を貫
通して形成されている。次いで図２１の（２）に示すよ
うに、エピタキシャル成長によって、開口部４１２内の
半導体基板４１０上にベース４１４を形成する。このと
き酸化膜４１３の表面にもエピタキシャル層４２１が形
成される。

【００１０】続いて酸化膜４１３の表面のエピタキシャ
ル層４２１を除去する。その後図２１の（３）に示すよ
うに、上記開口部４１２の側壁に絶縁膜サイドウォール
４１５を形成する。したがって、ベース電極４１１の側
部に形成されたエピタキシャル層がベース電極４１１と
ベース４１４とを接続するグラフトベース４２２にな
る。さらに図２１の（４）に示すように、上記ベース４
１４上にエミッタポリシリコン４１６を形成する。上記
図２０および図２１によって説明したプロセスは、通常
のダブルポリシリコンエミッタ／ベースセルフアライン
製造工程にベースのエピタキシャル成長工程を追加する
のみで実現できる点が特徴である。

【００１１】

【発明が解決しようとする課題】しかしながら、上記第
１従来例では、グラフトベース部分（寄生部分）をなる
べく小さくするために酸化膜のアンダーカット量を小さ
くすると、このアンダーカット部分に形成されるシリコ
ンゲルマニウム微結晶層からなるグラフトベースとシリ
コンゲルマニウム結晶層からなる真性ベースとの接続が
不安定になる。そのため、アンダーカット部分の削減に
は限界がある。また、シリコンゲルマニウムのエピタキ
シャル成長層の厚さが薄く、またはばらつくと、ベース
電極と真性ベースとがつながらなくなるという欠点を持
っている。

【００１２】また上記第２従来例では、グラフトベース
の形成にセルフアライン技術を用いていないため、グラ
フトベース部分の削減には限界があった。

【００１３】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。すなわち、第１の半導体装置は、半導体基板上に
第１絶縁膜、導電層、第２絶縁膜が順に形成されてい
て、第２絶縁膜の表面から半導体基板に達する状態に開
口部が形成されている。この開口部内の半導体基板上に
はエピタキシャル成長による結晶層が形成されていて、
同開口部内の導電層表面には成長層が形成されたもので
ある。そしてこの半導体装置がバイポーラトランジスタ
の場合には、半導体基板がコレクタ層、結晶層がベース
層、成長層および導電層がベース電極であり、結晶層と
成長層と導電層とが電気的に接続されている。

【００１４】第２の半導体装置は、半導体基板上に絶縁
膜と導電層とが順に形成されていて、導電層の表面から
半導体基板に達する状態に開口部が形成されている。こ
の開口部内の半導体基板上にはエピタキシャル成長によ
る結晶層が形成されていて、同開口部内の導電層表面お
よびこの導電層上には成長層が形成されているものであ
る。そしてこの半導体装置がバイポーラトランジスタの
場合には、半導体基板がコレクタ層、結晶層がベース
層、成長層と導電層とがベース電極であり、結晶層と成
長層と導電層とが電気的に接続されている。

【００１５】上記第１，第２の導体装置では、結晶層と
導電層とが成長層によって確実に接続されていることか
ら、結晶層がベース層（真性ベース）であり、導電層が
ベース電極であれば、成長層がグラフトベース層にな
る。そのため、従来のバイポーラトランジスタに比較し
て、グラフトベース領域となる部分が大幅に削減され
る。

【００１６】半導体装置の第１の製造方法は、半導体基
板上に第１絶縁膜、導電層、第２絶縁膜を順に形成した
後、第２絶縁膜の表面から半導体基板に達する開口部を
形成する。次いでエピタキシャル成長により開口部内の
半導体基板上に結晶層を形成するとともに、同開口部内
の導電層表面に成長層を形成する。上記半導体装置がバ
イポーラトランジスタの場合には、半導体基板がコレク
タ層、結晶層がベース層、成長層および導電層がベース
電極になる。そして結晶層と成長層と導電層とが電気的
に接続されるように形成する。

【００１７】半導体装置の第２の製造方法は、半導体基
板上に絶縁膜、導電層を順に形成した後、導電層の表面
から半導体基板に達する開口部を形成する。次いでエピ
タキシャル成長により開口部内の半導体基板上に結晶層
を形成するとともに、同開口部内の導電層表面に成長層
を形成する。上記半導体装置がバイポーラトランジスタ
の場合には、半導体基板がコレクタ層、結晶層がベース
層、成長層および導電層がベース電極になる。そして結
晶層と成長層と導電層とが電気的に接続されるように形
成する。

【００１８】上記いずれの半導体装置の製造方法では、
導電層の表面に成長層を成長させることにより半導体基
板上に成長した結晶層と導電層とが成長層によって確実
に接続される。上記結晶層が真性ベースであり導電層が
ベース電極であれば、成長層がグラフトベース層になる
ので、従来のバイポーラトランジスタに比較して、グラ
フトベース領域となる部分が大幅に削減される。

【００１９】

【発明の実施の形態】本発明の第１の半導体装置に係わ
る実施形態の一例を、図１の概略構成断面図によって説
明する。図１では、半導体装置の一例として縦型のＮＰ
Ｎバイポーラトランジスタを示す。

【００２０】図１に示すように、Ｐ型で＜１００＞結晶
方位の単結晶シリコンからなるシリコン基板（以下シリ
コン基板という）１１の上層には、高濃度のコレクタと
なるＮ⁺ 型埋め込み層１２が形成されている。さらに上
記シリコン基板１１上にはＮ型エピタキシャル層１３が
形成されて、半導体基板１０が構成されている。このＮ
型エピタキシャル層１３はコレクタとなる。

【００２１】また上記Ｎ型エピタキシャル層１３の上層
には、上記バイポーラトランジスタの形成領域を分離す
るための素子分離酸化膜１４が、例えば酸化シリコン膜
により形成されている。そして素子分離酸化膜１４の下
部の上記Ｎ型エピタキシャル層１３には上記シリコン基
板１１の上層に達するｐ⁺ 型の素子分離拡散層１５が形
成されている。さらに後術する真性ベース層３２から離
れた上記Ｎ型エピタキシャル層１３には上記Ｎ⁺ 型埋め
込み層１２に接続するｎ⁺ 型のコレクタ取り出し層１６
が形成されている。

【００２２】次に本発明の特徴とする構成を説明する。
上記半導体基板１０上には第１絶縁膜２１が例えば酸化
シリコン膜で形成されている。この第１絶縁膜２１上に
はポリシリコンからなる導電層４１で形成したベース電
極３１が設けられている。さらに上記第１絶縁膜２１上
にはベース電極３１を覆う第２絶縁膜２２が例えば窒化
シリコン膜で形成されている。そして真性ベースの形成
予定領域上における上記第２絶縁膜２２、ベース電極３
１、第１絶縁膜２１等にはＮ型エピタキシャル層１３の
表面に達するベース開口部２３が形成されている。

【００２３】上記ベース開口部２３の内部の半導体基板
１０（Ｎ型エピタキシャル層１３）上にはシリコンゲル
マニウム（Ｓｉ_1-X Ｇｅ_X ）の結晶層４２からなる真性
ベース層３２が形成されている。また同ベース開口部２
３の内部に表出している導電層４１の表面にはシリコン
ゲルマニウム（Ｓｉ_1-X Ｇｅ_X ）の成長層４３からなる
グラフトベース層３３が形成されている。ここで上記Ｘ
は０＜Ｘ＜１とする。そして上記結晶層４２と成長層４
３とは接続されている。すなわち、ベース電極３１（導
電層４１）と真性ベース層３２（結晶層４２）とがグラ
フトベース層３３（成長層４３）で電気的に接続されて
いる。

【００２４】なお、上記成長層は例えばシリコンゲルマ
ニウムの微結晶層からなり、微結晶層とは例えば非晶質
層に微細な結晶質層が混在しているような状態をいう。
このように本発明では、ベース開口部２３に表出してい
る導電層４１に成長層４３が形成されていて、導電層４
１と結晶層４２とが成長層４３によって電気的に接続さ
れていることを特徴とする。

【００２５】さらに上記ベース開口部２３の側壁には上
記成長層４３を覆う状態に絶縁性のサイドウォール２４
が例えば酸化シリコン膜で形成されている。そしてこの
サイドウォール２４に囲まれる部分がエミッタ開口部２
５になる。上記エミッタ開口部２５の底部における上記
真性ベース層３２の上層にはＮ⁺型のエミッタ層３４が
形成されている。そしてこのエミッタ層３４に接続する
状態に上記エミッタ開口部２５にはエミッタ電極３５が
形成されている。

【００２６】また上記ベース電極３１上の上記第２絶縁
膜２２にはベースコンタクトホール２６が形成されてい
て、上記コレクタ取り出し層１６上の上記第１絶縁膜２
１、第２絶縁膜２２等にはコレクタコンタクトホール２
７が形成されている。そしてベースコンタクトホール２
６を通して上記ベース電極３１に接続するベース金属電
極３６が形成され、上記エミッタ電極３５上にはエミッ
タ金属電極３７が形成され、上記コレクタコンタクトホ
ール２７を通して上記コレクタ取り出し層１６に接続す
るコレクタ金属電極３８が形成されている。上記ベー
ス，エミッタ，コレクタ金属電極３６，３７，３８は、
例えばチタン（Ｔｉ）膜と酸窒化チタン（ＴｉＯＮ）膜
とからなるバリアメタル層を下層に形成したアルミニウ
ム系金属電極で形成されている。このようにバイポーラ
トランジスタ１は構成されている。

【００２７】上記バイポーラトランジスタ１では、結晶
層４２と導電層４１とがベース開口部２３の側壁に形成
した成長層４３によって接続されていることから、結晶
層４２で形成される真性ベース層３２と導電層４１で形
成されるベース電極３１とは、成長層４３で形成される
グラフトベース層３３によって電気的に接続される。こ
のように、ベース開口部２３の側壁にグラフトベース層
３３を形成したことから、従来のバイポーラトランジス
タに比較して、グラフトベース領域となる部分が大幅に
削減される。

【００２８】次に上記図１で説明した半導体装置の製造
方法を、図２〜図８によって詳細に説明する。図２〜図
８では、前記図１によって説明した構成部品と同様のも
のには同一符号を付す。また各図の（ ）内は通し番号
を記す。

【００２９】図２の（１）に示すように、Ｐ型で＜１０
０＞結晶方位の単結晶シリコンからなるシリコン基板１
１上に酸化膜５１を例えば熱酸化によって３００ｎｍ程
度の厚さの酸化シリコンで形成する。その後、通常のリ
ソグラフィー技術（以下、リソグラフィー技術は、レジ
スト塗布、露光、現像、レジストベーキング等の処理と
する）とによるレジストマスク（図示省略）の形成、お
よびそのレジストマスクを用いたエッチング技術によっ
て、Ｎ⁺ 型埋め込み層を形成する領域上における上記酸
化膜５１に開口部５２を形成する。次いで上記レジスト
マスクを除去した後、上記開口部５２より固体拡散源に
酸化アンチモン（Ｓｂ₂ Ｏ₃ ）を利用したアンチモン
（Ｓｂ）の気相拡散によって、上記シリコン基板１１の
上層にＮ⁺型埋め込み層１２を形成する。このとき、シ
ート抵抗ρｓは例えば２０Ω／□〜５０Ω／□とし、拡
散深さは１μｍ〜２μｍ程度とする。そして酸化膜５１
およびアンチモンの気相拡散時に生じた酸化膜（図示省
略）をエッチングによって除去する。

【００３０】続いて図２の（２）に示すように、エピタ
キシャル成長法によって、上記シリコン基板１１上にＮ
型エピタキシャル層１３を形成する。このＮ型エピタキ
シャル層１３は、例えば抵抗率が０．３Ωｃｍ〜５Ωｃ
ｍ、厚さが０．７μｍ〜２μｍ程度に形成される。その
際、上記Ｎ⁺ 型埋め込み層１２が上記Ｎ型エピタキシャ
ル層１３の下層に拡散する。このようにして半導体基板
１０は構成される。

【００３１】次いで図２の（３）に示すように、上記Ｎ
型エピタキシャル層１３上に、選択酸化（ＬＯＣＯＳ）
法を行う際のバッファー層となる膜として酸化膜５３
を、例えば通常の酸化法によって２０ｎｍ〜５０ｎｍ程
度の厚さの酸化シリコンで形成する。さらに減圧下の化
学的気相成長〔以下、化学的気相成長はＣＶＤという
（ＣＶＤはChemical Vapor Deposition の略）〕法によ
って、上記酸化膜５３上に窒化膜５４を例えば５０ｎｍ
〜１００ｎｍ程度の厚さの窒化シリコンで形成する。上
記酸化膜５３および窒化膜５４の各膜厚は、その後のＬ
ＯＣＯＳ法による酸化の際に形成されるバーズビークの
長さ、酸化にともなう応力や欠陥の発生の制御性によっ
て決定される。

【００３２】その後図２の（４）に示すように、通常の
リソグラフィー技術を行う。まずレジスト塗布により上
記窒化膜５４上にレジスト膜５５を形成した後、露光、
現像、ベーキング等の処理によりバイポーラトランジス
タの形成予定領域を分離するための素子分離酸化膜を形
成れる領域上の上記レジスト膜にレジスト開口部５６を
形成する。続いてレジスト膜５５をマスクに用いたエッ
チング技術〔例えば反応性イオンエッチング、以下反応
性イオンエッチングはＲＩＥという（ＲＩＥはReactive
Ion Etchingの略）〕によって、上記レジスト開口部５
６の底部における上記窒化膜５４、酸化膜５３および上
記Ｎ型エピタキシャル層１３の上層を除去する。上記Ｎ
型エピタキシャル層１３の除去深さはＬＯＣＯＳ酸化後
に表面がほぼ平坦化されるように、酸化膜厚のほぼ１／
２とすることが望ましい。

【００３３】次いで上記レジスト膜５５を除去した後、
図３の（５）に示すように、例えば１０００℃〜１０５
０℃程度の温度雰囲気で２時間〜６時間程度の水蒸気酸
化により例えば０．８μｍ〜１．５μｍ程度の厚さの素
子分離酸化膜１４を上記Ｎ型エピタキシャル層１３に形
成する。その後、上記窒化膜５４〔図２の（４）参照〕
を熱リン酸を用いたエッチングによって除去する。

【００３４】続いて図３の（６）に示すように、通常の
リソグラフィー技術を行う。まずレジスト塗布により上
記半導体基板１０上にレジスト膜５７を形成した後、露
光、現像ベーキング等の処理によりコレクタ取り出し拡
散層の形成予定領域上の上記レジスト膜５７にレジスト
開口部５８を形成する。次いでこのレジスト膜５７をマ
スクに用いたイオン注入技術によって、上記レジスト開
口部５８より上記Ｎ型エピタキシャル層１３にコレクタ
取り出し拡散層を形成するための不純物をイオン注入す
る。このイオン注入条件としては、不純物にリンイオン
（Ｐ⁺ ）を用い、打ち込みエネルギーを４０ｋｅＶ〜１
００ｋｅＶ程度に設定し、ドーズ量を１×１０¹⁵個／ｃ
ｍ² 〜１×１０¹⁶個／ｃｍ² 程度に設定した。

【００３５】次いで図３の（７）に示すように、上記半
導体基板１０上に平坦化のための酸化膜５９を、例えば
ＣＶＤ法によって１００ｎｍ〜６００ｎｍ程度の厚さの
酸化シリコンで形成する。その後、９００℃〜１０００
℃で３０分程度のアニーリングを行って、上記イオン注
入によりドーピングした不純物を活性化し、上記Ｎ⁺型
埋め込み層１２に接続するＮ⁺ 型コレクタ取り出し拡散
層１６を形成する。さらにレジスト塗布技術によって上
記酸化膜５９上にバーズヘッドの平坦化のためのレジス
ト膜６０を形成する。その後、エッチバック技術を用い
て上記レジスト膜６０、酸化膜５９等をエッチングして
半導体基板１０上を平坦化する。

【００３６】次に図４の（８）に示すように、例えば９
００℃の酸化によって、上記Ｎ型エピタキシャル層１３
側の表面に例えば１０ｎｍ〜３０ｎｍ程度の厚さの酸化
膜６１を形成する。

【００３７】続いて図４の（９）に示すように、通常の
リソグラフィー技術を行う。まずレジスト塗布によっ
て、上記酸化膜６１を形成した半導体基板１０上にレジ
スト膜６２を形成した後、露光、現像、ベーキング等の
処理により、バイポーラトランジスタの形成予定領域を
分離するための素子分離拡散層の形成予定領域上の上記
レジスト膜６２にレジスト開口部６３を形成する。次い
でこのレジスト膜６２をマスクに用いたイオン注入技術
によって、上記レジスト開口部６３より上記Ｎ型エピタ
キシャル層１３に素子分離拡散層１５を形成するための
Ｐ型不純物をイオン注入する。このイオン注入条件とし
ては、不純物にホウ素イオン（Ｂ⁺ ）を用い、打ち込み
エネルギーを２００ｋｅＶ〜５００ｋｅＶ程度に設定
し、ドーズ量を１×１０¹³個／ｃｍ² 〜１×１０¹⁴個／
ｃｍ² 程度に設定した。

【００３８】その後上記レジスト膜６２を除去する。次
に本発明の特徴とする工程を行う。まず図４の（１０）
に示すように、例えばＣＶＤ法によって上記半導体基板
１０上に第１絶縁膜２１を例えば５０ｎｍ〜３００ｎｍ
程度の厚さの窒化膜あるいは酸化膜（例えば酸化シリコ
ン）で形成する。この第１絶縁膜２１は、後の工程で形
成されるベース層（シリコンゲルマニウム層）の厚さと
同等の厚さもしくはやや薄い厚さに形成される。また、
後のシリコンゲルマニウム層の選択成長において、酸化
膜のほうが窒化膜よりも選択性がよい。したがって、結
晶層と成長層とを確実に接続させるには、第１絶縁膜２
１として窒化膜を選択した方が良い。

【００３９】次いで図５の（１１）に示すように、例え
ばＣＶＤ法によって上記第１絶縁膜２１上に、ポリシリ
コン膜を例えば１００ｎｍ〜３００ｎｍ程度の厚さに形
成した後、イオン注入技術によって、上記ポリシリコン
膜にＰ型不純物として例えば二フッ化ホウ素イオン（Ｂ
Ｆ₂ ⁺ ）をドーピングして、導電層４１を形成する。こ
のイオン注入条件としては、打ち込みエネルギーを２０
ｋｅＶ〜１００ｋｅＶ程度に設定し、ドーズ量を１×１
０¹⁴個／ｃｍ² 〜１×１０¹⁶個／ｃｍ² 程度に設定し
た。

【００４０】次いで図５の（１２）に示すように、通常
のリソグラフィー技術によって上記導電層４１上のベー
ス電極を形成する領域上に上記レジストマスク６４を形
成する。そして、このレジストマスク６４を用いたエッ
チング技術（例えばＲＩＥ）によって、上記導電層４１
をパターニングする。

【００４１】その後、上記レジストマスク６４を除去す
る。続いて図５の（１３）に示すように、例えばＣＶＤ
法によって、上記第１絶縁膜２１上に上記導電層４１を
覆う第２絶縁膜２２を例えば酸化膜で形成する。

【００４２】続いて通常のリソグラフィー技術を行う。
まずレジスト塗布によって、上記第２絶縁膜２２上にレ
ジスト膜６５形成する。続いて露光、現像、ベーキング
等の処理により、ベースを形成する領域上の上記レジス
ト膜６５にレジスト開口部６６を形成する。次いでこの
レジスト膜６５をマスクに用いたエッチングによって、
上記第２絶縁膜２２、導電層４１、第１絶縁膜２１等に
ベース開口部２３を形成する。そして上記導電層４１が
ベース電極３１になる。

【００４３】その後、上記レジスト膜６５を除去する。
次に図６の（１４）に示すように、分子線エピタキシー
（ＭＢＥ）、超高真空化学的気相成長（ＵＨＶ−ＣＶ
Ｄ）法、減圧ＣＶＤ法等のような選択エピタキシャル成
長技術によって、上記ベース開口部２３の内部のＮ型エ
ピタキシャル層１３上に、シリコンゲルマニウム（Ｓｉ
_1-X Ｇｅ_X ）の結晶層４２を形成する。この結晶層４２
が真性ベース層３２になる。それとともに、同ベース開
口部２３の内部の上記導電層４１の表面にシリコンゲル
マニウムからなる成長層４３を形成する。この成長層４
３がグラフトベース層３３になる。ここで上記Ｘは０＜
Ｘ＜１とする。

【００４４】上記選択エピタキシャル成長条件の一例を
以下に示す。例えば減圧ＣＶＤ法の場合には、原料ガス
に、ジクロロシラン（ＳｉＨ₂ Ｃｌ ₂ ）：１５ｓｃｃｍ
〜３０ｓｃｃｍ〔望ましくは２０ｓｃｃｍ〕と、水素
（Ｈ₂）：１５ｓｃｃｍ〜３０ｓｃｃｍ〔望ましくは２
０ｓｃｃｍ〕と、塩化水素（ＨＣｌ）：１０ｓｃｃｍ〜
３０ｓｃｃｍ〔望ましくは２０ｓｃｃｍ〕と、ジボラン
（Ｂ₂ Ｈ₆ ）と、ゲルマン（ＧｅＨ₄ ）とを用いる。そ
して成膜雰囲気の圧力を例えば例えば１．３ｋＰａ〜
５．３ｋＰａ〔望ましくは２．７０ｋＰａ〕、成長温度
を６２５℃〜７００℃〔望ましくは６５０℃〜７００
℃〕、成長速度を２ｎｍ／分〜４ｎｍ／分（ただしゲル
マニウムを１５％含む場合）〔望ましくは３ｎｍ／分〜
４ｎｍ／分（ただしゲルマニウムを１５％含む場合）〕
に設定した。そして上記ジボランは、例えばシリコンゲ
ルマニウム中のホウ素濃度が１×１０¹⁹個／ｃｍ³ 程度
（ただし、７００℃で成長させた場合）となるようにす
る場合には０．００２ｓｃｃｍに設定し、上記ゲルマン
は、例えばシリコンゲルマニウム中のゲルマニウム濃度
が１０％程度（ただし、７００℃で成長させた場合）と
なるようにする場合には０．３２ｓｃｃｍに設定する。
さらに上記成長速度もゲルマニウム含有量により適宜選
択される。このように、膜中のホウ素濃度、ゲルマニウ
ム濃度によって、ジボラン、ゲルマンの流量を調整す
る。

【００４５】またＵＨＶ−ＣＶＤ法の場合には、原料ガ
スにジシラン（Ｓｉ₂ Ｈ₆ ）：１ｓｃｃｍ〜１５ｓｃｃ
ｍ〔望ましくは３ｓｃｃｍ〕と、塩素（Ｃｌ）：０．０
１ｓｃｃｍ〜０．０５ｓｃｃｍ〔望ましくは０．０３ｓ
ｃｃｍ〕と、ジボラン（Ｂ₂Ｈ₆ ）と、ゲルマン（Ｇｅ
Ｈ₄ ）とを用い、成膜雰囲気の圧力を例えば０．０１Ｐ
ａ台、例えば０．０１３Ｐａに設定し、成長温度を５０
０℃〜７００℃〔望ましくは５８７℃〕、成長速度を１
０ｎｍ／分〜２０ｎｍ／分（ただしゲルマニウムを１３
％含む場合）〔望ましくは１５ｎｍ／分（ただしゲルマ
ニウムを１３％含む場合）〕に設定した。そして上記ジ
ボランは、例えばシリコンゲルマニウム中のホウ素濃度
が１×１０¹⁸個／ｃｍ³ 〜１×１０¹⁹個／ｃｍ³ 程度
（ただし、６８７℃で成長させた場合）となるようにす
る場合には０．００５ｓｃｃｍ〜０．０４ｓｃｃｍ程度
に設定し、上記ゲルマンは、例えばシリコンゲルマニウ
ム中のゲルマニウム濃度が８％程度（ただし、５８７℃
で成長させた場合）となるようにする場合には１．０ｓ
ｃｃｍに設定する。また上記ゲルマンは、例えばシリコ
ンゲルマニウム中のゲルマニウム濃度が２０％程度（た
だし、５８７℃で成長させた場合）となるようにする場
合には３．７ｓｃｃｍに設定する。さらに上記成長速度
もゲルマニウムの含有量により適宜選択される。このよ
うに、膜中のホウ素濃度、ゲルマニウム濃度によって、
ジボラン、ゲルマンの流量を調整する。なお、上記いず
れの流量も各原料ガスのボンベの濃度が１００％の場合
である。また上記ｓｃｃｍは標準状態における体積流量
（ｃｍ³ ／分）を表す。さらに上記示した各条件値は枚
葉式装置の一条件例である。したがって、装置の形態、
大きさ等によって、上記各値は最良の成膜条件となるよ
うに適宜選択される。

【００４６】この選択エピタキシャル成長過程を図６の
（１５）〜（１７）の拡大図によって説明する。

【００４７】まず図６の（１５）に示すように、第２絶
縁膜２２、導電層４１および第１絶縁膜２１に対してベ
ース開口部２３を形成するエッチングを行った後、洗浄
によって表面を清浄化する。そして選択エピタキシャル
成長を開始する。

【００４８】そして図６の（１６）に示すように、Ｎ型
エピタキシャル層１３上にはシリコンゲルマニウム（Ｓ
ｉ_1-X Ｇｅ_X ）の結晶層４２を成長させる。また導電層
４１の表面にはシリコンゲルマニウムの成長層４３を成
長させる。このとき、酸化膜からなる第２絶縁膜２２上
にはシリコンゲルマニウム層は全く成長しない。

【００４９】やがて図６の（１７）に示すように、上記
結晶層４２の厚さが第１絶縁膜２１の厚さを越えると、
結晶層４２と成長層４３とがつながり、ベース電極３１
となる導電層４１と真性ベース層３２となる結晶層４２
とがグラフトベース層３３となる成長層４３によって接
続されることになる。このように本発明では、ベース開
口部２３に表出している導電層４１に成長層４３を形成
し、導電層４１と結晶層４２とを成長層４３で接続する
ことを特徴とする。

【００５０】次いで図７の（１８）に示すように、例え
ばＣＶＤ法によって上記ベース開口部２３の内部および
上記第２絶縁膜２２上に酸化膜（例えば酸化シリコン
膜）６７を形成する。

【００５１】続いて図７の（１９）に示すように、エッ
チング技術（例えば高選択低ダメージのＲＩＥ装置によ
る異方性エッチング）によって、上記酸化膜６７をエッ
チングし、上記ベース開口部２３の側壁に上記成長層４
３を覆う状態のサイドウォール２４を上記酸化膜６７で
形成する。このサイドウォール２４に囲まれた開口部が
エミッタ開口部２５になる。

【００５２】その後図７の（２０）に示すように、例え
ばＣＶＤ法によって、上記エミッタ開口部２５の内部と
ともに上記第２絶縁膜２２上に、エミッタ電極となる高
濃度にＮ型不純物を含んだポリシリコン膜６８を形成す
る。次いで７００℃〜１０００℃の温度雰囲気でエミッ
タアニーリングを行い、真性ベース層３２の上層にＮ ⁺
型エミッタ層３４を形成する。

【００５３】次に、通常リソグラフィー技術によって、
エミッタ電極の形成予定領域上にレジストマスク６９を
形成する。このレジストマスク６９を用いたエッチング
技術（例えばＲＩＥ）によって、上記ポリシリコン膜６
８でＮ⁺ 型エミッタ層３４に接続するエミッタ電極３５
を形成する。その後、上記レジストマスク６９を除去す
る。

【００５４】続いて図８の（２１）に示すように、通常
のリソグラフィー技術を行う。まずレジスト塗布によっ
てレジスト膜７０を形成した後、露光、現像、ベーキン
グ等の処理によって各ベースコンタクトおよびコレクタ
コンタクトの形成予定領域上の上記レジスト膜７０にレ
ジスト開口部７１，７２を形成する。このレジスト膜７
０をマスクに用いたエッチング技術（例えばＲＩＥ）に
よって、上記レジスト開口部７１，７２の底部における
第２絶縁膜２２、第１絶縁膜２１等をエッチングしてベ
ース電極３１に達するベースコンタクトホール２６とコ
レクタ取り出し層１６に達するコレクタコンタクトホー
ル２７とを形成する。

【００５５】その後上記レジスト膜７０を除去する。そ
して図８の（２２）に示すように、バリアメタル層およ
びアルミニウム系金属層からなる電極形成層を、例えば
スパッタリングによって形成する。続いて、通常のリソ
グラフィー技術によるレジストマスク７３の形成、およ
びそのレジストマスク７３を用いたエッチング技術（例
えばＲＩＥ）によって、上記電極形成層をパターニング
して、上記ベースコンタクトホール２６を通してベース
電極３１に接続する金属電極３６、上記エミッタ電極３
５に接続する金属電極３７、上記コレクタコンタクトホ
ール２７を通してコレクタ取り出し層１６に接続する金
属電極３８を形成する。

【００５６】その後上記レジストマスク７３を除去し、
図８の（２３）に示すような構成のバイポーラトランジ
スタ１が形成される。以降、多層配線の工程を行う。

【００５７】また、上記第１実施形態の前記図７の（１
９）によって説明した工程において、酸化膜６７をＲＩ
Ｅする際にオーバエッチングを行う場合、シリコンゲ
ルマニウムの結晶層４２がエッチングされること、Ｒ
ＩＥによりダメージを受けること等が懸念される。その
ような場合の対処方法の一例を、図９によって説明す
る。

【００５８】図９の（１）に示すように、前記図７の
（１８）によって説明した酸化膜６７の形成工程におい
て、例えばＣＶＤ法によって上記ベース開口部２３の内
部および上記第２絶縁膜２２上に窒化膜（例えば窒化シ
リコン膜）８１を成膜した後、上記酸化膜（例えば酸化
シリコン膜）６７を形成する。

【００５９】続いて図９の（２）に示すように、エッチ
ング技術（例えば高選択低ダメージのＲＩＥ装置による
異方性エッチング）によって、上記酸化膜６７をエッチ
ングし、さらにエッチングした酸化膜６７をマスクして
上記窒化膜８１を例えばウエットエッチングによってエ
ッチングし、上記ベース開口部２３の側壁に成長層４３
を覆う窒化膜８１および酸化膜６７からなるサイドウォ
ール２４を形成する。このサイドウォール２４に囲まれ
た開口部がエミッタ開口部２５になる。

【００６０】なお、上記第２絶縁膜２２を窒化膜で構成
する場合には、膜厚が厚くなりすぎると応力が大きくな
る恐れがある。そのような場合には、窒化膜の下層に形
成されている導電層４１を構成するポリシリコンの結晶
成長が抑えられ、ポリシリコンの抵抗率が十分に下げら
れなくなる等の課題が発生する。そこでその対策とし
て、図１０の（１）に示すように、上記窒化膜を形成す
る前に、導電層４１上に窒化膜２２Ｎの応力を緩和する
ための酸化膜（例えば酸化シリコン膜）２２Ｓを形成し
た後、上記窒化膜２２Ｎを形成することが望ましい。す
なわち、第２絶縁膜２２を酸化膜２２Ｓと窒化膜２２Ｎ
との積層膜で形成する。

【００６１】その後、前記図６の（１５）〜（１７）に
よって説明したのと同様にして、図１０の（２）に示す
ように、上記第２絶縁膜２２、導電層４１、第１絶縁膜
２１にベース開口部２３を形成した後、洗浄によって表
面を清浄化する。そして選択エピタキシャル成長を開始
する。

【００６２】そして図１０の（３）に示すように、ベー
ス開口部２３の底部におけるＮ型エピタキシャル層１３
上にはシリコンゲルマニウム（Ｓｉ_1-X Ｇｅ_X ）の結晶
層４２を成長させる。また同ベース開口部２３の側壁に
おける導電層４１の表面にはシリコンゲルマニウムの成
長層４３を成長させる。

【００６３】やがて図１０の（４）に示すように、上記
結晶層４２の厚さが第１絶縁膜２１の厚さを越えると、
結晶層４２と成長層４３とがつながり、ベース電極とな
る導電層４１と真性ベース層となる結晶層４２とがグラ
フトベース層となる成長層４３によって接続されること
になる。

【００６４】そして図１０によって説明したように窒化
膜２２Ｎを形成した場合にも、前記図９によって説明し
たような、酸化膜６７をＲＩＥする際にオーバエッチン
グを行う場合に発生する問題を解決するようなサイドウ
ォールの形成方法を採用することが可能である。すなわ
ち、図１１の（１）に示すように、前記図７の（１８）
によって説明した酸化膜６７の形成工程において、例え
ばＣＶＤ法によって上記ベース開口部２３の内部および
上記第２絶縁膜２２上に窒化膜（例えば窒化シリコン
膜）８１を成膜した後、上記酸化膜（例えば酸化シリコ
ン膜）６７を形成する。

【００６５】続いて図１１の（２）に示すように、エッ
チング技術（例えば高選択低ダメージのＲＩＥ装置によ
る異方性エッチング）によって、上記酸化膜６７をエッ
チングし、さらにエッチングした酸化膜６７をマスクし
て上記窒化膜８１を例えばウエットエッチングによって
エッチングし、上記ベース開口部２３の側壁に成長層４
３を覆う窒化膜８１および酸化膜６７からなるサイドウ
ォール２４を形成する。このサイドウォール２４に囲ま
れた開口部がエミッタ開口部２５になる。

【００６６】上記第１の製造方法の実施形態では、ベー
ス開口部２３の底部におけるＮ型エピタキシャル層１３
上にシリコンゲルマニウムからなる結晶層４１を形成す
るとともに、同ベース開口部２３の内部に表出している
導電層４１の表面に成長層４３を成長させて、上記結晶
層４１と上記成長層４３とを接続させることから、結晶
層４２と導電層４１とが成長層４３によって接続され
る。そして、上記結晶層４２で真性ベース３２を形成
し、上記導電層４１でベース電極３１を形成することか
ら、成長層４３がグラフトベース層３３となる。そのた
め、従来のバイポーラトランジスタに比較して、グラフ
トベース領域となる部分が大幅に削減された状態に形成
される。

【００６７】次に本発明の第２の半導体装置に係わる実
施形態の一例を、図１２の概略構成断面図によって説明
する。図１２では、前記図１によって説明した構成部品
と同様のものには同一符号を付す。

【００６８】図１２に示すように、Ｐ型で＜１００＞結
晶方位の単結晶シリコンからなるシリコン基板（以下シ
リコン基板という）１１の上層には、高濃度のコレクタ
となるＮ⁺ 型埋め込み層１２が形成されている。さらに
上記シリコン基板１１上にはＮ型エピタキシャル層１３
が形成されて、半導体基板１０が構成されている。この
Ｎ型エピタキシャル層１３はコレクタとなる。

【００６９】また上記Ｎ型エピタキシャル層１３の上層
には、上記バイポーラトランジスタの形成領域を分離す
るための素子分離酸化膜１４（１４ａ）とともにコレク
タ領域とコレクタ取り出し領域とを分離するための素子
分離酸化膜１４（１４ｂ）が、例えば酸化シリコン膜に
より形成されている。そして素子分離酸化膜１４ａの下
部の上記Ｎ型エピタキシャル層１３には上記シリコン基
板１１の上層に達するｐ⁺ 型の素子分離拡散層１５が形
成されている。さらに上記コレクタ取り出し領域のＮ型
エピタキシャル層１３には、上記Ｎ⁺型埋め込み層１２
に接続するｎ⁺ 型のコレクタ取り出し層１６が形成され
ている。

【００７０】次に本発明の特徴とする構成を説明する。
上記半導体基板１０上には第１絶縁膜２１が例えば酸化
シリコン膜で形成されている。この第１絶縁膜２１上に
はポリシリコンからなる導電層４１が形成されている。
そして真性ベースの形成予定領域上における上記導電層
４１、第１絶縁膜２１等にはＮ型エピタキシャル層１３
の表面に達するベース開口部２３が形成されている。こ
のベース開口部２３の内部のＮ型エピタキシャル層１３
上にはシリコンゲルマニウム（Ｓｉ_1-X Ｇｅ_X ）の結晶
層４２からなる真性ベース層３２が形成されている。ま
た上記導電層４１の表面（ベース開口部２３側も含む）
にはシリコンゲルマニウム（Ｓｉ_1-X Ｇｅ_X ）の成長層
４３が形成されている。ここで上記Ｘは０＜Ｘ＜１とす
る。そして上記結晶層４２と成長層４３とは接続されて
いる。

【００７１】すなわち、上記導電層４１とその上面に形
成された上記成長層４３とでベース電極３１が構成さ
れ、上記結晶層４２で真性ベース層３２が構成され、上
記ベース開口部２３側の導電層４１の表面に形成された
成長層４３でグラフトベース層３３が構成されている。
したがって、ベース電極３１と真性ベース層３２とは成
長層４３のグラフトベース層３３によって電気的に接続
されている。このように本発明では、導電層４１の表面
に成長層４３が形成されていて、導電層４１と結晶層４
２とが成長層４３によって電気的に接続されていること
を特徴とする。

【００７２】さらに上記ベース電極３１上には第２絶縁
膜２２が例えば酸化シリコン膜で形成されている。さら
に上記ベース開口部２３の側壁には上記成長層４３を覆
う状態に絶縁性のサイドウォール２４が例えば酸化シリ
コン膜で形成されている。そしてこのサイドウォール２
４に囲まれる部分がエミッタ開口部２５になる。上記エ
ミッタ開口部２５の底部における上記真性ベース層３２
の上層にはＮ⁺型のエミッタ層３４が形成されている。
そしてこのエミッタ層３４に接続する状態に上記エミッ
タ開口部２５にはエミッタ電極３５が形成されている。
なお、上記第２絶縁膜２２、ベース電極３１からなるパ
ターンの側壁にもサイドウォール２８が形成されてい
る。

【００７３】また上記ベース電極３１上の上記第２絶縁
膜２２にはベースコンタクトホール２６が形成されてい
る。そしてベースコンタクトホール２６を通して上記ベ
ース電極３１に接続するベース金属電極３６が形成さ
れ、上記エミッタ電極３５上にはエミッタ金属電極３７
が形成され、さらに上記コレクタ取り出し層１６に接続
するコレクタ金属電極３８が形成されている。上記ベー
ス，エミッタ，コレクタ金属電極３６，３７，３８は、
例えばチタン（Ｔｉ）膜と酸窒化チタン（ＴｉＯＮ）膜
とからなるバリアメタル層を下層に形成したアルミニウ
ム系金属電極で形成されている。このようにバイポーラ
トランジスタ２は構成されている。

【００７４】上記バイポーラトランジスタ２では、結晶
層４２と導電層４１とが導電層４１の表面に形成した成
長層４３によって接続されていることから、結晶層４２
で形成される真性ベース層３２と導電層４１と成長層４
３とで形成されるベース電極３１とは、ベース開口部２
３側の導電層４１の表面に形成されている成長層４３か
らなるグラフトベース層３３によって電気的に接続され
る。このように、ベース開口部２３の側壁にグラフトベ
ース層３３を形成したことから、従来のバイポーラトラ
ンジスタに比較して、グラフトベース領域となる部分が
大幅に削減される。

【００７５】次に上記図１３で説明した半導体装置の製
造方法を、図１３〜図１７によって詳細に説明する。図
１３〜図１７では、前記図２〜図８によって説明した構
成部品と同様のものには同一符号を付す。また各図の
（ ）内は通し番号を記す。

【００７６】前記図２の（１）〜前記図２の（３）によ
って説明したのと同様にして、図１３の（１）に示すよ
うに、固体拡散源に酸化アンチモン（Ｓｂ₂ Ｏ₃ ）を利
用したアンチモン（Ｓｂ）の気相拡散によって、Ｐ型で
＜１００＞結晶方位の単結晶シリコンからなるシリコン
基板（以下、シリコン基板という）１１の上層にＮ⁺型
埋め込み層１２を形成する。このＮ⁺ 型埋め込み層１２
のシート抵抗ρｓは例えば２０Ω／□〜５０Ω／□と
し、拡散深さは１μｍ〜２μｍ程度とする。そして気相
拡散のマスクに用いた酸化膜（図示省略）およびアンチ
モンの気相拡散時に生じた酸化膜（図示省略）をエッチ
ングによって除去する。

【００７７】続いてエピタキシャル成長法によって、上
記シリコン基板１１上にＮ型エピタキシャル層１３を形
成する。このＮ型エピタキシャル層１３は、例えば抵抗
率が０．３Ωｃｍ〜５Ωｃｍ、厚さが０．７μｍ〜２μ
ｍ程度に形成される。その際、上記Ｎ⁺ 型埋め込み層１
２が上記Ｎ型エピタキシャル層１３の下層に拡散する。
このようにして、半導体基板１０を構成する。

【００７８】次いで上記Ｎ型エピタキシャル層１３上
に、選択酸化（ＬＯＣＯＳ）法を行う際のバッファー層
となる膜として酸化膜５３を例えば酸化シリコン膜で形
成し、さらにこの酸化膜５３上に窒化膜５４を例えば５
０ｎｍ〜１００ｎｍ程度の厚さの窒化シリコンで形成す
る。上記酸化膜５３および窒化膜５４の各膜厚は、その
後のＬＯＣＯＳ法による酸化の際に形成されるバーズビ
ークの長さ、酸化にともなう応力や欠陥の発生の制御性
によって決定される。

【００７９】その後図１３の（２）に示すように、通常
のリソグラフィー技術を行う。まずレジスト塗布により
上記窒化膜５４上にレジスト膜５５を形成した後、露
光、現像、ベーキング等の処理によりバイポーラトラン
ジスタの形成予定領域を分離するための素子分離酸化膜
を形成する領域上の上記レジスト膜にレジスト開口部５
６を形成する。このレジスト開口部５６は、ベース層の
形成予定領域とコレクタ取り出し拡散層の形成予定領域
間上にも形成される。続いてこのレジスト膜５５をマス
クに用いたエッチング技術（例えばＲＩＥ）によって、
上記レジスト開口部５６の底部における窒化膜５４、酸
化膜５３、上記Ｎ型エピタキシャル層１３の上層を除去
する。上記Ｎ型エピタキシャル層１３の除去量はＬＯＣ
ＯＳ酸化後に表面がほぼ平坦化されるように、酸化膜厚
のほぼ１／２とすることが望ましい。

【００８０】次いで上記レジスト膜５５を除去した後、
図１３の（３）に示すように、例えば１０００℃〜１０
５０℃程度の温度雰囲気で２時間〜６時間程度の水蒸気
酸化により例えば０．８μｍ〜１．５μｍ程度の厚さの
素子分離酸化膜１４（１４ａ，１４ｂ）を上記Ｎ型エピ
タキシャル層１３に形成する。その際、ベース層の形成
予定領域とコレクタ取り出し拡散層の形成予定領域間に
も素子分離酸化膜１４ｂを形成する。その後、上記窒化
膜５４〔図２の（４）参照〕を熱リン酸を用いたエッチ
ングによって除去する。

【００８１】続いて前記図３の（６）〜図５の（１１）
によって説明したのと同様の工程を行う。それを図１４
の（４）〜（６）によって示す。まず図１４の（４）に
示すように、通常のリソグラフィー技術によって形成し
たレジストマスク（図示省略）を用いたイオン注入技術
によって、Ｎ型エピタキシャル層１３のコレクタ取り出
し拡散層の形成予定領域にコレクタ取り出し拡散層を形
成するための不純物をイオン注入する。次いで半導体基
板１０上に平坦化のための酸化膜５９を、例えば１００
ｎｍ〜６００ｎｍ程度の厚さの酸化シリコンで形成した
後、９００℃〜１０００℃で３０分程度のアニーリング
を行って、上記イオン注入によりドーピングした不純物
を活性化し、上記Ｎ⁺ 型埋め込み層１２に接続するＮ⁺
型コレクタ取り出し拡散層１６を形成する。さらにレジ
スト塗布技術によって上記酸化膜５９上にバーズヘッド
の平坦化のためのレジスト膜６０を形成する。

【００８２】その後、エッチバック技術を用いて上記レ
ジスト膜６０、酸化膜５９等をエッチングし、図１４の
（５）に示すように、半導体基板１０上を平坦化する。
続いて例えば９００℃の酸化によって、上記Ｎ型エピタ
キシャル層１３側の表面に例えば１０ｎｍ〜３０ｎｍ程
度の厚さの酸化シリコンで酸化膜６１を形成する。

【００８３】次いで通常のリソグラフィー技術を行う。
まず、上記酸化膜６１を形成した半導体基板１０上にレ
ジスト膜６２を形成する。そしてバイポーラトランジス
タの形成予定領域を分離するための素子分離拡散層の形
成予定領域上の上記レジスト膜６２にレジスト開口部６
３を形成する。続いてこのレジスト膜６２をマスクに用
いたイオン注入技術によって、上記レジスト開口部６３
より上記Ｎ型エピタキシャル層１３に素子分離拡散層１
５を形成するためのＰ型不純物をイオン注入する。この
イオン注入条件としては、不純物にホウ素イオン
（Ｂ⁺ ）を用い、打ち込みエネルギーを２００ｋｅＶ〜
５００ｋｅＶ程度に設定し、ドーズ量を１×１０¹³個／
ｃｍ² 〜１×１０¹⁴個／ｃｍ² 程度に設定した。

【００８４】その後上記レジスト膜６２を除去する。次
に、次に本発明の特徴とする工程を行う。図１４の
（６）に示すように、例えばＣＶＤ法によって上記半導
体基板１０上に第１絶縁膜２１を例えば５０ｎｍ〜３０
０ｎｍ程度の厚さの酸化膜（例えば酸化シリコン）で形
成する。この第１絶縁膜２１は、後の工程で形成される
ベース層（シリコンゲルマニウム層）の厚さと同等の厚
さもしくはやや薄い厚さに形成される。

【００８５】さらに例えばＣＶＤ法によって上記第１絶
縁膜２１上に、ポリシリコン膜を例えば１００ｎｍ〜３
００ｎｍ程度の厚さに形成した後、イオン注入技術によ
って、上記ポリシリコン膜にＰ型不純物として例えば二
フッ化ホウ素イオン（ＢＦ₂ ⁺ ）をドーピングして、導
電層４１を形成する。このイオン注入条件としては、打
ち込みエネルギーを２０ｋｅＶ〜１００ｋｅＶ程度に設
定し、ドーズ量を１×１０¹⁴個／ｃｍ² 〜１×１０¹⁶個
／ｃｍ² 程度に設定した。

【００８６】次いで図１５の（７）に示すように、通常
のリソグラフィー技術を行う。まずレジスト塗布によっ
て上記導電層４１上にレジスト膜９１を形成する。続い
て露光、現像、ベーキング等の処理によって、真性ベー
スを形成する領域上の上記レジスト膜９１にレジスト開
口部９２を形成する。そして、レジスト膜９１をマスク
に用いたエッチング技術（例えばＲＩＥ）によって、上
記導電層４１と第１絶縁膜２１とをエッチングしてベー
ス開口部２３を形成する。

【００８７】その後、上記レジスト膜９１を除去する。
続いて図１５の（８）に示すように、洗浄によって表面
を清浄化してから、分子線エピタキシー（ＭＢＥ）、超
高真空化学的気相成長（ＵＨＶ−ＣＶＤ）法、減圧ＣＶ
Ｄ法等のようなエピタキシャル成長技術によって、上記
ベース開口部２３の内部のＮ型エピタキシャル層１３上
に、シリコンゲルマニウム（Ｓｉ_1-X Ｇｅ_X ）の結晶層
４２を形成する。この結晶層４２が真性ベース層３２に
なる。それとともに、上記導電層４１の表面（ベース開
口部２３側も含む）にシリコンゲルマニウムからなる成
長層４３を形成する。この成長層４３がグラフトベース
層３３になる。ここで上記Ｘは０＜Ｘ＜１とする。そし
て上記結晶層４２の厚さが第１絶縁膜２１の厚さを越え
ると、結晶層４２と成長層４３とがつながる。したがっ
て、ベース電極となる導電層４１と真性ベース層３２と
は成長層４３からなるグラフトベース層３３によって接
続されることになる。このように本発明では、導電層４
１の表面に成長層４３を形成し、導電層４１と結晶層４
２とを成長層４３で接続することを特徴とする。

【００８８】次に図１５の（９）に示すように、例えば
ＣＶＤ法によって、上記結晶層４２および成長層４３上
に第２絶縁膜２２を例えば酸化膜（例えば酸化シリコン
膜）で形成する。次いで通常のリソグラフィー技術によ
って、ベース電極を形成する領域上にレジストマスク９
３を形成する。そしてこのレジストマスク９３を用いた
エッチング（例えばＲＩＥ）によって、上記第２絶縁膜
２２、成長層４３、導電層４１等をエッチングする。

【００８９】その結果、図１６の（１０）に示すよう
に、成長層４３および導電層４１からなるベース電極３
１を含むパターン９４が上部に第２絶縁膜２２を載せた
状態に形成される。その後、上記レジスト膜９３〔図１
５の（９）参照〕を除去する。次いで例えばＣＶＤ法に
よって上記パターン９４を覆う状態に上記第１絶縁膜２
１上に酸化膜（例えば酸化シリコン膜）６７を形成す
る。

【００９０】続いて図１６の（１１）に示すように、エ
ッチング技術（例えば高選択低ダメージのＲＩＥ装置に
よる異方性エッチング）によって、上記酸化膜６７をエ
ッチングし、上記ベース開口部２３の側壁に、第２絶縁
膜２２と上記酸化膜６７とからなるサイドウォール２４
を形成するとともに、上記パターン９４の側壁に酸化膜
６７からなるサイドウォール２８を形成する。上記サイ
ドウォール２４に囲まれた開口部がエミッタ開口部２５
になる。また、上記サイドウォール２４，２８を形成す
る際には、コレクタ取り出し拡散層１６上の第１絶縁膜
２１も除去されるため、コレクタ取り出し拡散層１６は
表出される。

【００９１】その後前記図７の（２０）〜図８の（２
３）によって説明したのと同様の工程を行う。それを図
１７の（１２）〜（１３）によって示す。まず図１７の
（１２）に示すように、例えばＣＶＤ法によって、上記
エミッタ開口部２５の内部とともに第２絶縁膜２２、サ
イドウォール２４，２８を覆う状態に、エミッタ電極と
なる高濃度にＮ型不純物を含んだポリシリコン膜６８を
形成する。次いで７００℃〜１０００℃の温度雰囲気で
エミッタアニーリングを行い、真性ベース層３２の上層
にＮ⁺ 型エミッタ層３４を形成する。次に通常リソグラ
フィー技術によって、エミッタ電極の形成予定領域上に
レジストパターン６９を形成する。このレジストパター
ン６９をマスクに用いたエッチング技術（例えばＲＩ
Ｅ）によって、上記ポリシリコン膜６８でＮ⁺ 型エミッ
タ層３４に接続するエミッタ電極３５を形成する。その
後、上記レジストパターン６９を除去する。

【００９２】続いて図１７の（１３）に示すように、通
常のリソグラフィー技術によるレジストマスク（図示省
略）の形成、およびそのレジストマスクを用いたエッチ
ング技術（例えばＲＩＥ）によって、上記第２絶縁膜２
２にベースコンタクトホール２６を形成する。ここで
は、前記図８の（２１）によって製造したのとは異な
り、ベースコンタクトホール２６のみを形成する。

【００９３】その後上記レジストマスクを除去してか
ら、バリアメタル層およびアルミニウム系金属層からな
る電極形成層を、例えばスパッタリングによって形成す
る。続いて、通常のリソグラフィー技術によるレジスト
マスク（図示省略）の形成、およびそのレジストマスク
を用いたエッチング技術（例えばＲＩＥ）によって、上
記電極形成層をパターニングして、上記ベースコンタク
トホール２６を通してベース電極３１に接続する金属電
極３６、上記エミッタ電極３５に接続する金属電極３
７、コレクタ取り出し拡散層１６に接続する金属電極３
８を形成する。

【００９４】その後上記レジストマスクを除去して、バ
イポーラトランジスタ２が形成される。以降、多層配線
の工程を行う。

【００９５】上記第２の製造方法の実施形態では、ベー
ス開口部２３の底部におけるＮ型エピタキシャル層１３
上にシリコンゲルマニウムからなる結晶層４２を形成す
るとともに、導電層４１の表面（ベース開口部２３内側
も含む）に成長層４３を成長させて、上記結晶層４２と
上記成長層４３とを接続させることから、結晶層４２と
導電層４１とが成長層４３によって確実に接続される。
そして、上記結晶層４２で真性ベース３２を形成し、上
記導電層４１とその上面の成長層４３とでベース電極３
１を形成することから、ベース開口部２３側の導電層４
１に形成されている成長層４３がグラフトベース層３３
となる。そのため、従来のバイポーラトランジスタに比
較して、グラフトベース領域となる部分が大幅に削減さ
れた状態に形成される。

【００９６】

【発明の効果】以上、説明したように本発明の半導体装
置によれば、結晶層と導電層とが成長層によって確実に
接続されているので、高い信頼性が得られる。また結晶
層でベース層（真性ベース）が形成されていて、導電層
でベース電極が形成されているので、導電層に形成され
た成長層でグラフトベース層を構成することができる。
そのため、従来のバイポーラトランジスタに比較して、
グラフトベース領域となる部分を大幅に削減できる。

【００９７】本発明の半導体装置の製造方法によれば、
導電層の表面に成長層を成長させるので、導電層と半導
体基板上に成長させた結晶層とが成長層によって確実に
接続することができる。そのため、上記結晶層で真性ベ
ースを形成し、導電層でベース電極を形成する構成で
は、グラフトベース層を成長層で形成することができる
ので、従来のバイポーラトランジスタに比較して、グラ
フトベース領域となる部分を大幅に削減できる。

【図面の簡単な説明】

【図１】本発明の第１の半導体装置に係わる実施形態の
概略構成断面図である。

【図２】本発明の第１の製造方法に係わる実施形態の製
造工程図（その１）である。

【図３】本発明の第１の製造方法に係わる実施形態の製
造工程図（その２）である。

【図４】本発明の第１の製造方法に係わる実施形態の製
造工程図（その３）である。

【図５】本発明の第１の製造方法に係わる実施形態の製
造工程図（その４）である。

【図６】本発明の第１の製造方法に係わる実施形態の製
造工程図（その５）である。

【図７】本発明の第１の製造方法に係わる実施形態の製
造工程図（その６）である。

【図８】本発明の第１の製造方法に係わる実施形態の製
造工程図（その７）である。

【図９】サイドウォールの別の形成方法に係わる説明図
である。

【図１０】結晶層と成長層の形成方法の説明図である。

【図１１】サイドウォールの別の形成方法に係わる説明
図である。

【図１２】本発明の第２の半導体装置に係わる実施形態
の概略構成断面図である。

【図１３】本発明の第２の製造方法に係わる実施形態の
製造工程図（その１）である。

【図１４】本発明の第２の製造方法に係わる実施形態の
製造工程図（その２）である。

【図１５】本発明の第２の製造方法に係わる実施形態の
製造工程図（その３）である。

【図１６】本発明の第２の製造方法に係わる実施形態の
製造工程図（その４）である。

【図１７】本発明の第２の製造方法に係わる実施形態の
製造工程図（その５）である。

【図１８】第１従来例のエミッタ／ベース形成工程の説
明図である。

【図１９】第１従来例のエミッタ／ベース形成工程の説
明図である。

【図２０】第２従来例のエミッタ／ベース形成工程の説
明図である。

【図２１】第２従来例のエミッタ／ベース形成工程の説
明図である。

【符号の説明】

１０ 半導体基板 ２１ 第１絶縁膜 ２２ 第２
絶縁膜 ２３ ベース開口部 ４１ 導電層 ４２ 結晶層
４３ 成長層

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成した第１絶縁膜と、 前記第１絶縁膜上に形成した導電層と、 前記導電層上に形成した第２絶縁膜と、 前記第２絶縁膜の表面から前記半導体基板に達する状態
   に形成した開口部と、 前記開口部内の半導体基板上にエピタキシャル成長によ
   り形成した結晶層と、 前記開口部内の前記導電層表面に形成した成長層とを備
   えたことを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記半導体装置はバイポーラトランジスタであって、 前記半導体基板がコレクタ層であり、 前記結晶層がベース層であり、 前記成長層および前記導電層がベース電極であり、 前記結晶層と前記成長層と前記導電層とが電気的に接続
   されていることを特徴とする半導体装置。
3. 【請求項３】 請求項１記載の半導体装置において、 前記結晶層はシリコンゲルマニウム混晶からなることを
   特徴とする半導体装置。
4. 【請求項４】 請求項２記載の半導体装置において、 前記結晶層はシリコンゲルマニウム混晶からなることを
   特徴とする半導体装置。
5. 【請求項５】 半導体基板上に第１絶縁膜を形成した
   後、該第１絶縁膜上に導電層を形成し、さらに該導電層
   上に第２絶縁膜を形成する工程と、 前記第２絶縁膜の表面から前記半導体基板に達する状態
   に開口部を形成する工程と、 エピタキシャル成長により前記開口部内の半導体基板上
   に結晶層を形成するとともに、前記開口部内の前記導電
   層表面に成長層を形成する工程とを備えたことを特徴と
   する半導体装置の製造方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法に
   おいて、 前記半導体装置はバイポーラトランジスタであって、 前記半導体基板がコレクタ層になり、 前記結晶層がベース層になり、 前記成長層および前記導電層がベース電極になり、 前記結晶層と前記成長層と前記導電層とが電気的に接続
   される状態に形成することを特徴とする半導体装置の製
   造方法。
7. 【請求項７】 請求項５記載の半導体装置の製造方法に
   おいて、 前記結晶層はシリコンゲルマニウム混晶で形成すること
   を特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項６記載の半導体装置の製造方法に
   おいて、 前記結晶層はシリコンゲルマニウム混晶で形成すること
   を特徴とする半導体装置の製造方法。
9. 【請求項９】 半導体基板上に形成した絶縁膜と、 前記絶縁膜上に形成した導電層と、 前記導電層の表面から前記半導体基板に達する状態に形
   成した開口部と、 前記開口部内の半導体基板上にエピタキシャル成長によ
   り形成した結晶層と、 前記開口部内の前記導電層表面および該導電層上に形成
   した成長層とを備えたことを特徴とする半導体装置。
10. 【請求項１０】 請求項９記載の半導体装置において、 前記半導体装置はバイポーラトランジスタであって、 前記半導体基板がコレクタ層であり、 前記結晶層がベース層であり、 前記成長層と前記導電層とがベース電極であり、 前記結晶層と前記成長層と前記導電層とが電気的に接続
    されていることを特徴とする半導体装置。
11. 【請求項１１】 請求項９記載の半導体装置において、 前記結晶層はシリコンゲルマニウム混晶からなることを
    特徴とする半導体装置。
12. 【請求項１２】 請求項１０記載の半導体装置におい
    て、 前記結晶層はシリコンゲルマニウム混晶からなることを
    特徴とする半導体装置。
13. 【請求項１３】 半導体基板上に絶縁膜を形成した後、
    該絶縁膜上に導電層を形成する工程と、 前記導電層の表面から前記半導体基板に達する状態に開
    口部を形成する工程と、 エピタキシャル成長により前記開口部内の半導体基板上
    に結晶層を形成するとともに、前記開口部内の前記導電
    層表面に成長層を形成する工程とを備えたことを特徴と
    する半導体装置の製造方法。
14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、 前記半導体装置はバイポーラトランジスタであって、 前記半導体基板がコレクタ層になり、 前記結晶層がベース層になり、 前記成長層および前記導電層がベース電極になり、 前記結晶層と前記成長層と前記導電層とが電気的に接続
    される状態に形成することを特徴とする半導体装置の製
    造方法。
15. 【請求項１５】 請求項１３記載の半導体装置の製造方
    法において、 前記結晶層はシリコンゲルマニウム混晶で形成すること
    を特徴とする半導体装置の製造方法。
16. 【請求項１６】 請求項１４記載の半導体装置の製造方
    法において、 前記結晶層はシリコンゲルマニウム混晶で形成すること
    を特徴とする半導体装置の製造方法。