JP2001156265A - 不揮発性強誘電体メモリ素子並びにその製造方法 - Google Patents
不揮発性強誘電体メモリ素子並びにその製造方法Info
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Abstract
(57)【要約】
【課題】 工程を簡素化し、厚さが薄く、かつキャパシ
タの接続が少ない不揮発性強誘電体メモリ素子並びにそ
の製造方法を提供する。 【解決手段】 プレートラインを使用しないスプリット
ワードライン構成とし、トランジスタを絶縁するように
基板上に形成させた絶縁層に設けたトレンチにキャパシ
タをその第１電極が基板に直接接触するように形成させ
た。また、トランジスタのゲート電極を当該トランジス
タのゲートの部分にのみ形成させた。そして、第１セル
のトランジスタのゲート電極と第２セルのキャパシタを
ワードライン方向に並べ、そのトランジスタのゲート電
極と第２セルのキャパシタの第２電極とを共通のライン
で結んだ。
タの接続が少ない不揮発性強誘電体メモリ素子並びにそ
の製造方法を提供する。 【解決手段】 プレートラインを使用しないスプリット
ワードライン構成とし、トランジスタを絶縁するように
基板上に形成させた絶縁層に設けたトレンチにキャパシ
タをその第１電極が基板に直接接触するように形成させ
た。また、トランジスタのゲート電極を当該トランジス
タのゲートの部分にのみ形成させた。そして、第１セル
のトランジスタのゲート電極と第２セルのキャパシタを
ワードライン方向に並べ、そのトランジスタのゲート電
極と第２セルのキャパシタの第２電極とを共通のライン
で結んだ。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
もので、特に、不揮発性強誘電体メモリ素子並びにその
製造方法に関する。
もので、特に、不揮発性強誘電体メモリ素子並びにその
製造方法に関する。
【０００２】
【従来の技術】一般に、不揮発性強誘電体メモリ、つま
りＦＲＡＭ（Ferroelectric Random Access Memory）は
ＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時に
もデータが保存される特性のため、次世代記憶素子とし
て注目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ同じ構
造を有する記憶素子であって、キャパシタの材料として
強誘電体を用いて、強誘電体の特性である高い残留分極
を利用したものである。このような残留分極の特性のた
め電界を除去してもデータが保存される。
りＦＲＡＭ（Ferroelectric Random Access Memory）は
ＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時に
もデータが保存される特性のため、次世代記憶素子とし
て注目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ同じ構
造を有する記憶素子であって、キャパシタの材料として
強誘電体を用いて、強誘電体の特性である高い残留分極
を利用したものである。このような残留分極の特性のた
め電界を除去してもデータが保存される。
【０００３】図１は一般的な強誘電体のヒステリシスル
ープを示す特性図である。図１に示すように、強誘電体
は、電界により誘起された分極が電界を除去しても残留
分極（又は自発分極）の存在によって消滅されず、一定
量（ｄ,ａ状態）を維持していることが分かる。不揮発
性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，
０に対応させ記憶素子として応用したものである。
ープを示す特性図である。図１に示すように、強誘電体
は、電界により誘起された分極が電界を除去しても残留
分極（又は自発分極）の存在によって消滅されず、一定
量（ｄ,ａ状態）を維持していることが分かる。不揮発
性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，
０に対応させ記憶素子として応用したものである。
【０００４】以下、従来技術による不揮発性強誘電体メ
モリ素子の駆動回路を添付の図面に基づいて説明する。
モリ素子の駆動回路を添付の図面に基づいて説明する。
【０００５】図２は従来の不揮発性強誘電体メモリ素子
の単位セルを示すものである。図２に示すように、一方
向に形成されたビットライン（Ｂ／Ｌ）と、そのビット
ラインと交差する方向に形成されたワードライン（Ｗ／
Ｌ）と、ワードラインに一定の間隔をおいてワードライ
ンと同一の方向に形成されたプレートライン（Ｐ／Ｌ）
と、ゲートがワードラインに連結されドレインはビット
ラインに連結されるトランジスタ（Ｔ１）と、２端子中
第１端子がトランジスタ（Ｔ１）のソースに連結され、
第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘
電体キャパシタ（ＦＣ１）とからなる。
の単位セルを示すものである。図２に示すように、一方
向に形成されたビットライン（Ｂ／Ｌ）と、そのビット
ラインと交差する方向に形成されたワードライン（Ｗ／
Ｌ）と、ワードラインに一定の間隔をおいてワードライ
ンと同一の方向に形成されたプレートライン（Ｐ／Ｌ）
と、ゲートがワードラインに連結されドレインはビット
ラインに連結されるトランジスタ（Ｔ１）と、２端子中
第１端子がトランジスタ（Ｔ１）のソースに連結され、
第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘
電体キャパシタ（ＦＣ１）とからなる。
【０００６】このような従来の不揮発性強誘電体メモリ
素子のデータ入／出力動作は次の通りである。図３ａは
従来の不揮発性強誘電体メモリ装置の書込みモードの動
作を示すタイミング図であり、図３ｂは読み出しモード
の動作を示すタイミング図である。まず、書込みモード
の場合、外部から印加されるチップイネーブル信号（Ｃ
ＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同
時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」
から「ロー」に印加されると、書込みモードが始まる。
次いで、書込みモードでのアドレスがデコードされる
と、そのアドレスに対応するワードラインに印加される
パルスは「ロー」から「ハイ」に遷移されてセルが選択
される。
素子のデータ入／出力動作は次の通りである。図３ａは
従来の不揮発性強誘電体メモリ装置の書込みモードの動
作を示すタイミング図であり、図３ｂは読み出しモード
の動作を示すタイミング図である。まず、書込みモード
の場合、外部から印加されるチップイネーブル信号（Ｃ
ＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同
時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」
から「ロー」に印加されると、書込みモードが始まる。
次いで、書込みモードでのアドレスがデコードされる
と、そのアドレスに対応するワードラインに印加される
パルスは「ロー」から「ハイ」に遷移されてセルが選択
される。
【０００７】このように、ワードラインが「ハイ」状態
を維持している間にプレートラインには順に所定の期間
の「ハイ」信号と「ロー」信号が印加される。そして、
選択されたセルにロジック値「１」又は「０」を書くた
めに、選択されたビットラインに書込みイネーブル信号
（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号
を印加する。すなわち、ワードラインに印加される信号
が「ハイ」であり、かつプレートラインに印加される信
号が「ロー」であるときに、ビットラインに「ハイ」信
号が印加されると、強誘電体キャパシタにはロジック値
「１」が記録される。そして、プレートラインに印加さ
れている信号が「ハイ」である間に、ビットラインに
「ロー」信号が印加されると、強誘電体キャパシタには
ロジック値「０」が記録される。
を維持している間にプレートラインには順に所定の期間
の「ハイ」信号と「ロー」信号が印加される。そして、
選択されたセルにロジック値「１」又は「０」を書くた
めに、選択されたビットラインに書込みイネーブル信号
（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号
を印加する。すなわち、ワードラインに印加される信号
が「ハイ」であり、かつプレートラインに印加される信
号が「ロー」であるときに、ビットラインに「ハイ」信
号が印加されると、強誘電体キャパシタにはロジック値
「１」が記録される。そして、プレートラインに印加さ
れている信号が「ハイ」である間に、ビットラインに
「ロー」信号が印加されると、強誘電体キャパシタには
ロジック値「０」が記録される。
【０００８】このような書込みモードの動作でセルに格
納されたデータを読み出すための動作は以下の通りであ
る。
納されたデータを読み出すための動作は以下の通りであ
る。
【０００９】まず、外部からチップイネーブル信号（Ｃ
ＳＢｐａｄ）を「ハイ」から「ロー」に活性化させる
と、最初、ワードラインが選択される前に、一旦全ての
ビットラインを等化信号によって「ロー」電圧にする。
ＳＢｐａｄ）を「ハイ」から「ロー」に活性化させる
と、最初、ワードラインが選択される前に、一旦全ての
ビットラインを等化信号によって「ロー」電圧にする。
【００１０】そして、各ビットラインを不活性化させた
後、アドレスをデコードし、デコードされたアドレスに
よって選択されたワードラインは「ロー」から「ハイ」
に遷移されセルを選択する。選択されたセルのプレート
ラインに「ハイ」信号を印加して、強誘電体メモリに格
納されたロジック値「１」に対応するデータを破壊させ
る。もし、強誘電体メモリにロジック値「０」が格納さ
れていれば、それに対応するデータは破壊されない。
後、アドレスをデコードし、デコードされたアドレスに
よって選択されたワードラインは「ロー」から「ハイ」
に遷移されセルを選択する。選択されたセルのプレート
ラインに「ハイ」信号を印加して、強誘電体メモリに格
納されたロジック値「１」に対応するデータを破壊させ
る。もし、強誘電体メモリにロジック値「０」が格納さ
れていれば、それに対応するデータは破壊されない。
【００１１】このように、破壊されたデータと破壊され
てないデータは前述したヒステリシスループの原理によ
る異なる値を出力し、センスアンプはそのロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループに示す
ｄからｆへ変更される場合であり、データが破壊されて
ない場合は、ａからｆへ変更される場合である。したが
って、一定の時間が経過した後センスアンプがイネーブ
ルすると、データが破壊された場合は増幅されロジック
値「１」を出力し、データが破壊されてない場合はロジ
ック値「０」を出力する。
てないデータは前述したヒステリシスループの原理によ
る異なる値を出力し、センスアンプはそのロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループに示す
ｄからｆへ変更される場合であり、データが破壊されて
ない場合は、ａからｆへ変更される場合である。したが
って、一定の時間が経過した後センスアンプがイネーブ
ルすると、データが破壊された場合は増幅されロジック
値「１」を出力し、データが破壊されてない場合はロジ
ック値「０」を出力する。
【００１２】このように、センスアンプからデータを出
力した後に、特に破壊されたデータは元のデータに戻ら
なければならない。そのため、ワードラインに「ハイ」
信号を印加した状態でプレートラインを「ハイ」から
「ロー」に不活性化させる。
力した後に、特に破壊されたデータは元のデータに戻ら
なければならない。そのため、ワードラインに「ハイ」
信号を印加した状態でプレートラインを「ハイ」から
「ロー」に不活性化させる。
【００１３】以下、かかる従来不揮発性強誘電体メモリ
素子の構造並びに製造方法を説明する。
素子の構造並びに製造方法を説明する。
【００１４】図４ａは従来不揮発性強誘電体メモリ素子
のレイアウト図である。二つのセル分が示されている。
なお、本明細書における方向を示す上下、左右などはい
ずれも説明の便宜のためであり、実際の製品の構造での
方向を示すものではない。図４ａに示すように、細長い
矩形の領域に区画されたそれぞれのセル用の第１アクテ
ィブ領域４１と第２アクティブ領域４１ａ（点線で示さ
れている）が上下にずらして互いに平行に配置されてい
る。第１セル用の第１ワードライン（Ｗ／Ｌ１）が第１
アクティブ領域４１のほぼ中央を横切って横方向に延び
ている。同様に、第２セル用の第２ワードライン（Ｗ／
Ｌ２）が第２アクティブ領域４１ａのほぼ中央を横切っ
て第１ワードライン（Ｗ／Ｌ１）に平行に配置されてい
る。第１アクティブ領域４１に沿って第２アクティブ領
域４１ａとの間に上下方向に第１ビットライン（Ｂ／Ｌ
１）が形成され、同様に、第２アクティブ領域４１ａに
沿って図示しないその隣の第１アクティブ領域との間に
第２ビットライン（Ｂ／Ｌ２）が配置されている。これ
らのビットラインは互いに平行である。それぞれのセル
用の第１強誘電体キャパシタ（ＦＣ１）と第２強誘電体
キャパシタ（ＦＣ２）がそれぞれのアクティブ領域の上
側（紙面の方向での）に第１、第２ワードラインにまた
がるように、それぞれのビットラインに平行に形成され
ている。これらのキャパシタの第１電極はそれぞれのア
クティブ領域に形成させたトランジスタの不純物領域に
電気的に接続されている。このキャパシタのさらに紙面
方向の上側に、それぞれのワードラインに沿うように第
１、第２プレートライン（Ｐ／Ｌ１、Ｐ／Ｌ２）が形成
され、それぞれがそれぞれのキャパシタの第２電極に電
気的に接続されている。
のレイアウト図である。二つのセル分が示されている。
なお、本明細書における方向を示す上下、左右などはい
ずれも説明の便宜のためであり、実際の製品の構造での
方向を示すものではない。図４ａに示すように、細長い
矩形の領域に区画されたそれぞれのセル用の第１アクテ
ィブ領域４１と第２アクティブ領域４１ａ（点線で示さ
れている）が上下にずらして互いに平行に配置されてい
る。第１セル用の第１ワードライン（Ｗ／Ｌ１）が第１
アクティブ領域４１のほぼ中央を横切って横方向に延び
ている。同様に、第２セル用の第２ワードライン（Ｗ／
Ｌ２）が第２アクティブ領域４１ａのほぼ中央を横切っ
て第１ワードライン（Ｗ／Ｌ１）に平行に配置されてい
る。第１アクティブ領域４１に沿って第２アクティブ領
域４１ａとの間に上下方向に第１ビットライン（Ｂ／Ｌ
１）が形成され、同様に、第２アクティブ領域４１ａに
沿って図示しないその隣の第１アクティブ領域との間に
第２ビットライン（Ｂ／Ｌ２）が配置されている。これ
らのビットラインは互いに平行である。それぞれのセル
用の第１強誘電体キャパシタ（ＦＣ１）と第２強誘電体
キャパシタ（ＦＣ２）がそれぞれのアクティブ領域の上
側（紙面の方向での）に第１、第２ワードラインにまた
がるように、それぞれのビットラインに平行に形成され
ている。これらのキャパシタの第１電極はそれぞれのア
クティブ領域に形成させたトランジスタの不純物領域に
電気的に接続されている。このキャパシタのさらに紙面
方向の上側に、それぞれのワードラインに沿うように第
１、第２プレートライン（Ｐ／Ｌ１、Ｐ／Ｌ２）が形成
され、それぞれがそれぞれのキャパシタの第２電極に電
気的に接続されている。
【００１５】前記図４ａは二つのセルを基準としたレイ
アウト図であり、かかる従来不揮発性強誘電体メモリ素
子は第１、第２強誘電体キャパシタ（ＦＣ１、ＦＣ２）
がビットライン方向に沿って形成され、第１プレートラ
イン（Ｐ／Ｌ１）は第１ワードライン（Ｗ／Ｌ１）上に
形成され、第２プレートライン（Ｐ／Ｌ２）は第２ワー
ドライン（Ｗ／Ｌ２）上に形成される。
アウト図であり、かかる従来不揮発性強誘電体メモリ素
子は第１、第２強誘電体キャパシタ（ＦＣ１、ＦＣ２）
がビットライン方向に沿って形成され、第１プレートラ
イン（Ｐ／Ｌ１）は第１ワードライン（Ｗ／Ｌ１）上に
形成され、第２プレートライン（Ｐ／Ｌ２）は第２ワー
ドライン（Ｗ／Ｌ２）上に形成される。
【００１６】かかる従来不揮発性強誘電体メモリ素子の
構造をより詳細に説明すると以下の通りである。
構造をより詳細に説明すると以下の通りである。
【００１７】図４ｂは図４ａのＩ−Ｉ’線による不揮発
性強誘電体メモリ素子の構造断面図である。基板５１に
アクティブ領域とフィールド領域とを決め、前述したよ
うにそのアクティブ領域やフィールド領域を横切るよう
に第１絶縁層５３を介して第１ワードライン５４と第２
ワードライン５４ａが形成されている。第１アクティブ
領域においては、第１ワードライン５４の両側に第１ソ
ース／ドレイン不純物領域５５、５６が形成される。同
様に、第２ワードライン５４ａの両側にも第２ソース／
ドレイン不純物領域が形成されるが、この図面では現れ
ない。これらのワードラインが形成された基板の上には
一定の厚さに第２絶縁層５７が全面に形成されている。
この第２絶縁層５７の第１ドレイン不純物領域５６の位
置に、その不純物領域が露出されるようにコンタクトホ
ールが形成され、その中に第１プラグ層５８ａが埋め込
まれている。第２絶縁層５７の表面であって、プラグ層
の先端部に第１ドレイン不純物領域５６を第１ビットラ
イン（図示せず）に電気的に連結する第１メタル層５９
が形成されている。第１メタル層５９と図示しないビッ
トラインとを形成させた基板全面にそれらを覆うように
第３絶縁層６０が形成されている。この第３絶縁層６０
と第２絶縁層５７にはそれらを貫いて第１ソース不純物
領域５５に達するコンタクトホールが形成されており、
その中には第２プラグ層６２が埋め込まれている。第３
絶縁層６０の表面に、第２プラグ層６２を中心として両
ワードラインにまたがる範囲にバリアメタル層６３が第
２プラグ層６２と電気的に連結されるように形成されて
おり、その上に第１強誘電体キャパシタ（ＦＣ１）が形
成されている。第１強誘電体キャパシタ（ＦＣ１）はバ
リアメタル層６３の上に形成された下部電極６４、その
上に順に積層された強誘電体膜６５と上部電極６６とか
ら構成されている。図示しないが、第２強誘電体キャパ
シタも第２アクティブ領域の箇所に同様に形成されてい
る。強誘電体キャパシタを形成させた基板の上全面に第
４絶縁層６７を形成させ、その上に、第１プレートライ
ン６８と第２プレートライン６８ａが形成されている。
第１プレートライン６８が第１ワードライン５４の上側
の位置に形成され、第２プレートライン６８ａが第２ワ
ードライン５４ａの上側の位置に形成されている。第１
プレートライン６８は第１第１強誘電体キャパシタの上
部電極６６に、第２プレートライン６８は図示しない第
２強誘電体キャパシタの上部電極にそれぞれ電気的に連
結されている。
性強誘電体メモリ素子の構造断面図である。基板５１に
アクティブ領域とフィールド領域とを決め、前述したよ
うにそのアクティブ領域やフィールド領域を横切るよう
に第１絶縁層５３を介して第１ワードライン５４と第２
ワードライン５４ａが形成されている。第１アクティブ
領域においては、第１ワードライン５４の両側に第１ソ
ース／ドレイン不純物領域５５、５６が形成される。同
様に、第２ワードライン５４ａの両側にも第２ソース／
ドレイン不純物領域が形成されるが、この図面では現れ
ない。これらのワードラインが形成された基板の上には
一定の厚さに第２絶縁層５７が全面に形成されている。
この第２絶縁層５７の第１ドレイン不純物領域５６の位
置に、その不純物領域が露出されるようにコンタクトホ
ールが形成され、その中に第１プラグ層５８ａが埋め込
まれている。第２絶縁層５７の表面であって、プラグ層
の先端部に第１ドレイン不純物領域５６を第１ビットラ
イン（図示せず）に電気的に連結する第１メタル層５９
が形成されている。第１メタル層５９と図示しないビッ
トラインとを形成させた基板全面にそれらを覆うように
第３絶縁層６０が形成されている。この第３絶縁層６０
と第２絶縁層５７にはそれらを貫いて第１ソース不純物
領域５５に達するコンタクトホールが形成されており、
その中には第２プラグ層６２が埋め込まれている。第３
絶縁層６０の表面に、第２プラグ層６２を中心として両
ワードラインにまたがる範囲にバリアメタル層６３が第
２プラグ層６２と電気的に連結されるように形成されて
おり、その上に第１強誘電体キャパシタ（ＦＣ１）が形
成されている。第１強誘電体キャパシタ（ＦＣ１）はバ
リアメタル層６３の上に形成された下部電極６４、その
上に順に積層された強誘電体膜６５と上部電極６６とか
ら構成されている。図示しないが、第２強誘電体キャパ
シタも第２アクティブ領域の箇所に同様に形成されてい
る。強誘電体キャパシタを形成させた基板の上全面に第
４絶縁層６７を形成させ、その上に、第１プレートライ
ン６８と第２プレートライン６８ａが形成されている。
第１プレートライン６８が第１ワードライン５４の上側
の位置に形成され、第２プレートライン６８ａが第２ワ
ードライン５４ａの上側の位置に形成されている。第１
プレートライン６８は第１第１強誘電体キャパシタの上
部電極６６に、第２プレートライン６８は図示しない第
２強誘電体キャパシタの上部電極にそれぞれ電気的に連
結されている。
【００１８】以下、かかる従来の不揮発性強誘電体メモ
リ素子の製造方法を説明する。
リ素子の製造方法を説明する。
【００１９】図５ａ〜図５ｆは従来技術による不揮発性
強誘電体メモリ素子の製造方法を説明するための工程断
面図で図４ａのＩ−Ｉ’線による断面である。
強誘電体メモリ素子の製造方法を説明するための工程断
面図で図４ａのＩ−Ｉ’線による断面である。
【００２０】図５ａに示すように、半導体基板５１の所
定の部位をエッチングしてトレンチを形成した後、トレ
ンチ内に絶縁膜を埋め込んで素子隔離層５２を形成す
る。その素子隔離層５２とアクティブ領域とを有する基
板上に第１絶縁層５３を形成する。第１絶縁層５３上に
ワードライン物質層を形成した後、パターニングして互
いに一定の間隔を有する第１、第２ワードライン５４、
５４ａを形成する。
定の部位をエッチングしてトレンチを形成した後、トレ
ンチ内に絶縁膜を埋め込んで素子隔離層５２を形成す
る。その素子隔離層５２とアクティブ領域とを有する基
板上に第１絶縁層５３を形成する。第１絶縁層５３上に
ワードライン物質層を形成した後、パターニングして互
いに一定の間隔を有する第１、第２ワードライン５４、
５４ａを形成する。
【００２１】図５ｂに示すように、ワードライン５４、
５４ａをマスクとして用いた不純物イオン注入を介し
て、基板５１と反対の導電型を有するソース不純物領域
５５及びドレイン不純物領域５６を基板５１に形成す
る。ここで、ソース／ドレイン不純物領域５５、５６は
第１ワードライン５４をゲート電極とする第１トランジ
スタ（Ｔ１）のソース／ドレイン不純物領域である。そ
の後、第１、第２ワードライン５４、５４ａを含む基板
５１の全面に第２絶縁層５５を形成する。第２絶縁層５
５上にフォトレジスト（図示せず）を塗布した後パター
ニングし、パターニングされたフォトレジストをマスク
に用いたエッチング工程で第２絶縁層５５を選択的に除
去して、ドレイン不純物領域５６が露出されるコンタク
トホール５８を形成する。
５４ａをマスクとして用いた不純物イオン注入を介し
て、基板５１と反対の導電型を有するソース不純物領域
５５及びドレイン不純物領域５６を基板５１に形成す
る。ここで、ソース／ドレイン不純物領域５５、５６は
第１ワードライン５４をゲート電極とする第１トランジ
スタ（Ｔ１）のソース／ドレイン不純物領域である。そ
の後、第１、第２ワードライン５４、５４ａを含む基板
５１の全面に第２絶縁層５５を形成する。第２絶縁層５
５上にフォトレジスト（図示せず）を塗布した後パター
ニングし、パターニングされたフォトレジストをマスク
に用いたエッチング工程で第２絶縁層５５を選択的に除
去して、ドレイン不純物領域５６が露出されるコンタク
トホール５８を形成する。
【００２２】図５ｃに示すように、コンタクトホール内
に導電性物質を埋め込んで第１プラグ層５８ａを形成
し、第１プラグ層５８ａと第１ビットライン（Ｂ／Ｌ
１）とを連結する第１メタル層５９を第２絶縁層５５の
表面に形成する。このとき、図面には示さないが、第２
ビットライン（Ｂ／Ｌ２）が第２トランジスタ（Ｔ２）
のドレイン不純物領域と電気的に連結される。
に導電性物質を埋め込んで第１プラグ層５８ａを形成
し、第１プラグ層５８ａと第１ビットライン（Ｂ／Ｌ
１）とを連結する第１メタル層５９を第２絶縁層５５の
表面に形成する。このとき、図面には示さないが、第２
ビットライン（Ｂ／Ｌ２）が第２トランジスタ（Ｔ２）
のドレイン不純物領域と電気的に連結される。
【００２３】図５ｄに示すように、第１メタル層５９を
含む全面に第３絶縁層６０を形成する。第３絶縁層６０
上にフォトレジスト（図示せず）を塗布した後パターニ
ングし、パターニングされたフォトレジストをマスクに
用いたエッチング工程で第３絶縁層６０を選択的に除去
して、ソース不純物領域５５が露出されるコンタクトホ
ール６１を形成する。
含む全面に第３絶縁層６０を形成する。第３絶縁層６０
上にフォトレジスト（図示せず）を塗布した後パターニ
ングし、パターニングされたフォトレジストをマスクに
用いたエッチング工程で第３絶縁層６０を選択的に除去
して、ソース不純物領域５５が露出されるコンタクトホ
ール６１を形成する。
【００２４】図５ｅに示すように、コンタクトホール６
１内に導電性物質を埋め込み、ソース不純物領域５５と
電気的に連結される第２プラグ層６２を形成する。そし
て、第２プラグ層６２と電気的に連結されるようにバリ
アメタル層６３を形成した後、バリアメタル層６３上に
第１強誘電体キャパシタ（ＦＣ１）の下部電極６４、強
誘電体膜６５、第１強誘電体キャパシタの上部電極６６
を順に形成する。
１内に導電性物質を埋め込み、ソース不純物領域５５と
電気的に連結される第２プラグ層６２を形成する。そし
て、第２プラグ層６２と電気的に連結されるようにバリ
アメタル層６３を形成した後、バリアメタル層６３上に
第１強誘電体キャパシタ（ＦＣ１）の下部電極６４、強
誘電体膜６５、第１強誘電体キャパシタの上部電極６６
を順に形成する。
【００２５】図５ｆに示すように、強誘電体キャパシタ
を形成させた基板全面に第４絶縁層６７を形成し、フォ
トリソグラフィ工程で第４絶縁層６７を選択的にエッチ
ングして、第１強誘電体キャパシタの上部電極６６の所
定の部分が露出されるようにコンタクトホールを形成し
てプラグ層を充填する。そして、そのプラグ層を介して
第１強誘電体キャパシタの上部電極６６と電気的に連結
されるように第１プレートライン６８を形成する。同時
に、これと平行に第２プレートライン６８ａを形成す
る。
を形成させた基板全面に第４絶縁層６７を形成し、フォ
トリソグラフィ工程で第４絶縁層６７を選択的にエッチ
ングして、第１強誘電体キャパシタの上部電極６６の所
定の部分が露出されるようにコンタクトホールを形成し
てプラグ層を充填する。そして、そのプラグ層を介して
第１強誘電体キャパシタの上部電極６６と電気的に連結
されるように第１プレートライン６８を形成する。同時
に、これと平行に第２プレートライン６８ａを形成す
る。
【００２６】しかし、上記従来の不揮発性強誘電体メモ
リ素子並びにその製造方法は次のような問題点があっ
た。
リ素子並びにその製造方法は次のような問題点があっ
た。
【００２７】ワードラインの上の層にビットライン、そ
の上に強誘電体キャパシタ、さらにその上にプレートラ
インとそれぞれ絶縁層を介して形成させなければならな
いので、層の数が多くなり、全体として基板からの高さ
が高くなる。また、それ故に製造工程が複雑になるとい
う問題もあった。さらに、従来の従来の不揮発性強誘電
体メモリ素子はキャパシタとトランジスタやプレートラ
インとの接続がコンタクトホールを介して行っているの
で、その間の接続抵抗が高くなるという問題もあった。
の上に強誘電体キャパシタ、さらにその上にプレートラ
インとそれぞれ絶縁層を介して形成させなければならな
いので、層の数が多くなり、全体として基板からの高さ
が高くなる。また、それ故に製造工程が複雑になるとい
う問題もあった。さらに、従来の従来の不揮発性強誘電
体メモリ素子はキャパシタとトランジスタやプレートラ
インとの接続がコンタクトホールを介して行っているの
で、その間の接続抵抗が高くなるという問題もあった。
【００２８】
【発明が解決しようとする課題】本発明は上記した従来
技術の問題点を解決するために案出したもので、その目
的は工程を簡素化し、全体の厚さが薄くなるとともに、
キャパシタの接続抵抗を少なくすることとができる不揮
発性強誘電体メモリ素子並びにその製造方法を提供する
ことである。
技術の問題点を解決するために案出したもので、その目
的は工程を簡素化し、全体の厚さが薄くなるとともに、
キャパシタの接続抵抗を少なくすることとができる不揮
発性強誘電体メモリ素子並びにその製造方法を提供する
ことである。
【００２９】
【課題を解決するための手段】上記目的を達成するため
の本発明の不揮発性強誘電体メモリ素子は、アクティブ
領域の基板上に形成され、各々は電気的に分離される複
数個の第１ゲート電極と第２ゲート電極、各々の第１ゲ
ート電極の一側の基板に連結された複数個の第１強誘電
体キャパシタの第１電極及び前記各々の第２ゲート電極
の一側の基板に連結された複数個の第２強誘電体キャパ
シタの第１電極、前記各々の第１電極上に形成された強
誘電体層、前記各々の強誘電体層上に形成された第１強
誘電体キャパシタの第２電極と第２強誘電体キャパシタ
の第２電極、複数個の第１ゲート電極を電気的に連結す
る第１メタルライン及び複数個の第２電極を電気的に連
結する第２メタルラインを備えていることを特徴とす
る。
の本発明の不揮発性強誘電体メモリ素子は、アクティブ
領域の基板上に形成され、各々は電気的に分離される複
数個の第１ゲート電極と第２ゲート電極、各々の第１ゲ
ート電極の一側の基板に連結された複数個の第１強誘電
体キャパシタの第１電極及び前記各々の第２ゲート電極
の一側の基板に連結された複数個の第２強誘電体キャパ
シタの第１電極、前記各々の第１電極上に形成された強
誘電体層、前記各々の強誘電体層上に形成された第１強
誘電体キャパシタの第２電極と第２強誘電体キャパシタ
の第２電極、複数個の第１ゲート電極を電気的に連結す
る第１メタルライン及び複数個の第２電極を電気的に連
結する第２メタルラインを備えていることを特徴とす
る。
【００３０】また、本発明の不揮発性強誘電体メモリ素
子の製造方法は、半導体基板に第１アクティブ領域と第
２アクティブ領域を定義する工程と、第１アクティブ領
域の基板上に第１ゲート電極を形成し、第２アクティブ
領域の基板上に第２ゲート電極を形成する工程と、第
１、第２ゲート電極の一側の基板が露出されるようにコ
ンタクトホールを有する第１絶縁層を形成する工程と、
前記基板と連結され、コンタクトホールの内側面に第
１、第２強誘電体キャパシタの第１電極を形成する工程
と、各々の第１電極上に強誘電体層を形成する工程と、
第１ゲート電極と連結され、第２強誘電体キャパシタ用
の第２電極となる第１スプリットワードラインと、第２
ゲート電極と連結され、第１強誘電体キャパシタ用の第
２電極となる第２スプリットワードラインを形成する工
程と、第１ゲート電極の一側の基板と連結される第１ビ
ットラインを形成する工程と、第２ゲート電極の一側の
基板と連結される第２ビットラインを形成する工程とを
含んでいることを特徴とする。
子の製造方法は、半導体基板に第１アクティブ領域と第
２アクティブ領域を定義する工程と、第１アクティブ領
域の基板上に第１ゲート電極を形成し、第２アクティブ
領域の基板上に第２ゲート電極を形成する工程と、第
１、第２ゲート電極の一側の基板が露出されるようにコ
ンタクトホールを有する第１絶縁層を形成する工程と、
前記基板と連結され、コンタクトホールの内側面に第
１、第２強誘電体キャパシタの第１電極を形成する工程
と、各々の第１電極上に強誘電体層を形成する工程と、
第１ゲート電極と連結され、第２強誘電体キャパシタ用
の第２電極となる第１スプリットワードラインと、第２
ゲート電極と連結され、第１強誘電体キャパシタ用の第
２電極となる第２スプリットワードラインを形成する工
程と、第１ゲート電極の一側の基板と連結される第１ビ
ットラインを形成する工程と、第２ゲート電極の一側の
基板と連結される第２ビットラインを形成する工程とを
含んでいることを特徴とする。
【００３１】
【発明の実施の形態】以下、本発明の不揮発性強誘電体
メモリ素子及びその製造方法を実施形態に基づいて詳細
に説明する。
メモリ素子及びその製造方法を実施形態に基づいて詳細
に説明する。
【００３２】本発明の不揮発性強誘電体メモリ素子は、
各トランジスタのゲート電極を各トランジスタ毎に分離
された形態に構成し、強誘電体キャパシタの一方の電極
を直接トランジスタのジャンクションに連結し、他方の
電極はスプリットワードラインにゲート電極と共に連結
することを特徴とする。
各トランジスタのゲート電極を各トランジスタ毎に分離
された形態に構成し、強誘電体キャパシタの一方の電極
を直接トランジスタのジャンクションに連結し、他方の
電極はスプリットワードラインにゲート電極と共に連結
することを特徴とする。
【００３３】図６は本発明実施形態の不揮発性強誘電体
メモリ素子の回路的構成図である。従来技術と対応させ
るように二つのセルのみを示してある。図６に示すよう
に、従来技術においてはワードラインとプレートライン
との間にセルが形成されていたが、本不揮発性強誘電体
メモリ素子は、互いに一定の間隔を有するように配置さ
れた第１スプリットワードライン（ＳＷＬ１）と第２ス
プリットワードライン（ＳＷＬ２）の間にセルが配置さ
れている。第１セルは第１トランジスタ（Ｔ１）とそれ
に対応して設けた第１強誘電体キャパシタ（ＦＣ１）と
からなり、第２セルは第２トランジスタ（Ｔ２）とそれ
に対応して設けた第２強誘電体キャパシタ（ＦＣ２）と
からなる。第１セルのトランジスタ（Ｔ１）のゲートが
第１スプリットワードライン（ＳＷＬ１）に接続され、
第２セルのトランジスタ（Ｔ２）が第２スプリットワー
ドライン（ＳＷＬ２）に接続されている。列方向に並ぶ
図示しない他のセルは、同様にそれぞれのゲートが第１
スプリットワードライン（ＳＷＬ１）と第２スプリット
ワードライン（ＳＷＬ２）に交互に接続されている。ビ
ットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）は従来同様スプリッ
トワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に
平行に配置されている。第１トランジスタ（Ｔ１）のド
レインが第１ビットライン（Ｂ／Ｌ１）に連結され、第
２トランジスタ（Ｔ２）のドレインが第２ビットライン
（Ｂ／Ｌ１）に連結されている。第１強誘電体キャパシ
タ（ＦＣ１）が第１トランジスタのソースと第２スプリ
ットワードライン（ＳＷＬ２）とに接続され、第２強誘
電体キャパシタ（ＦＣ２）が第２トランジスタのソース
と第１スプリットワードライン（ＳＷＬ１）とに接続さ
れている。
メモリ素子の回路的構成図である。従来技術と対応させ
るように二つのセルのみを示してある。図６に示すよう
に、従来技術においてはワードラインとプレートライン
との間にセルが形成されていたが、本不揮発性強誘電体
メモリ素子は、互いに一定の間隔を有するように配置さ
れた第１スプリットワードライン（ＳＷＬ１）と第２ス
プリットワードライン（ＳＷＬ２）の間にセルが配置さ
れている。第１セルは第１トランジスタ（Ｔ１）とそれ
に対応して設けた第１強誘電体キャパシタ（ＦＣ１）と
からなり、第２セルは第２トランジスタ（Ｔ２）とそれ
に対応して設けた第２強誘電体キャパシタ（ＦＣ２）と
からなる。第１セルのトランジスタ（Ｔ１）のゲートが
第１スプリットワードライン（ＳＷＬ１）に接続され、
第２セルのトランジスタ（Ｔ２）が第２スプリットワー
ドライン（ＳＷＬ２）に接続されている。列方向に並ぶ
図示しない他のセルは、同様にそれぞれのゲートが第１
スプリットワードライン（ＳＷＬ１）と第２スプリット
ワードライン（ＳＷＬ２）に交互に接続されている。ビ
ットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）は従来同様スプリッ
トワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に
平行に配置されている。第１トランジスタ（Ｔ１）のド
レインが第１ビットライン（Ｂ／Ｌ１）に連結され、第
２トランジスタ（Ｔ２）のドレインが第２ビットライン
（Ｂ／Ｌ１）に連結されている。第１強誘電体キャパシ
タ（ＦＣ１）が第１トランジスタのソースと第２スプリ
ットワードライン（ＳＷＬ２）とに接続され、第２強誘
電体キャパシタ（ＦＣ２）が第２トランジスタのソース
と第１スプリットワードライン（ＳＷＬ１）とに接続さ
れている。
【００３４】一方、図７は簡略化した本発明の不揮発性
強誘電体メモリ装置の回路的構成図であって、その動作
原理を以下に説明する。
強誘電体メモリ装置の回路的構成図であって、その動作
原理を以下に説明する。
【００３５】図７に示すように、第１、第２スプリット
ワードライン（ＳＷＬ１、ＳＷＬ２）を一対とする複数
対のスプリットワードラインが形成され、そのスプリッ
トワードライン対を横切る方向に形成され、隣接した二
つのビットラインを一対として複数のビットライン（Ｂ
／Ｌ１、Ｂ／Ｌ２）対が形成され、そのビットライン対
の間には、両方のビットラインを介して伝達されたデー
タをセンシングして、データライン（ＤＬ）またはデー
タバーライン（／ＤＬ）へ伝達するセンシングアンプ
（ＳＡ）が形成されている。さらに、センシングアンプ
（ＳＡ）をイネーブルさせるためのイネーブル信号（Ｓ
ＥＮ）を出力するセンシングアンプイネーブル部が備え
られ、ビットラインとデータラインを選択的にスイッチ
ングする選択スイッチング部（ＣＳ）が備えられてい
る。
ワードライン（ＳＷＬ１、ＳＷＬ２）を一対とする複数
対のスプリットワードラインが形成され、そのスプリッ
トワードライン対を横切る方向に形成され、隣接した二
つのビットラインを一対として複数のビットライン（Ｂ
／Ｌ１、Ｂ／Ｌ２）対が形成され、そのビットライン対
の間には、両方のビットラインを介して伝達されたデー
タをセンシングして、データライン（ＤＬ）またはデー
タバーライン（／ＤＬ）へ伝達するセンシングアンプ
（ＳＡ）が形成されている。さらに、センシングアンプ
（ＳＡ）をイネーブルさせるためのイネーブル信号（Ｓ
ＥＮ）を出力するセンシングアンプイネーブル部が備え
られ、ビットラインとデータラインを選択的にスイッチ
ングする選択スイッチング部（ＣＳ）が備えられてい
る。
【００３６】図８は本発明の不揮発性強誘電体メモリ素
子の動作を説明するためのタイミング図である。
子の動作を説明するためのタイミング図である。
【００３７】図８のＴ０区間は第１スプリットワードラ
イン（ＳＷＬ１）と第２スプリットワードライン（ＳＷ
Ｌ２）が「ハイ」に活性化される前の区間であって、全
てのビットラインを一定のレベルにプリチャージさせ
る。
イン（ＳＷＬ１）と第２スプリットワードライン（ＳＷ
Ｌ２）が「ハイ」に活性化される前の区間であって、全
てのビットラインを一定のレベルにプリチャージさせ
る。
【００３８】Ｔ１区間は第１、第２スプリットワードラ
イン（ＳＷＬ１、ＳＷＬ２）双方が「ハイ」となる区間
であって、セルの強誘電体キャパシタのデータがビット
ラインへ伝達され、ビットラインのレベルが変化する。
この際、ロジック「ハイ」に格納されていた強誘電体キ
ャパシタは、ビットラインとスプリットワードラインに
互いに反対極性の電界が加えられるので、強誘電体の極
性が破壊され且つ多量の電流が流れ、ビットラインに高
電圧が誘起される。
イン（ＳＷＬ１、ＳＷＬ２）双方が「ハイ」となる区間
であって、セルの強誘電体キャパシタのデータがビット
ラインへ伝達され、ビットラインのレベルが変化する。
この際、ロジック「ハイ」に格納されていた強誘電体キ
ャパシタは、ビットラインとスプリットワードラインに
互いに反対極性の電界が加えられるので、強誘電体の極
性が破壊され且つ多量の電流が流れ、ビットラインに高
電圧が誘起される。
【００３９】一方、ロジック「ロー」に格納されていた
キャパシタはビットラインとスプリットワードラインに
同一極性の電界が加えられるので、強誘電体の極性が破
壊せず、少量の電流が流れるのでビットラインに多少低
い電圧が誘起される。そして、ビットラインにセルデー
タが十分載せられると、センシングアンプを活性化させ
るためにセンシングアンプイネーブル信号（ＳＥＮ）を
「ハイ」に遷移させ、ビットラインのレベルを増幅す
る。
キャパシタはビットラインとスプリットワードラインに
同一極性の電界が加えられるので、強誘電体の極性が破
壊せず、少量の電流が流れるのでビットラインに多少低
い電圧が誘起される。そして、ビットラインにセルデー
タが十分載せられると、センシングアンプを活性化させ
るためにセンシングアンプイネーブル信号（ＳＥＮ）を
「ハイ」に遷移させ、ビットラインのレベルを増幅す
る。
【００４０】破壊されたセルのロジック「ハイ」データ
は第１スプリットワードライン（ＳＷＬ１）と第２スプ
リットワードライン（ＳＷＬ２）が「ハイ」である状態
では復旧できないので、次のＴ２、Ｔ３区間で再格納さ
れるようにする。
は第１スプリットワードライン（ＳＷＬ１）と第２スプ
リットワードライン（ＳＷＬ２）が「ハイ」である状態
では復旧できないので、次のＴ２、Ｔ３区間で再格納さ
れるようにする。
【００４１】Ｔ２区間は、第１スプリットワードライン
（ＳＷＬ１）が「ロー」に遷移され、第２スプリットワ
ードライン（ＳＷＬ２）は「ハイ」を維持する区間であ
って、第２トランジスタ（Ｔ２）はオンの状態となる。
このとき、ビットラインが「ハイ」の状態であれば、
「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の
一方の電極へ伝達され、ロジック「１」の状態に復帰す
る。
（ＳＷＬ１）が「ロー」に遷移され、第２スプリットワ
ードライン（ＳＷＬ２）は「ハイ」を維持する区間であ
って、第２トランジスタ（Ｔ２）はオンの状態となる。
このとき、ビットラインが「ハイ」の状態であれば、
「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の
一方の電極へ伝達され、ロジック「１」の状態に復帰す
る。
【００４２】Ｔ３区間は第１スプリットワードライン
（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリッ
トワードライン（ＳＷＬ２）は「ロー」に遷移される区
間であって、第１トランジスタ（Ｔ１）はオンの状態と
なる。このとき、ビットラインが「ハイ」の状態であれ
ば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ
１）の一方の電極へ伝達され、ロジック「１」の状態に
復帰する。
（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリッ
トワードライン（ＳＷＬ２）は「ロー」に遷移される区
間であって、第１トランジスタ（Ｔ１）はオンの状態と
なる。このとき、ビットラインが「ハイ」の状態であれ
ば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ
１）の一方の電極へ伝達され、ロジック「１」の状態に
復帰する。
【００４３】このような不揮発性強誘電体メモリ素子に
よる第１実施形態を図９、図１０に基づいて説明する。
よる第１実施形態を図９、図１０に基づいて説明する。
【００４４】図９は本発明の第１実施形態による不揮発
性強誘電体メモリ素子のレイアウト図で、図１０はＩ−
Ｉ’断面である。図９は二つのセルのレイアウトを示
し、図１０はその一方のセルの部分の断面である。この
例の場合も、従来と同様に、基板１２０にそれぞれ第１
トランジスタと第２トランジスタが形成される第１アク
ティブ領域と第２アクティブ領域とが矩形に形成されて
いる。これらは、互いに平行に、しかし上下に位置をず
らして形成されている。基板１２０のそれぞれのアクテ
ィブ領域のほぼ中央分にゲート電極１２３が形成されて
いる。本実施形態ではその製造方法の箇所で説明する
が、従来のようにゲート電極は長く形成させずに、それ
ぞれのアクティブ領域の付近にのみ形成させる。すなわ
ち、第１アクティブ領域には第１ゲート電極１２３を、
第２アクティブ領域には第２ゲート電極をそれぞれ正方
形に近い形状に形成する。当然ゲート電極の両側にはソ
ース／ドレイン不純物領域１２４，１２５（第１アクテ
ィブ領域側は図示ない）が形成されている。なお、付近
とは従来のようにたのトランジスタに共通になるように
形成されず、該当トランジスタのみに限られる範囲を意
味している。
性強誘電体メモリ素子のレイアウト図で、図１０はＩ−
Ｉ’断面である。図９は二つのセルのレイアウトを示
し、図１０はその一方のセルの部分の断面である。この
例の場合も、従来と同様に、基板１２０にそれぞれ第１
トランジスタと第２トランジスタが形成される第１アク
ティブ領域と第２アクティブ領域とが矩形に形成されて
いる。これらは、互いに平行に、しかし上下に位置をず
らして形成されている。基板１２０のそれぞれのアクテ
ィブ領域のほぼ中央分にゲート電極１２３が形成されて
いる。本実施形態ではその製造方法の箇所で説明する
が、従来のようにゲート電極は長く形成させずに、それ
ぞれのアクティブ領域の付近にのみ形成させる。すなわ
ち、第１アクティブ領域には第１ゲート電極１２３を、
第２アクティブ領域には第２ゲート電極をそれぞれ正方
形に近い形状に形成する。当然ゲート電極の両側にはソ
ース／ドレイン不純物領域１２４，１２５（第１アクテ
ィブ領域側は図示ない）が形成されている。なお、付近
とは従来のようにたのトランジスタに共通になるように
形成されず、該当トランジスタのみに限られる範囲を意
味している。
【００４５】第１ゲート電極の一方の側のドレイン不純
物領域に直接接触するように第１強誘電体キャパシタの
第１電極１２７が形成され、同様に、図示しないが、第
２トランジスタのドレイン不純物領域にも直接接触する
ように第２強誘電体キャパシタの第１電極が形成されて
いる。このキャパシタの第１電極は、ゲート電極を形成
させた基板１２０の表面を覆うように成膜した第１絶縁
層１２７に形成させたトレンチの内側に一定の厚さで形
成される。トレンチはゲート電極よりやや大きい長方形
とされている。その第１電極の表面及びトレンチの周囲
の第１絶縁層１２６の表面に強誘電体層１２８、１２８
ａが各々形成されている。第１電極並びに強誘電体層の
厚さは薄いのでトレンチ内にはホールが形成されてい
る。第１絶縁層１２６にはさらにゲート電極の箇所にコ
ンタクトホールが形成されており、そのコンタクトホー
ルと隣接するホールを埋めながら第１メタルライン１３
０が長く形成されている。この第１メタルライン１３０
はコンタクトホールを通して第１トランジスタのゲート
電極１２３に電気的に接触し、かつ強誘電体層で形成さ
れているホール内に埋め込まれて第２強誘電体キャパシ
タ（ＦＣ２）の第２電極ともなっている。そしてまた、
このメタルライン１３０は第１スプリットワードライン
となるものでもある。第２メタルライン１３０ａも第１
メタルライン１３０と平行に形成され、同様に、第２ト
ランジスタのゲート電極と接続されるとともに、第１強
誘電体キャパシタ（ＦＣ１）の第２電極ともなり、かつ
第２スプリットワードラインともなっている。双方のメ
タルラインが形成された基板の上には第２絶縁層１３１
が形成されており、その表面に第１，第２ビットライン
１３３，１３３ａが平行に形成されている。これらのビ
ットラインは双方の絶縁層に形成させたコンタクトホー
ルを通してそれぞれのトランジスタのソースと連結され
る。成される。
物領域に直接接触するように第１強誘電体キャパシタの
第１電極１２７が形成され、同様に、図示しないが、第
２トランジスタのドレイン不純物領域にも直接接触する
ように第２強誘電体キャパシタの第１電極が形成されて
いる。このキャパシタの第１電極は、ゲート電極を形成
させた基板１２０の表面を覆うように成膜した第１絶縁
層１２７に形成させたトレンチの内側に一定の厚さで形
成される。トレンチはゲート電極よりやや大きい長方形
とされている。その第１電極の表面及びトレンチの周囲
の第１絶縁層１２６の表面に強誘電体層１２８、１２８
ａが各々形成されている。第１電極並びに強誘電体層の
厚さは薄いのでトレンチ内にはホールが形成されてい
る。第１絶縁層１２６にはさらにゲート電極の箇所にコ
ンタクトホールが形成されており、そのコンタクトホー
ルと隣接するホールを埋めながら第１メタルライン１３
０が長く形成されている。この第１メタルライン１３０
はコンタクトホールを通して第１トランジスタのゲート
電極１２３に電気的に接触し、かつ強誘電体層で形成さ
れているホール内に埋め込まれて第２強誘電体キャパシ
タ（ＦＣ２）の第２電極ともなっている。そしてまた、
このメタルライン１３０は第１スプリットワードライン
となるものでもある。第２メタルライン１３０ａも第１
メタルライン１３０と平行に形成され、同様に、第２ト
ランジスタのゲート電極と接続されるとともに、第１強
誘電体キャパシタ（ＦＣ１）の第２電極ともなり、かつ
第２スプリットワードラインともなっている。双方のメ
タルラインが形成された基板の上には第２絶縁層１３１
が形成されており、その表面に第１，第２ビットライン
１３３，１３３ａが平行に形成されている。これらのビ
ットラインは双方の絶縁層に形成させたコンタクトホー
ルを通してそれぞれのトランジスタのソースと連結され
る。成される。
【００４６】以下、このような本発明の第１実施形態に
よる不揮発性強誘電体メモリ素子の製造方法をより詳細
に説明する。
よる不揮発性強誘電体メモリ素子の製造方法をより詳細
に説明する。
【００４７】図１１ａ〜図１１ｈは本発明の第１実施形
態による不揮発性強誘電体メモリ素子のレイアウト工程
図であり、図１２ａ〜図１２ｈは図１１ａ〜図１１ｈの
Ｉ−Ｉ’線による断面図である。
態による不揮発性強誘電体メモリ素子のレイアウト工程
図であり、図１２ａ〜図１２ｈは図１１ａ〜図１１ｈの
Ｉ−Ｉ’線による断面図である。
【００４８】まず、図１１ａ、図１２ａに示すように、
第１導電型の半導体基板にフィールド領域（素子隔離
層）１２１をトレンチ分離工法で形成して、第１、第２
アクティブ領域１００、１００ａを形成する。図示のよ
うにこれらのアクティブ領域１００、１００ａは矩形に
形成され、その長手方向が平行になり、かつ双方の位置
が上下にずれるように形成されている。
第１導電型の半導体基板にフィールド領域（素子隔離
層）１２１をトレンチ分離工法で形成して、第１、第２
アクティブ領域１００、１００ａを形成する。図示のよ
うにこれらのアクティブ領域１００、１００ａは矩形に
形成され、その長手方向が平行になり、かつ双方の位置
が上下にずれるように形成されている。
【００４９】各アクティブ領域１００、１００ａ及びフ
ィールド領域１２１を含む基板の全面にゲート電極形成
物質を堆積した、図１１ｂ、図１２ｂに示すように、パ
ターニングして第１アクティブ領域１００には第１トラ
ンジスタ（Ｔ１）のゲート電極となる第１ゲート電極１
２３及び第２アクティブ領域１００ａには第２トランジ
スタ（Ｔ２）のゲート電極となる第２ゲート電極１２３
ａを形成する。従来の場合と異なり、この実施形態のゲ
ート電極は連続したものではなく、それぞれのトランジ
スタに独立に形成させる。したがって、図示のように矩
形になる。もちろん、その形状は矩形でなければならな
いわけではない。円形であっても良い。ゲート電極を形
成させた後、ゲート電極１２３の両側の基板にその基板
と反対導電型の不純物イオンをゲート電極をマスクとし
て注入して、それぞれのソース／ドレイン領域１２４、
１２５を形成する。
ィールド領域１２１を含む基板の全面にゲート電極形成
物質を堆積した、図１１ｂ、図１２ｂに示すように、パ
ターニングして第１アクティブ領域１００には第１トラ
ンジスタ（Ｔ１）のゲート電極となる第１ゲート電極１
２３及び第２アクティブ領域１００ａには第２トランジ
スタ（Ｔ２）のゲート電極となる第２ゲート電極１２３
ａを形成する。従来の場合と異なり、この実施形態のゲ
ート電極は連続したものではなく、それぞれのトランジ
スタに独立に形成させる。したがって、図示のように矩
形になる。もちろん、その形状は矩形でなければならな
いわけではない。円形であっても良い。ゲート電極を形
成させた後、ゲート電極１２３の両側の基板にその基板
と反対導電型の不純物イオンをゲート電極をマスクとし
て注入して、それぞれのソース／ドレイン領域１２４、
１２５を形成する。
【００５０】第１、第２ゲート電極１２３、１２３ａを
形成させた基板の全面に第１絶縁層１２６を形成する。
第１絶縁層１２６としては、ＩＬＤ（Inter Layer Diel
ectric)層を使用する。そして、化学機械的研磨法（Ｃ
ＭＰ）を用いて第１絶縁層１２６を平坦化させる。表面
を平坦化させた第１絶縁層１２６の各ゲート電極１２
３、１２３ａの一方の不純物領域（第１１２４、第２ソ
ース領域（図示せず））の位置にその領域が露出される
ようにトレンチ１２７、１２７ａを形成する。このトレ
ンチは図示のように、形状は矩形であり、ゲート電極と
大差ない大きさである。そして、トレンチを含む全面に
それぞれの強誘電体キャパシタの第１電極を形成するた
めの第１導電層を薄く形成する。第１導電層の下にバリ
アメタル層を形成してもよく、そのバリアメタル層とし
てはＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2などを使用
することができる。そして、第１導電層としてはＰｔ、
Ｉｒ、Ｒｕなどを使用する。また、第１導電層、バリア
メタル層は、スパッタ法またはＣＶＤ法で形成する。
形成させた基板の全面に第１絶縁層１２６を形成する。
第１絶縁層１２６としては、ＩＬＤ（Inter Layer Diel
ectric)層を使用する。そして、化学機械的研磨法（Ｃ
ＭＰ）を用いて第１絶縁層１２６を平坦化させる。表面
を平坦化させた第１絶縁層１２６の各ゲート電極１２
３、１２３ａの一方の不純物領域（第１１２４、第２ソ
ース領域（図示せず））の位置にその領域が露出される
ようにトレンチ１２７、１２７ａを形成する。このトレ
ンチは図示のように、形状は矩形であり、ゲート電極と
大差ない大きさである。そして、トレンチを含む全面に
それぞれの強誘電体キャパシタの第１電極を形成するた
めの第１導電層を薄く形成する。第１導電層の下にバリ
アメタル層を形成してもよく、そのバリアメタル層とし
てはＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2などを使用
することができる。そして、第１導電層としてはＰｔ、
Ｉｒ、Ｒｕなどを使用する。また、第１導電層、バリア
メタル層は、スパッタ法またはＣＶＤ法で形成する。
【００５１】このように、第１導電層のみを形成する
か、またはバリアメタル層上に第１導電層を形成した
後、図１１ｃ、図１２ｃに示すように、ＣＭＰ工程また
はエッチバック工程を用いて第１導電層がコンタクトホ
ールの内側面にのみ残るように平坦化させ、それぞれの
強誘電体キャパシタの第１電極１２７ａを形成する。
か、またはバリアメタル層上に第１導電層を形成した
後、図１１ｃ、図１２ｃに示すように、ＣＭＰ工程また
はエッチバック工程を用いて第１導電層がコンタクトホ
ールの内側面にのみ残るように平坦化させ、それぞれの
強誘電体キャパシタの第１電極１２７ａを形成する。
【００５２】次いで、強誘電体キャパシタの第１電極１
２７、１２７ａを含む基板の全面に強誘電体物質層を形
成した後、図１１ｄ、図１２ｄに示すように、第１電極
１２７、１２７ａの表面に残るようにパターニングして
それぞれの強誘電体キャパシタ用の強誘電体層１２８、
１２８ａを形成する。このとき、強誘電体層１２８、１
２８ａはそれぞれの第１電極１２７、１２７ａを十分覆
うように、第１絶縁層１２８の表面のトレンチの周辺部
にも残るようにパターニングする。これらの誘電体層１
２８も十分に薄く、第１電極１２７の表面を覆ってなお
トレンチと類似のホールが残る厚さとする。
２７、１２７ａを含む基板の全面に強誘電体物質層を形
成した後、図１１ｄ、図１２ｄに示すように、第１電極
１２７、１２７ａの表面に残るようにパターニングして
それぞれの強誘電体キャパシタ用の強誘電体層１２８、
１２８ａを形成する。このとき、強誘電体層１２８、１
２８ａはそれぞれの第１電極１２７、１２７ａを十分覆
うように、第１絶縁層１２８の表面のトレンチの周辺部
にも残るようにパターニングする。これらの誘電体層１
２８も十分に薄く、第１電極１２７の表面を覆ってなお
トレンチと類似のホールが残る厚さとする。
【００５３】図１１ｅ、図１２ｅに示すように、強誘電
体層１２８、１２８ａを含む全面にフォトレジスト（図
示せず）を塗布した後、露光及び現像工程でパターニン
グして、第１、第２ゲート電極１２３、１２３ａが露出
されるように第１絶縁層１２６をエッチングして、コン
タクトホール１２９を形成する。
体層１２８、１２８ａを含む全面にフォトレジスト（図
示せず）を塗布した後、露光及び現像工程でパターニン
グして、第１、第２ゲート電極１２３、１２３ａが露出
されるように第１絶縁層１２６をエッチングして、コン
タクトホール１２９を形成する。
【００５４】その後、コンタクトホールを含む強誘電体
層１２８、１２８ａ上に第２メタル層を形成した後、図
１１ｆに示すように、一定の間隔で平行に走る第１、第
２メタルライン１３０，１３０ａが残るようにパターニ
ングする。それぞれのメタルラインはゲート電極のコン
タクトホール並びに強誘電体層１２８で形成されたホー
ルにも充填されているので、第１メタルライン１３０は
第１トランジスタ（Ｔ１）のゲート電極と接続され、か
つ第２セル用の強誘電体キャパシタ（ＦＣ２）の第２電
極ともなる。したがって、この第１メタルライン１３０
は第１スプリットワードライン（ＳＷＬ１）の役割を果
たす。同様に、第２メタルラインは、第２トランジスタ
のゲート電極に接続され、かつ第１強誘電体キャパシタ
（ＦＣ１）の第２電極ともなり、その上、第２スプリッ
トワードライン（ＳＷＬ２）ともなる。
層１２８、１２８ａ上に第２メタル層を形成した後、図
１１ｆに示すように、一定の間隔で平行に走る第１、第
２メタルライン１３０，１３０ａが残るようにパターニ
ングする。それぞれのメタルラインはゲート電極のコン
タクトホール並びに強誘電体層１２８で形成されたホー
ルにも充填されているので、第１メタルライン１３０は
第１トランジスタ（Ｔ１）のゲート電極と接続され、か
つ第２セル用の強誘電体キャパシタ（ＦＣ２）の第２電
極ともなる。したがって、この第１メタルライン１３０
は第１スプリットワードライン（ＳＷＬ１）の役割を果
たす。同様に、第２メタルラインは、第２トランジスタ
のゲート電極に接続され、かつ第１強誘電体キャパシタ
（ＦＣ１）の第２電極ともなり、その上、第２スプリッ
トワードライン（ＳＷＬ２）ともなる。
【００５５】次いで、図１２ｇに示すように、第１、第
２メタルライン１３０、１３０ａを含む基板の全面に第
２絶縁層１３１を形成した後、表面を平坦化してフォト
リソグラフィ工程を用いたエッチング工程でそれぞれの
トランジスタのドレイン領域１２５が露出されるように
第２絶縁層及び第１絶縁層を除去して、図１１ｇに示す
ように第１、第２ビットラインコンタクト１３２、１３
２ａを形成する。
２メタルライン１３０、１３０ａを含む基板の全面に第
２絶縁層１３１を形成した後、表面を平坦化してフォト
リソグラフィ工程を用いたエッチング工程でそれぞれの
トランジスタのドレイン領域１２５が露出されるように
第２絶縁層及び第１絶縁層を除去して、図１１ｇに示す
ように第１、第２ビットラインコンタクト１３２、１３
２ａを形成する。
【００５６】そして、図１１ｈ、図１２ｈに示すよう
に、第１、第２ビットラインコンタクト１３２、１３２
ａを介してトランジスタのソース領域と連結されるよう
に第１、第２ビットライン１３３、１３３ａを形成す
る。
に、第１、第２ビットラインコンタクト１３２、１３２
ａを介してトランジスタのソース領域と連結されるよう
に第１、第２ビットライン１３３、１３３ａを形成す
る。
【００５７】以下、本発明の第２実施形態による不揮発
性強誘電体メモリ素子及びその製造方法を説明する。図
１３は本発明の第２実施形態による不揮発性強誘電体メ
モリ素子の構造断面図である。図では第１実施形態と同
一の部材には同じ符号を付してある。本発明の第２実施
形態による不揮発性強誘電体メモリ素子のレイアウトは
第１実施形態と同一であるので、以下では説明を省略す
る。そして、本発明の第１実施形態では強誘電体キャパ
シタの第１電極を形成するときにＣＶＤやスパッタ法を
用いているが、第２実施形態ではソル−ゲル工程を用い
て形成する。
性強誘電体メモリ素子及びその製造方法を説明する。図
１３は本発明の第２実施形態による不揮発性強誘電体メ
モリ素子の構造断面図である。図では第１実施形態と同
一の部材には同じ符号を付してある。本発明の第２実施
形態による不揮発性強誘電体メモリ素子のレイアウトは
第１実施形態と同一であるので、以下では説明を省略す
る。そして、本発明の第１実施形態では強誘電体キャパ
シタの第１電極を形成するときにＣＶＤやスパッタ法を
用いているが、第２実施形態ではソル−ゲル工程を用い
て形成する。
【００５８】本発明の第２実施形態による不揮発性強誘
電体メモリ素子は、強誘電体キャパシタの構造が異なる
だけで、他は同一である。その強誘電体キャパシタは、
図１３に示すように、第１電極１２７を第１絶縁層１２
６のソース領域１２４に形成させたトレンチ内を導電体
で充填した構造とし、その表面から第１絶縁層１２６の
表面に広がるように平坦に強誘電体層１２８を形成さ
せ、その上にメタルライン（図では第２メタルライン１
３０ａ）を形成させている。
電体メモリ素子は、強誘電体キャパシタの構造が異なる
だけで、他は同一である。その強誘電体キャパシタは、
図１３に示すように、第１電極１２７を第１絶縁層１２
６のソース領域１２４に形成させたトレンチ内を導電体
で充填した構造とし、その表面から第１絶縁層１２６の
表面に広がるように平坦に強誘電体層１２８を形成さ
せ、その上にメタルライン（図では第２メタルライン１
３０ａ）を形成させている。
【００５９】従って、先の実施形態と同様に、第１メタ
ルライン１３０は第１ゲート電極１２３と第２強誘電体
キャパシタの第２電極とを電気的に連結させ、第２メタ
ルライン１３０ａは第２ゲート電極と第１強誘電体キャ
パシタの第２電極とを電気的に連結させる。結局、第１
メタルライン１３０は第１スプリットワードライン（Ｓ
ＷＬ１）の役割を果たし、第２メタルライン１３０ａは
第２スプリットワードライン（ＳＷＬ２）の役割を果た
す。
ルライン１３０は第１ゲート電極１２３と第２強誘電体
キャパシタの第２電極とを電気的に連結させ、第２メタ
ルライン１３０ａは第２ゲート電極と第１強誘電体キャ
パシタの第２電極とを電気的に連結させる。結局、第１
メタルライン１３０は第１スプリットワードライン（Ｓ
ＷＬ１）の役割を果たし、第２メタルライン１３０ａは
第２スプリットワードライン（ＳＷＬ２）の役割を果た
す。
【００６０】このように構成された本発明の第２実施形
態による不揮発性強誘電体メモリ素子の製造方法を図１
４ａないし１４ｈを参照にして説明する。図１４ａない
し図１４ｈは各々図１１ａないし図１１ｈのＩ−Ｉ’線
による断面図である。図１４ａに示すように、半導体基
板１２０をアクティブ領域とフィールド領域１２１に区
画する。フィールド領域はトレンチ分離工程により形成
される。
態による不揮発性強誘電体メモリ素子の製造方法を図１
４ａないし１４ｈを参照にして説明する。図１４ａない
し図１４ｈは各々図１１ａないし図１１ｈのＩ−Ｉ’線
による断面図である。図１４ａに示すように、半導体基
板１２０をアクティブ領域とフィールド領域１２１に区
画する。フィールド領域はトレンチ分離工程により形成
される。
【００６１】図１４ｂに示すように、基板１２０上のア
クティブ領域及びフィールド領域にゲート絶縁膜１２２
を介して、第１ゲート電極１２３と第２ゲート電極（図
示せず）をそれぞれ形成する。次いで、第１ゲート電極
１２３及び第２ゲート電極をマスクに用いた不純物イオ
ンを注入してそれぞれのアクティブ領域のゲート電極の
両側に第１ソース／ドレイン領域１２４、１２５と、第
２ソース／ドレイン領域（図示せず）を形成する。
クティブ領域及びフィールド領域にゲート絶縁膜１２２
を介して、第１ゲート電極１２３と第２ゲート電極（図
示せず）をそれぞれ形成する。次いで、第１ゲート電極
１２３及び第２ゲート電極をマスクに用いた不純物イオ
ンを注入してそれぞれのアクティブ領域のゲート電極の
両側に第１ソース／ドレイン領域１２４、１２５と、第
２ソース／ドレイン領域（図示せず）を形成する。
【００６２】図１４ｃに示すように、第１ゲート電極１
２３及び第２ゲート電極を含む全面に第１絶縁層１２６
を形成する。第１絶縁層１２６の物質としてはＩＬＤ層
を使用する。化学機械的研磨法（ＣＭＰ）を用いて第１
絶縁層１２６を平坦化させ、第１ソース領域１２４と第
２ソース領域（図示せず）が露出されるように第１絶縁
層１２６を除去してトレンチを形成する。
２３及び第２ゲート電極を含む全面に第１絶縁層１２６
を形成する。第１絶縁層１２６の物質としてはＩＬＤ層
を使用する。化学機械的研磨法（ＣＭＰ）を用いて第１
絶縁層１２６を平坦化させ、第１ソース領域１２４と第
２ソース領域（図示せず）が露出されるように第１絶縁
層１２６を除去してトレンチを形成する。
【００６３】第１絶縁層１２６を含む全面に強誘電体キ
ャパシタの第１電極として使用される第１導電層をソル
−ゲル工程で形成した後、ＣＭＰまたはエッチバック工
程で平坦化して、第１強誘電体キャパシタの第１電極１
２７及び第２強誘電体キャパシタの第１電極１２７ａ
（図示せず）を形成する。ソル−ゲル工程は、第１導電
層を固体状に堆積させ、その後ゲル状態に変化させる。
従って、コンタクトホールに第１導電層が埋め込まれ
る。これに対して、本発明の第１実施形態でのようなＣ
ＶＤ法やスパッタ法を用いると、コンタクトホール内に
埋め込まれず、コンタクトホールの内側面に沿って薄く
形成される。
ャパシタの第１電極として使用される第１導電層をソル
−ゲル工程で形成した後、ＣＭＰまたはエッチバック工
程で平坦化して、第１強誘電体キャパシタの第１電極１
２７及び第２強誘電体キャパシタの第１電極１２７ａ
（図示せず）を形成する。ソル−ゲル工程は、第１導電
層を固体状に堆積させ、その後ゲル状態に変化させる。
従って、コンタクトホールに第１導電層が埋め込まれ
る。これに対して、本発明の第１実施形態でのようなＣ
ＶＤ法やスパッタ法を用いると、コンタクトホール内に
埋め込まれず、コンタクトホールの内側面に沿って薄く
形成される。
【００６４】第１導電層を形成する前にバリアメタル層
を形成することが可能であり、第１導電層としてはＰ
ｔ、Ｉｒ、Ｒｕなどを使用し、バリアメタル層としては
ＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2などを使用す
る。バリアメタル層を形成してから第１導電層を形成す
る場合は、バリアメタル層をＣＶＤやスパッタ法で形成
した後、第１導電層はソル−ゲル工程で形成する。
を形成することが可能であり、第１導電層としてはＰ
ｔ、Ｉｒ、Ｒｕなどを使用し、バリアメタル層としては
ＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2などを使用す
る。バリアメタル層を形成してから第１導電層を形成す
る場合は、バリアメタル層をＣＶＤやスパッタ法で形成
した後、第１導電層はソル−ゲル工程で形成する。
【００６５】図１４ｄに示すように、強誘電体キャパシ
タの第１電極１２７上にそれらを十分覆うように、強誘
電体層１２８をそれぞれのキャパシタに薄く形成する。
タの第１電極１２７上にそれらを十分覆うように、強誘
電体層１２８をそれぞれのキャパシタに薄く形成する。
【００６６】図１４ｅに示すように、第１強誘電体層１
２８及び第２強誘電体層を含む基板の全面にフォトレジ
ストを塗布した後、フォトエッチング工程で第１絶縁層
１２６をエッチングして、それぞれのトランジスタのゲ
ート電極１２３の表面が露出されるコンタクトホール１
２９を形成する。
２８及び第２強誘電体層を含む基板の全面にフォトレジ
ストを塗布した後、フォトエッチング工程で第１絶縁層
１２６をエッチングして、それぞれのトランジスタのゲ
ート電極１２３の表面が露出されるコンタクトホール１
２９を形成する。
【００６７】図１４ｆに示すように、第１メタルライン
１３０と第２メタルライン１３０ａを平行に走るように
形成する。これらのラインはコンタクトホール１２９を
形成させた箇所ではそれを通してゲート電極１２３に接
続され、それに隣接するセルでは強誘電体１２８の表面
の上を通る。すなわち、メタルラインは一つのセルのト
ランジスタのゲート電極となるとともにそれに隣接する
セルでは誘電体キャパシタの第２電極となる。
１３０と第２メタルライン１３０ａを平行に走るように
形成する。これらのラインはコンタクトホール１２９を
形成させた箇所ではそれを通してゲート電極１２３に接
続され、それに隣接するセルでは強誘電体１２８の表面
の上を通る。すなわち、メタルラインは一つのセルのト
ランジスタのゲート電極となるとともにそれに隣接する
セルでは誘電体キャパシタの第２電極となる。
【００６８】図面は二つのセルに対して示したもので、
第１ゲート電極と第２ゲート電極とが各々一つずつ図示
されているが、実際のセルアレイでは複数の第１ゲート
電極と第２ゲート電極が形成される。従って、第１メタ
ルライン１３０は列方向に同一線上に位置した第１ゲー
ト電極を電気的に連結させる第１スプリットワードライ
ン（ＳＷＬ１）の役割を果たし、第２メタルライン１３
０ａもまた列方向に同一線上に位置した第２ゲート電極
を電気的に連結させる第２スプリットワードライン（Ｓ
ＷＬ２）の役割を果たす。そして、第１メタルライン１
３０と第２メタルライン１３０ａはアクティブ領域を横
切る方向に形成される。
第１ゲート電極と第２ゲート電極とが各々一つずつ図示
されているが、実際のセルアレイでは複数の第１ゲート
電極と第２ゲート電極が形成される。従って、第１メタ
ルライン１３０は列方向に同一線上に位置した第１ゲー
ト電極を電気的に連結させる第１スプリットワードライ
ン（ＳＷＬ１）の役割を果たし、第２メタルライン１３
０ａもまた列方向に同一線上に位置した第２ゲート電極
を電気的に連結させる第２スプリットワードライン（Ｓ
ＷＬ２）の役割を果たす。そして、第１メタルライン１
３０と第２メタルライン１３０ａはアクティブ領域を横
切る方向に形成される。
【００６９】図１４ｇは示すように、第１、第２メタル
ライン１３０、１３０ａを含む全面にそれらを十分に覆
うように第２絶縁層１３１を形成し、ＣＭＰ工程または
エッチバック工程を用いてその表面を平坦化させる。そ
れぞれのトランジスタのドレイン領域１２５が露出され
るように第２絶縁層１３１、第１絶縁層１２６を選択的
にエッチングして、第１ビットライン用のコンタクト１
３２と第２ビットライン用のコンタクト１３２ａ（図示
せず）を形成する。
ライン１３０、１３０ａを含む全面にそれらを十分に覆
うように第２絶縁層１３１を形成し、ＣＭＰ工程または
エッチバック工程を用いてその表面を平坦化させる。そ
れぞれのトランジスタのドレイン領域１２５が露出され
るように第２絶縁層１３１、第１絶縁層１２６を選択的
にエッチングして、第１ビットライン用のコンタクト１
３２と第２ビットライン用のコンタクト１３２ａ（図示
せず）を形成する。
【００７０】図１４ｈに示すように、第１ビットライン
コンタクト１３２を介して第１ドレイン領域１２５と電
気的に連結され、第１メタルライン１３０を横切る方向
に第１ビットライン１３３を形成し、第２ビットライン
コンタクト（図示せず）を介して第２ドレイン領域（図
示せず）と電気的に連結される第２ビットライン１３３
ａ（図示せず）を形成すると、本発明の第２実施形態に
よる不揮発性強誘電体メモリ素子の製造工程が完了す
る。
コンタクト１３２を介して第１ドレイン領域１２５と電
気的に連結され、第１メタルライン１３０を横切る方向
に第１ビットライン１３３を形成し、第２ビットライン
コンタクト（図示せず）を介して第２ドレイン領域（図
示せず）と電気的に連結される第２ビットライン１３３
ａ（図示せず）を形成すると、本発明の第２実施形態に
よる不揮発性強誘電体メモリ素子の製造工程が完了す
る。
【００７１】以下、本発明の第３実施形態による不揮発
性強誘電体メモリ素子及びその製造方法を説明する。同
様に、先の二つの例と同一の動作をする部材には同じ符
号を与えてある。
性強誘電体メモリ素子及びその製造方法を説明する。同
様に、先の二つの例と同一の動作をする部材には同じ符
号を与えてある。
【００７２】図１５は本発明の第３実施形態による不揮
発性メモリ素子の構造断面図であって、図示のように、
基本的には第１実施形態と類似しており、第１、第２ト
ランジスタを基板１２０に形成させて、その上にそのト
ランジスタを覆うように成膜した第１絶縁層１２６のト
ランジスタのソース領域の位置に形成させたトレンチ内
に強誘電体キャパシタの第１電極１２７、強誘電体層１
２８、第２電極形成１６０を形成させて、その上に第２
絶縁層１３１を形成させた点が異なる。したがって、そ
れぞれのスプリットワードラインの役を果たすメタルラ
イン１３０は第２絶縁層１３１の表面に形成される。そ
の際、第２絶縁層１３１には、トランジスタのゲート電
極の上側にコンタクトホールを形成させ、かつ強誘電体
キャパシタの第２電極の上にコンタクトホールを形成さ
せ、それらのコンタクトホールを介してメタルラインを
トランジスタのゲートと強誘電体キャパシタの第２電極
とに接続されるようにした。
発性メモリ素子の構造断面図であって、図示のように、
基本的には第１実施形態と類似しており、第１、第２ト
ランジスタを基板１２０に形成させて、その上にそのト
ランジスタを覆うように成膜した第１絶縁層１２６のト
ランジスタのソース領域の位置に形成させたトレンチ内
に強誘電体キャパシタの第１電極１２７、強誘電体層１
２８、第２電極形成１６０を形成させて、その上に第２
絶縁層１３１を形成させた点が異なる。したがって、そ
れぞれのスプリットワードラインの役を果たすメタルラ
イン１３０は第２絶縁層１３１の表面に形成される。そ
の際、第２絶縁層１３１には、トランジスタのゲート電
極の上側にコンタクトホールを形成させ、かつ強誘電体
キャパシタの第２電極の上にコンタクトホールを形成さ
せ、それらのコンタクトホールを介してメタルラインを
トランジスタのゲートと強誘電体キャパシタの第２電極
とに接続されるようにした。
【００７３】すなわち、第１スプリットワードライン
（ＳＷＬ１）の役を果たす第１メタルラインは、第１セ
ルのトランジスタ（Ｔ１）のゲート電極と第２セルの強
誘電体キャパシタ（ＦＣ２）の第２電極とに交互に接続
されながら延長され、第２スプリットワードライン（Ｓ
ＷＬ２）の役を果たす第２メタルラインは、第２セルの
トランジスタ（Ｔ２）のゲート電極と第１セルの強誘電
体キャパシタ（ＦＣ１）の第２電極とに交互に接続され
ながら延長されている。
（ＳＷＬ１）の役を果たす第１メタルラインは、第１セ
ルのトランジスタ（Ｔ１）のゲート電極と第２セルの強
誘電体キャパシタ（ＦＣ２）の第２電極とに交互に接続
されながら延長され、第２スプリットワードライン（Ｓ
ＷＬ２）の役を果たす第２メタルラインは、第２セルの
トランジスタ（Ｔ２）のゲート電極と第１セルの強誘電
体キャパシタ（ＦＣ１）の第２電極とに交互に接続され
ながら延長されている。
【００７４】このように構成された本発明の第３実施形
態による不揮発性強誘電体メモリ素子の製造方法を以下
に説明する。図１６ａ〜図１６ｇは本発明の第３実施形
態による不揮発性強誘電体メモリ素子のレイアウト工程
図であり、図１７ａ〜図１７ｇは図１６ａ〜図１６ｇの
Ｉ−Ｉ’線による製造工程の断面図である。
態による不揮発性強誘電体メモリ素子の製造方法を以下
に説明する。図１６ａ〜図１６ｇは本発明の第３実施形
態による不揮発性強誘電体メモリ素子のレイアウト工程
図であり、図１７ａ〜図１７ｇは図１６ａ〜図１６ｇの
Ｉ−Ｉ’線による製造工程の断面図である。
【００７５】本発明の第３実施形態は、強誘電体キャパ
シタの第２電極（上部電極）とスプリットワードライン
（第１、第２メタルライン）を別に形成することを特徴
とする。即ち、本発明の第１、第２実施形態はスプリッ
トワードラインを強誘電体キャパシタの第２電極と同一
物質で同時に形成するのに対して、第３実施形態はそれ
らが異なる工程で形成される。
シタの第２電極（上部電極）とスプリットワードライン
（第１、第２メタルライン）を別に形成することを特徴
とする。即ち、本発明の第１、第２実施形態はスプリッ
トワードラインを強誘電体キャパシタの第２電極と同一
物質で同時に形成するのに対して、第３実施形態はそれ
らが異なる工程で形成される。
【００７６】まず、図１７ａに示すように、第１導電型
の半導体基板にトレンチ分離工程でフィールド領域１２
１を形成させて、図１６ａに示すような上下方向に長い
矩形の第１アクティブ領域１００と第２アクティブ領域
１００ａを形成する。先の例同様、第１アクティブ領域
１００と第２アクティブ領域は互いに平行に、しかし、
上下方向にずらして形成させる。いうまでもなく、これ
らが上下左右方向に多数繰り返して形成されている。
の半導体基板にトレンチ分離工程でフィールド領域１２
１を形成させて、図１６ａに示すような上下方向に長い
矩形の第１アクティブ領域１００と第２アクティブ領域
１００ａを形成する。先の例同様、第１アクティブ領域
１００と第２アクティブ領域は互いに平行に、しかし、
上下方向にずらして形成させる。いうまでもなく、これ
らが上下左右方向に多数繰り返して形成されている。
【００７７】図１６ｂに示すように、各アクティブ領域
１００、１００ａ及びフィールド領域を含む基板の全面
にゲート電極物質を堆積させた後、パターニングしてそ
れぞれのアクティブ領域にそれぞれのトランジスタ（Ｔ
１、Ｔ２）のゲート電極（第１ゲート電極１２３、第２
ゲート電極１２３ａ）を形成する。このゲート電極は他
の実施形態同様連続したものではなく、それぞれのアク
ティブ領域にのみ形成させる。その後、図１７ａに示す
ように、第１ゲート電極１２３の両側の基板にその基板
と反対導電型の不純物イオンを注入して、第１ソース／
ドレイン領域１２４，１２５を形成する同時に、第２ゲ
ート電極の両側の基板にも同様に第２ソース／ドレイン
領域（図示せず）を形成する。
１００、１００ａ及びフィールド領域を含む基板の全面
にゲート電極物質を堆積させた後、パターニングしてそ
れぞれのアクティブ領域にそれぞれのトランジスタ（Ｔ
１、Ｔ２）のゲート電極（第１ゲート電極１２３、第２
ゲート電極１２３ａ）を形成する。このゲート電極は他
の実施形態同様連続したものではなく、それぞれのアク
ティブ領域にのみ形成させる。その後、図１７ａに示す
ように、第１ゲート電極１２３の両側の基板にその基板
と反対導電型の不純物イオンを注入して、第１ソース／
ドレイン領域１２４，１２５を形成する同時に、第２ゲ
ート電極の両側の基板にも同様に第２ソース／ドレイン
領域（図示せず）を形成する。
【００７８】次に、図１７ｃに示すようにそれぞれのゲ
ート電極１２３、１２３ａを形成させた基板の全面に第
１絶縁層１２６を形成する。第１絶縁層１２６の物質と
してはＩＬＤ層を使用する。その絶縁層をＣＭＰ法で平
坦化させて、第１ソース領域及び第２ソース領域が露出
されるように第１絶縁層１２６をエッチングしてトレン
チを形成する。
ート電極１２３、１２３ａを形成させた基板の全面に第
１絶縁層１２６を形成する。第１絶縁層１２６の物質と
してはＩＬＤ層を使用する。その絶縁層をＣＭＰ法で平
坦化させて、第１ソース領域及び第２ソース領域が露出
されるように第１絶縁層１２６をエッチングしてトレン
チを形成する。
【００７９】第２絶縁層を含む全面に強誘電体キャパシ
タの第１電極（下部電極）として使用される第１導電層
を形成し、その第１導電層上に強誘電体層、及び強誘電
体キャパシタ（上部電極）として使用される第２導電層
を順に形成する。ここで、第１導電層、強誘電体層は薄
くトレンチの内面に沿って形成され、そして、第２導電
層は全体を埋めるように形成させる。これらは各々ＣＶ
Ｄまたはスパッタ法で形成させる
タの第１電極（下部電極）として使用される第１導電層
を形成し、その第１導電層上に強誘電体層、及び強誘電
体キャパシタ（上部電極）として使用される第２導電層
を順に形成する。ここで、第１導電層、強誘電体層は薄
くトレンチの内面に沿って形成され、そして、第２導電
層は全体を埋めるように形成させる。これらは各々ＣＶ
Ｄまたはスパッタ法で形成させる
【００８０】その後、ＣＭＰまたはエッチバック工程を
通じて、第１絶縁層が露出されるまで第２導電層、強誘
電体層及び第１導電層を除去して、第１電極１２７、第
１強誘電体層１２８及び、第２電極１６０からなる第１
強誘電体キャパシタ（ＦＣ１）と、第１電極１２７ａ、
第２強誘電体層１２８ａ及び、第２強誘電体キャパシタ
の第２電極１６０ａからなる第２強誘電体キャパシタ
（ＦＣ２）を形成する。
通じて、第１絶縁層が露出されるまで第２導電層、強誘
電体層及び第１導電層を除去して、第１電極１２７、第
１強誘電体層１２８及び、第２電極１６０からなる第１
強誘電体キャパシタ（ＦＣ１）と、第１電極１２７ａ、
第２強誘電体層１２８ａ及び、第２強誘電体キャパシタ
の第２電極１６０ａからなる第２強誘電体キャパシタ
（ＦＣ２）を形成する。
【００８１】このとき、強誘電体キャパシタの第１電極
として、第１導電層の下にバリアメタル層を更に形成す
ることも可能である。そして、第１導電層としてはＰ
ｔ、Ｉｒ、Ｒｕなどを使用し、バリアメタル層としては
ＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2などを使用す
る。
として、第１導電層の下にバリアメタル層を更に形成す
ることも可能である。そして、第１導電層としてはＰ
ｔ、Ｉｒ、Ｒｕなどを使用し、バリアメタル層としては
ＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2などを使用す
る。
【００８２】次いで、図１６ｄ、図１７ｄに示すよう
に、第１強誘電体キャパシタ（ＦＣ１）及び第２強誘電
体キャパシタ（ＦＣ２）を含む全面に第２絶縁層１３１
を形成した後、それぞれのトランジスタのゲート電極及
びそれぞれの強誘電体キャパシタの第２電極が露出され
るように、第２絶縁層を選択的にエッチングして第１コ
ンタクトホール１２９と第２コンタクトホール１６１を
形成する。
に、第１強誘電体キャパシタ（ＦＣ１）及び第２強誘電
体キャパシタ（ＦＣ２）を含む全面に第２絶縁層１３１
を形成した後、それぞれのトランジスタのゲート電極及
びそれぞれの強誘電体キャパシタの第２電極が露出され
るように、第２絶縁層を選択的にエッチングして第１コ
ンタクトホール１２９と第２コンタクトホール１６１を
形成する。
【００８３】以後、図１６ｅ、図１７ｅに示すように、
コンタクトホールを介して第１、第２ゲート電極及び、
第１、第２強誘電体キャパシタの第２電極と電気的に連
結される第１メタルライン１３０と第２メタルライン１
３０ａを各々形成する。即ち、第１メタルライン１３０
は第１ゲート電極１２３と第２強誘電体キャパシタの第
２電極１６０ａとを電気的に連結させ、第２メタルライ
ン１３０ａは第２ゲート電極１２３ａと第１強誘電体キ
ャパシタの第２電極１６０とを電気的に連結させる。
コンタクトホールを介して第１、第２ゲート電極及び、
第１、第２強誘電体キャパシタの第２電極と電気的に連
結される第１メタルライン１３０と第２メタルライン１
３０ａを各々形成する。即ち、第１メタルライン１３０
は第１ゲート電極１２３と第２強誘電体キャパシタの第
２電極１６０ａとを電気的に連結させ、第２メタルライ
ン１３０ａは第２ゲート電極１２３ａと第１強誘電体キ
ャパシタの第２電極１６０とを電気的に連結させる。
【００８４】すなわち、第１メタルライン１３０は行方
向に同一線上に位置した第１ゲート電極を電気的に連結
させる第１スプリットワードライン（ＳＷＬ１）の役割
を果たし、第２メタルライン１３０ａもまた行方向に同
一線上に位置した第２ゲート電極を電気的に連結させる
第２スプリットワードライン（ＳＷＬ２）の役割を果た
す。そして、第１メタルライン１３０と第２メタルライ
ン１３０ａはアクティブ領域を横切る方向に他の実施形
態と同様に形成される。
向に同一線上に位置した第１ゲート電極を電気的に連結
させる第１スプリットワードライン（ＳＷＬ１）の役割
を果たし、第２メタルライン１３０ａもまた行方向に同
一線上に位置した第２ゲート電極を電気的に連結させる
第２スプリットワードライン（ＳＷＬ２）の役割を果た
す。そして、第１メタルライン１３０と第２メタルライ
ン１３０ａはアクティブ領域を横切る方向に他の実施形
態と同様に形成される。
【００８５】次いで、図１６ｆ、図１７ｆに示すよう
に、第１、第２メタルライン１３０、１３０ａを含む全
面に第３絶縁層１７０を形成した後、その表面を平坦化
させ、それぞれのトランジスタのドレイン領域（第１，
第２ドレイン領域）が露出されるように第３絶縁層、第
２絶縁層、第１絶縁層を順にエッチングして、第１ビッ
トラインコンタクト１３２と第２ビットラインコンタク
ト１３２ａを形成する。
に、第１、第２メタルライン１３０、１３０ａを含む全
面に第３絶縁層１７０を形成した後、その表面を平坦化
させ、それぞれのトランジスタのドレイン領域（第１，
第２ドレイン領域）が露出されるように第３絶縁層、第
２絶縁層、第１絶縁層を順にエッチングして、第１ビッ
トラインコンタクト１３２と第２ビットラインコンタク
ト１３２ａを形成する。
【００８６】以後、図１６ｇ、図１７ｇに示すように、
第１ビットラインコンタクト１３２を介して第１ドレイ
ン領域１２５と電気的に連結される第１ビットライン１
３３と、第２ビットラインコンタクト１３２ａを介して
第２ドレイン領域と電気的に連結される第２ビットライ
ン１３３ａを形成する。
第１ビットラインコンタクト１３２を介して第１ドレイ
ン領域１２５と電気的に連結される第１ビットライン１
３３と、第２ビットラインコンタクト１３２ａを介して
第２ドレイン領域と電気的に連結される第２ビットライ
ン１３３ａを形成する。
【００８７】以下、本発明の第４実施形態を説明する。
この第４実施形態は、第１実施形態に対する第２実施形
態と同じように、第３実施形態の強誘電キャパシタの形
状を変形した例である。本発明の第４実施形態によるレ
イアウトは第３実施形態と同一であるので以下では図示
を省略する。
この第４実施形態は、第１実施形態に対する第２実施形
態と同じように、第３実施形態の強誘電キャパシタの形
状を変形した例である。本発明の第４実施形態によるレ
イアウトは第３実施形態と同一であるので以下では図示
を省略する。
【００８８】図１８は本発明の第４実施形態による不揮
発性強誘電体メモリ素子の構造断面図であり、図１９ａ
〜図１９ｇは本発明の第４実施形態による製造工程断面
図である。
発性強誘電体メモリ素子の構造断面図であり、図１９ａ
〜図１９ｇは本発明の第４実施形態による製造工程断面
図である。
【００８９】図１８に示すように、半導体基板１２０の
第１アクティブ領域に第１ゲート電極１２３が形成さ
れ、その両側に第１ソース領域１２４と第１ドレイン領
域１２５とが形成されている。それらが形成された基板
全面に第１絶縁層１２６が成膜され、第１絶縁層１２６
を第１ソース領域１２４が露出されるようにエッチング
してトレンチを形成させ、そのトレンチ内に第１強誘電
体キャパシタの第１電極１２７が埋め込まれている。第
１電極上に第１強誘電体キャパシタ用の強誘電体層１２
８が薄く形成され、その第１強誘電体キャパシタの第２
電極１６０が形成されている。第２絶縁層１３１がそれ
ら全体を覆うように形成され、第２絶縁層１３１のトラ
ンジスタのゲート電極の位置とキャパシタの第２電極の
位置にコンタクトホールを形成させる。この第２絶縁層
１３１の表面に第１メタル層１３０と第２メタル層１３
０ａが第２実施例と同様に形成される。
第１アクティブ領域に第１ゲート電極１２３が形成さ
れ、その両側に第１ソース領域１２４と第１ドレイン領
域１２５とが形成されている。それらが形成された基板
全面に第１絶縁層１２６が成膜され、第１絶縁層１２６
を第１ソース領域１２４が露出されるようにエッチング
してトレンチを形成させ、そのトレンチ内に第１強誘電
体キャパシタの第１電極１２７が埋め込まれている。第
１電極上に第１強誘電体キャパシタ用の強誘電体層１２
８が薄く形成され、その第１強誘電体キャパシタの第２
電極１６０が形成されている。第２絶縁層１３１がそれ
ら全体を覆うように形成され、第２絶縁層１３１のトラ
ンジスタのゲート電極の位置とキャパシタの第２電極の
位置にコンタクトホールを形成させる。この第２絶縁層
１３１の表面に第１メタル層１３０と第２メタル層１３
０ａが第２実施例と同様に形成される。
【００９０】この図には示さないが、第１アクティブ領
域と分離された第２アクティブ領域が形成され、その第
２アクティブ領域には同様の構成とされたトランジスタ
とキャパシタおよび第１，第２メタル層１３０，１３０
ａが形成されている。したがって、第１メタル層１３０
は第１トランジスタのゲート電極と第２セルの強誘電体
キャパシタ、すなわち第２キャパシタ（ＦＣ２）の第２
電極とに交互に接続されており、第２メタル層１３０ａ
は第２トランジスタのゲート電極と第１セルの強誘電体
キャパシタ、すなわち第１キャパシタ（ＦＣ２）の第２
電極とに交互に接続されている。
域と分離された第２アクティブ領域が形成され、その第
２アクティブ領域には同様の構成とされたトランジスタ
とキャパシタおよび第１，第２メタル層１３０，１３０
ａが形成されている。したがって、第１メタル層１３０
は第１トランジスタのゲート電極と第２セルの強誘電体
キャパシタ、すなわち第２キャパシタ（ＦＣ２）の第２
電極とに交互に接続されており、第２メタル層１３０ａ
は第２トランジスタのゲート電極と第１セルの強誘電体
キャパシタ、すなわち第１キャパシタ（ＦＣ２）の第２
電極とに交互に接続されている。
【００９１】結局、第１メタルライン１３０は第１スプ
リットワードライン（ＳＷＬ１）の役割を果たし、第２
メタルライン１３０ａは第２スプリットワードライン
（ＳＷＬ２）の役割を果たす。
リットワードライン（ＳＷＬ１）の役割を果たし、第２
メタルライン１３０ａは第２スプリットワードライン
（ＳＷＬ２）の役割を果たす。
【００９２】このように構成された本発明の第３実施形
態による不揮発性強誘電体メモリ素子の製造方法を図１
９ａ〜１９ｇに基づいて説明する。
態による不揮発性強誘電体メモリ素子の製造方法を図１
９ａ〜１９ｇに基づいて説明する。
【００９３】図１９ａに示すように、半導体基板１２０
をアクティブ領域とフィールド領域１２１に区画する。
フィールド領域はトレンチ分離工程により形成される。
をアクティブ領域とフィールド領域１２１に区画する。
フィールド領域はトレンチ分離工程により形成される。
【００９４】図１９ｂに示すように、基板１２０上のア
クティブ領域及びフィールド領域にゲート絶縁膜１２２
を介して、第１ゲート電極１２３と第２ゲート電極１２
３ａ（図示せず）を形成する。次いで、第１ゲート電極
１２３及び第２ゲート電極１２３ａをマスクに用いて不
純物イオンを注入してその両側に第１ソース／ドレイン
領域１２４、１２５と、第２ソース／ドレイン領域１２
４ａ、１２５ａ（図示せず）を形成する。
クティブ領域及びフィールド領域にゲート絶縁膜１２２
を介して、第１ゲート電極１２３と第２ゲート電極１２
３ａ（図示せず）を形成する。次いで、第１ゲート電極
１２３及び第２ゲート電極１２３ａをマスクに用いて不
純物イオンを注入してその両側に第１ソース／ドレイン
領域１２４、１２５と、第２ソース／ドレイン領域１２
４ａ、１２５ａ（図示せず）を形成する。
【００９５】次に、図１９ｃに示すように、第１ゲート
電極１２３及び第２ゲート電極１２３ａを含む全面に第
１絶縁層１２６を形成する。この第１絶縁層１２６の物
質としてはＩＬＤ層を使用する。化学機械的研磨法（Ｃ
ＭＰ）を用いて第１絶縁層１２６を平坦化させ、第１ソ
ース領域１２４と第２ソース領域１２４ａ（図示せず）
が露出されるように第１絶縁層１２６を除去してトレン
チを形成する。
電極１２３及び第２ゲート電極１２３ａを含む全面に第
１絶縁層１２６を形成する。この第１絶縁層１２６の物
質としてはＩＬＤ層を使用する。化学機械的研磨法（Ｃ
ＭＰ）を用いて第１絶縁層１２６を平坦化させ、第１ソ
ース領域１２４と第２ソース領域１２４ａ（図示せず）
が露出されるように第１絶縁層１２６を除去してトレン
チを形成する。
【００９６】第１絶縁層１２６を含む全面に強誘電体キ
ャパシタの第１電極として使用される第１導電層をソル
−ゲル工程で形成した後、ＣＭＰまたはエッチバック工
程で平坦化して、第１強誘電体キャパシタの第１電極１
２７及び第２強誘電体キャパシタの第１電極１２７ａ
（図示せず）を形成する。
ャパシタの第１電極として使用される第１導電層をソル
−ゲル工程で形成した後、ＣＭＰまたはエッチバック工
程で平坦化して、第１強誘電体キャパシタの第１電極１
２７及び第２強誘電体キャパシタの第１電極１２７ａ
（図示せず）を形成する。
【００９７】同様に、第１導電層を形成する前にバリア
メタル層を形成することが可能であり、第１導電層とし
てはＰｔ、Ｉｒ、Ｒｕなどを使用する。また、バリアメ
タル層としてはＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2
などを使用する。バリアメタル層を形成してから第１導
電層を形成する場合は、バリアメタル層はＣＶＤやスパ
ッタ法で形成し、第１導電層はソル−ゲル工程で形成す
る。
メタル層を形成することが可能であり、第１導電層とし
てはＰｔ、Ｉｒ、Ｒｕなどを使用する。また、バリアメ
タル層としてはＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2
などを使用する。バリアメタル層を形成してから第１導
電層を形成する場合は、バリアメタル層はＣＶＤやスパ
ッタ法で形成し、第１導電層はソル−ゲル工程で形成す
る。
【００９８】図１９ｄに示すように、強誘電体キャパシ
タの第１電極１２７を含む基板の全面に強誘電体物質層
と、強誘電体キャパシタの第２電極に使用される第２導
電層とを順に形成した後、フォトエッチング工程によっ
て第２導電層及び強誘電体物質層が各々第１電極上に残
るようにパターニングする。従って、強誘電体キャパシ
タの第１電極１２７上には強誘電体層１２８と第２電極
１６０が形成される。
タの第１電極１２７を含む基板の全面に強誘電体物質層
と、強誘電体キャパシタの第２電極に使用される第２導
電層とを順に形成した後、フォトエッチング工程によっ
て第２導電層及び強誘電体物質層が各々第１電極上に残
るようにパターニングする。従って、強誘電体キャパシ
タの第１電極１２７上には強誘電体層１２８と第２電極
１６０が形成される。
【００９９】次いで、図１９ｅに示すように、強誘電体
キャパシタの第２電極を含む基板の全面に第２絶縁層１
３１を形成する。フォトエッチング工程を用いてそれぞ
れのトランジスタのゲート電極１２３が露出される第１
コンタクトホール１２９を形成し、強誘電体キャパシタ
の第２電極が露出される第２コンタクトホール１６１を
形成する。
キャパシタの第２電極を含む基板の全面に第２絶縁層１
３１を形成する。フォトエッチング工程を用いてそれぞ
れのトランジスタのゲート電極１２３が露出される第１
コンタクトホール１２９を形成し、強誘電体キャパシタ
の第２電極が露出される第２コンタクトホール１６１を
形成する。
【０１００】図１９ｆに示すように、第１コンタクトホ
ール１２９及び第２コンタクトホール１６１を介して第
１ゲート電極１２３と第２強誘電体キャパシタの第２電
極１６０ａに電気的に連結される第１メタルライン１３
０を形成させるとともに、第２ゲート電極１２３ａと第
１強誘電体キャパシタの第２電極１６０とを電気的に連
結する第２メタルライン１３０ａを形成する。
ール１２９及び第２コンタクトホール１６１を介して第
１ゲート電極１２３と第２強誘電体キャパシタの第２電
極１６０ａに電気的に連結される第１メタルライン１３
０を形成させるとともに、第２ゲート電極１２３ａと第
１強誘電体キャパシタの第２電極１６０とを電気的に連
結する第２メタルライン１３０ａを形成する。
【０１０１】図面は二つのセルに対して示したもので、
第１ゲート電極と第２ゲート電極とが各々一つずつ図示
されているが、実際のセルアレイでは複数の第１ゲート
電極と第２ゲート電極が形成される。従って、第１メタ
ルライン１３０は行方向に同一線上に位置した第１ゲー
ト電極を電気的に連結させる第１スプリットワードライ
ン（ＳＷＬ１）の役割を果たし、第２メタルライン１３
０ａもまた行方向に同一線上に位置した第２ゲート電極
を電気的に連結させる第２スプリットワードライン（Ｓ
ＷＬ２）の役割を果たす。そして、第１メタルライン１
３０と第２メタルライン１３０ａはアクティブ領域を横
切る方向に形成される。
第１ゲート電極と第２ゲート電極とが各々一つずつ図示
されているが、実際のセルアレイでは複数の第１ゲート
電極と第２ゲート電極が形成される。従って、第１メタ
ルライン１３０は行方向に同一線上に位置した第１ゲー
ト電極を電気的に連結させる第１スプリットワードライ
ン（ＳＷＬ１）の役割を果たし、第２メタルライン１３
０ａもまた行方向に同一線上に位置した第２ゲート電極
を電気的に連結させる第２スプリットワードライン（Ｓ
ＷＬ２）の役割を果たす。そして、第１メタルライン１
３０と第２メタルライン１３０ａはアクティブ領域を横
切る方向に形成される。
【０１０２】その後、第１、第２メタルライン１３０、
１３０ａを含む基板の全面に第３絶縁層１３４を形成し
た後、その表面を平坦化させる。そして、第１トランジ
スタのドレインである第１ドレイン領域１２５と第２ト
ランジスタのドレインである第２ドレイン領域（図示せ
ず）が露出されるように第３絶縁層１７０、第２絶縁層
１３１、第１絶縁層１２６を選択的にエッチングして、
第１ビットラインコンタクト１３２と第２ビットライン
コンタクト（図示せず）を形成する。
１３０ａを含む基板の全面に第３絶縁層１３４を形成し
た後、その表面を平坦化させる。そして、第１トランジ
スタのドレインである第１ドレイン領域１２５と第２ト
ランジスタのドレインである第２ドレイン領域（図示せ
ず）が露出されるように第３絶縁層１７０、第２絶縁層
１３１、第１絶縁層１２６を選択的にエッチングして、
第１ビットラインコンタクト１３２と第２ビットライン
コンタクト（図示せず）を形成する。
【０１０３】図１９ｇに示すように、第１ビットライン
コンタクト１３２を介して第１ドレイン領域１２５と電
気的に連結され、第１メタルライン１３０を横切る方向
に第１ビットライン１３３を形成し、第２ビットライン
コンタクト（図示せず）を介して第２ドレイン領域（図
示せず）と電気的に連結される第２ビットライン（図示
せず）を形成すると、本発明の第４実施形態による不揮
発性強誘電体メモリ素子の製造工程が完了する。
コンタクト１３２を介して第１ドレイン領域１２５と電
気的に連結され、第１メタルライン１３０を横切る方向
に第１ビットライン１３３を形成し、第２ビットライン
コンタクト（図示せず）を介して第２ドレイン領域（図
示せず）と電気的に連結される第２ビットライン（図示
せず）を形成すると、本発明の第４実施形態による不揮
発性強誘電体メモリ素子の製造工程が完了する。
【０１０４】
【発明の効果】本発明は、スプリットワードラインが強
誘電体キャパシタの上部電極となるので、素子の段差を
少なくすることができ、また、強誘電体キャパシタの第
１電極が基板に直接接触しているので、セル構成による
段差も改善することができ、全体として厚さの少ない素
子とすることができる。
誘電体キャパシタの上部電極となるので、素子の段差を
少なくすることができ、また、強誘電体キャパシタの第
１電極が基板に直接接触しているので、セル構成による
段差も改善することができ、全体として厚さの少ない素
子とすることができる。
【０１０５】また、本発明は、キャパシタの第１電極が
トランジスタの不純物領域に直接接触し、かつ第２電極
がスプリットワードラインを構成しているので、キャパ
シタの接触抵抗が低くなる。
トランジスタの不純物領域に直接接触し、かつ第２電極
がスプリットワードラインを構成しているので、キャパ
シタの接触抵抗が低くなる。
【０１０６】さらに、本発明は、スプリットワードライ
ンを強誘電体キャパシタの上部電極と同一物質で同時に
形成することができるので、工程をより簡略化させ且
つ、キャパシタの面積を効率よく増加させることができ
る。
ンを強誘電体キャパシタの上部電極と同一物質で同時に
形成することができるので、工程をより簡略化させ且
つ、キャパシタの面積を効率よく増加させることができ
る。
【図１】一般的な強誘電体のヒステリシスループを示す
特性図。
特性図。
【図２】従来技術による不揮発性強誘電体メモリ素子の
回路的構成図。
回路的構成図。
【図３ａ】従来の不揮発性強誘電体メモリ素子の書込み
モードの動作を示すタイミング図。
モードの動作を示すタイミング図。
【図３ｂ】従来の不揮発性強誘電体メモリ装置の読み出
しモードの動作を示すタイミング図。
しモードの動作を示すタイミング図。
【図４ａ】従来の不揮発性強誘電体メモリ素子のレイア
ウト図。
ウト図。
【図４ｂ】図４ａのＩ−Ｉ’線による不揮発性強誘電体
メモリ素子の構造断面図。
メモリ素子の構造断面図。
【図５ａ】〜
【図５ｆ】図４ａのＩ−Ｉ’線による不揮発性強誘電体
メモリ素子の製造方法を説明するための工程断面図。
メモリ素子の製造方法を説明するための工程断面図。
【図６】本発明の不揮発性強誘電体メモリ素子の回路的
構成図。
構成図。
【図７】簡略化した本発明の不揮発性強誘電体メモリ装
置の回路的構成図。
置の回路的構成図。
【図８】本発明の不揮発性強誘電体メモリ素子の動作を
説明するためのタイミング図。
説明するためのタイミング図。
【図９】本発明の第１実施形態による不揮発性強誘電体
メモリ素子のレイアウト図。
メモリ素子のレイアウト図。
【図１０】図９のＩ−Ｉ’線による構造断面図。
【図１１ａ】〜
【図１１ｈ】本発明の第１実施形態による不揮発性強誘
電体メモリ素子の製造方法を説明するためのレイアウト
工程図。
電体メモリ素子の製造方法を説明するためのレイアウト
工程図。
【図１２ａ】〜
【図１２ｈ】本発明の第１実施形態による不揮発性強誘
電体メモリ素子の製造方法を説明するための工程断面
図。
電体メモリ素子の製造方法を説明するための工程断面
図。
【図１３】本発明の第２実施形態による不揮発性強誘電
体メモリ素子の構造断面図。
体メモリ素子の構造断面図。
【図１４ａ】〜
【図１４ｈ】本発明の第２実施形態による不揮発性強誘
電体メモリ素子の製造方法を説明するための工程断面
図。
電体メモリ素子の製造方法を説明するための工程断面
図。
【図１５】本発明の第３実施形態による不揮発性強誘電
体メモリ素子の構造断面図。
体メモリ素子の構造断面図。
【図１６ａ】〜
【図１６ｇ】本発明の第３実施形態による不揮発性強誘
電体メモリ素子のレイアウト工程図。
電体メモリ素子のレイアウト工程図。
【図１７ａ】〜
【図１７ｇ】図１６ａ〜図１６ｇのＩ−Ｉ’線による製
造工程の断面図。
造工程の断面図。
【図１８】本発明の第４実施形態による不揮発性強誘電
体メモリ素子の構造断面図。
体メモリ素子の構造断面図。
【図１９ａ】〜
【図１９ｇ】本発明の第４実施形態による不揮発性強誘
電体メモリ素子の製造方法を説明するための工程断面
図。
電体メモリ素子の製造方法を説明するための工程断面
図。
１２０：半導体基板 １２３、１２３ａ：第１、第２ゲート電極 １２４、１２４ａ：第１、第２ソース領域 １２５、１２５ａ：第１、第２ドレイン領域 １２７、１２７ａ：第１、第２強誘電体キャパシタの第
１電極 １２８、１２８ａ：第１、第２強誘電体キャパシタの強
誘電体層 １３０、１３０ａ：第１、第２メタルライン １３２、１３２ａ：第１、第２ビットラインコンタクト １３３、１３３ａ：第１、第２ビットライン １６０、１６０ａ：第１、第２強誘電体キャパシタの第
２電極
１電極 １２８、１２８ａ：第１、第２強誘電体キャパシタの強
誘電体層 １３０、１３０ａ：第１、第２メタルライン １３２、１３２ａ：第１、第２ビットラインコンタクト １３３、１３３ａ：第１、第２ビットライン １６０、１６０ａ：第１、第２強誘電体キャパシタの第
２電極
Claims (28)
- 【請求項１】 少なくとも第１、第２トランジスタ及び
それらに対応して設けられた第１、第２強誘電体キャパ
シタを備えた不揮発性強誘電体メモリ素子において、 基板に形成された少なくとも第１及び第２アクティブ領
域と、 基板の第１アクティブ領域にその付近にのみ形成された
第１トランジスタ用の第１ゲート電極と第２アクティブ
領域にその付近にのみ形成された第２トランジスタ用の
第２ゲート電極と、 前記各ゲート電極の一方側に前記基板が露出されるよう
にトレンチが形成された第１絶縁層と、 前記各トレンチの底面及び側面に沿って各々形成された
強誘電体キャパシタの第１電極と、 前記各々の第１電極上に形成された強誘電体層と、 前記第１ゲート電極と連結されるとともに、前記第２強
誘電体キャパシタの第２電極となる第１スプリットワー
ドラインと、 前記第２ゲート電極と連結されるとともに、前記第１強
誘電体キャパシタの第２電極となる第２スプリットワー
ドラインと、 前記第１ゲート電極の他方側と連結される第１ビットラ
インと、 前記第２ゲート電極の他方側の基板と連結される第２ビ
ットラインとを備えていることを特徴とする不揮発性強
誘電体メモリ素子。 - 【請求項２】 前記強誘電体キャパシタの第１電極の下
部にバリアメタル層をさらに設けることを特徴とする請
求項１記載の不揮発性強誘電体メモリ素子。 - 【請求項３】 前記強誘電体キャパシタの第１電極の物
質はＰｔ、Ｉｒ、Ｒｕのうち何れか一つであることを特
徴とする請求項１記載の不揮発性強誘電体メモリ素子。 - 【請求項４】 前記バリアメタル層の物質はＴｉＮ、Ｒ
ｕＯ2、ＩｒＯ2、ＰｔＳｉ2のうち何れか一つであるこ
とを特徴とする請求項２記載の不揮発性強誘電体メモリ
素子。 - 【請求項５】 前記強誘電体キャパシタの第１電極は前
記トレンチ内に埋め込まれていることを特徴とする請求
項１記載の不揮発性強誘電体メモリ素子。 - 【請求項６】 前記第１絶縁層上の強誘電体キャパシタ
の第１電極の上部を含む前記トレンチ周辺にまで強誘電
体層を構成することを特徴とする請求項５記載の不揮発
性強誘電体メモリ素子。 - 【請求項７】 前記強誘電体キャパシタの第１電極の下
部にバリアメタル層をさらに設けることを特徴とする請
求項５記載の不揮発性強誘電体メモリ素子。 - 【請求項８】 少なくとも第１、第２トランジスタ及び
それらに対応して設けられた第１、第２強誘電体キャパ
シタを備えた不揮発性強誘電体メモリ素子において、 半導体基板に形成させた第１及び第２アクティブ領域
と、 前記第１アクティブ領域の付近にのみ形成された第１ゲ
ート電極及び前記第２アクティブ領域の付近にのみ形成
された第２ゲート電極と、 各ゲート電極の一方側の基板が露出されるようにトレン
チを有する第１絶縁層と、 前記各トレンチ内に形成させた第１電極、その上に形成
させた強誘電体層及び第２電極からなる強誘電体キャパ
シタと、 前記第１ゲート電極と連結されるとともに、前記第２強
誘電体キャパシタの第２電極と連結される第１スプリッ
トワードラインと、 前記第２ゲート電極と連結されるとともに、前記第１強
誘電体キャパシタの第２電極と連結される第２スプリッ
トワードラインと、 前記第１ゲート電極の他方側の基板に連結される第１ビ
ットラインと、 前記第２ゲート電極の他方側の基板に連結される第２ビ
ットラインとを備えていることを特徴とする不揮発性強
誘電体メモリ素子。 - 【請求項９】 前記強誘電体キャパシタの第１電極の下
部にバリアメタル層をさらに設けることを特徴とする請
求項８記載の不揮発性強誘電体メモリ素子。 - 【請求項１０】 前記強誘電体キャパシタの第１電極は
前記トレンチ内に埋め込まれていることを特徴とする請
求項８記載の不揮発性強誘電体メモリ素子。 - 【請求項１１】 前記強誘電体キャパシタの第１電極上
に、各々強誘電体層と強誘電体キャパシタの第２電極を
構成することを特徴とする請求項１０記載の不揮発性強
誘電体メモリ素子。 - 【請求項１２】 前記強誘電体キャパシタの第１電極の
下部にバリアメタル層を構成することを特徴とする請求
項１０記載の不揮発性強誘電体メモリ素子。 - 【請求項１３】 少なくとも第１、第２トランジスタ及
びそれらに対応して設けられた第１、第２強誘電体キャ
パシタを備えた不揮発性強誘電体メモリ素子の製造にお
いて、 半導体基板に第１アクティブ領域と第２アクティブ領域
を区画する工程と、 前記第１アクティブ領域の付近にのみ第１ゲート電極を
形成し、前記第２アクティブ領域の付近にのみ第２ゲー
ト電極を形成する工程と、 前記第１、第２ゲート電極の一方の側の基板が露出され
るようにトレンチを有する第１絶縁層を形成する工程
と、 前記各トレンチの底面と側面に強誘電体キャパシタの第
１電極を形成する工程と、 前記各々の強誘電体キャパシタの第１電極上に強誘電体
層を形成する工程と、 前記第１ゲート電極と連結されるとともに、前記第２強
誘電体キャパシタ用の第２電極となる第１スプリットワ
ードラインと、前記第２ゲート電極と連結されととも
に、前記第１強誘電体キャパシタ用の第２電極となる第
２スプリットワードラインを形成する工程と、 前記第１ゲート電極の他方の側の基板に連結される第１
ビットラインを形成する工程と、 前記第２ゲート電極の他方の側の基板に連結される第２
ビットラインを形成する工程とを備えることを特徴とす
る不揮発性強誘電体メモリ素子の製造方法。 - 【請求項１４】 前記強誘電体キャパシタ用の第１電極
を形成する工程は前記第１、第２ゲート電極を含む基板
の全面に第１絶縁層を形成する工程と、 前記第１、第２ゲート電極の一方の側の基板が露出され
るように第１絶縁層をエッチングしてトレンチを形成す
る工程と、 前記各トレンチを含む全面に強誘電体キャパシタの第１
電極物質層を形成する工程と、 前記第１絶縁層が露出されるまで平坦化して前記各コン
タクトホールの内側面及び底面面に強誘電体キャパシタ
の第１電極を各々形成する工程とからなることを特徴と
する請求項２０記載の不揮発性強誘電体メモリ素子の製
造方法。 - 【請求項１５】 前記第１、第２スプリットワードライ
ンを形成する工程は、前記強誘電体キャパシタの第１電
極上に各々強誘電体層を形成する工程と、 前記第１絶縁層を選択的に除去して前記第１、第２ゲー
ト電極を露出させる工程と、 露出した第１ゲート電極に連結され、第２強誘電体キャ
パシタ用の第２電極として使用される第１スプリットワ
ードラインと、前記第２ゲート電極に連結され、第１強
誘電体キャパシタ用の第２電極として使用される第２ス
プリットワードラインを形成する工程とを有することを
特徴とする請求項１３記載の不揮発性強誘電体メモリ素
子の製造方法。 - 【請求項１６】 前記強誘電体キャパシタの第１電極は
ＣＶＤまたはスパッタリング法で形成することを特徴と
する請求項１３記載の不揮発性強誘電体メモリ素子の製
造方法。 - 【請求項１７】 前記強誘電体キャパシタの第１電極の
下部にバリアメタル層を形成する工程を更に含むことを
特徴とする請求項１３記載の不揮発性強誘電体メモリ素
子の製造方法。 - 【請求項１８】 前記強誘電体キャパシタの第１電極を
形成する工程は前記各トレンチ内に前記強誘電体キャパ
シタの第１電極を埋め込むことを特徴とする請求項１３
記載の不揮発性強誘電体メモリ素子の製造方法。 - 【請求項１９】 前記強誘電体キャパシタの第１電極を
埋め込む工程はソル−ゲル工程を用いることを特徴とす
る請求項１８記載の不揮発性強誘電体メモリ素子の製造
方法。 - 【請求項２０】 前記強誘電体キャパシタの第１電極を
形成する前にバリアメタル層を形成する工程を含むこと
を特徴とする請求項１８記載の不揮発性強誘電体メモリ
素子の製造方法。 - 【請求項２１】 前記強誘電体キャパシタの第１電極を
埋め込ませた後、前記第１電極及びトレンチ周辺の第１
絶縁層上に複数の強誘電体層を形成する工程と、 前記強誘電体層を含む全面に第２絶縁層を形成する工程
と、 前記第１、第２ゲート電極及び前記強誘電体層が露出さ
れるようにコンタクトホールを形成する工程と、 前記第１ゲート電極及び前記第２強誘電体キャパシタ用
の強誘電体層と連結されるように第１スプリットワード
ラインを形成し、前記第２ゲート電極及び前記第１強誘
電体キャパシタ用の第２電極と連結されるように第２ス
プリットワードラインを形成する工程とを含むことを特
徴とする請求項１８記載の不揮発性強誘電体メモリ素子
の製造方法。 - 【請求項２２】 少なくとも第１、第２トランジスタ及
びそれと対応する第１、第２強誘電体キャパシタを備え
た不揮発性強誘電体メモリ素子の製造において、 半導体基板に第１アクティブ領域と第２アクティブ領域
を区画する工程と、 前記第１アクティブ領域の付近に第１ゲート電極を形成
し、前記第２アクティブ領域の付近に第２ゲート電極を
形成する工程と、 前記第１、第２ゲート電極の一方の側の基板が露出され
るようにトレンチを有する第１絶縁層を形成する工程
と、 前記各トレンチ内に強誘電体キャパシタの第１電極を形
成する工程と、 前記各々の第１電極の上に強誘電体層を形成する工程
と、 前記各強誘電体層上に強誘電体キャパシタの第２電極を
形成する工程と、 前記第１ゲート電極と前記第２強誘電体キャパシタ用の
第２電極とを電気的に連結する第１スプリットワードラ
インと、前記第２ゲート電極と前記第１強誘電体キャパ
シタ用の第２電極とを電気的に連結する第２スプリット
ワードラインを形成する工程と、 前記第１ゲート電極の他方の側の基板に連結される第１
ビットラインと、前記第２ゲート電極の他方の側の基板
に連結される第２ビットラインを形成する工程とを備え
ていることを特徴とする不揮発性強誘電体メモリ素子の
製造方法。 - 【請求項２３】 前記強誘電体キャパシタの第１電極、
強誘電体層、そして、強誘電体キャパシタの第２電極は
ＣＶＤまたはスパッタリングで形成することを特徴とす
る請求項２２記載の不揮発性強誘電体メモリ素子の製造
方法。 - 【請求項２４】 前記強誘電体キャパシタの第１電極の
下部にバリアメタル層を更に形成する工程を含むことを
特徴とする請求項２２記載の不揮発性強誘電体メモリ素
子の製造方法。 - 【請求項２５】 前記強誘電体キャパシタの第１電極は
前記各コンタクトホール内に埋め込ませることを特徴と
する請求項２２記載の不揮発性強誘電体メモリ素子の製
造方法。 - 【請求項２６】 前記強誘電体キャパシタの第１電極を
形成した後、前記第１電極及び前記トレンチの周辺の第
１絶縁層上に強誘電体層を形成する工程と、前記強誘電
体層上に強誘電体キャパシタの第２電極を形成する工程
とを含むことを特徴とする請求項２５記載の不揮発性強
誘電体メモリ素子の製造方法。 - 【請求項２７】 前記強誘電体キャパシタの第１電極は
ソル−ゲル工程で形成し、前記強誘電体層と強誘電体キ
ャパシタの第２電極はＣＶＤまたはスパッタリングで形
成することを特徴とする請求項２５記載の不揮発性強誘
電体メモリ素子の製造方法。 - 【請求項２８】 前記第１、第２強誘電体キャパシタの
第１電極を形成した後、平坦化工程を実施することを特
徴とする請求項２６記載の不揮発性強誘電体メモリ素子
の製造方法。
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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