JP4605889B2 - 不揮発性強誘電体メモリ素子並びにその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するもので、特に、不揮発性強誘電体メモリ素子並びにその製造方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性を有するため、次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同じ構造を有する記憶素子であって、キャパシタの材料として強誘電体を用いて、強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極は、電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持している。不揮発性強誘電体メモリセルはｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ素子の駆動回路を添付の図面に基づいて説明する。
【０００５】
図２は従来の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図２に示すように、一方向に形成されたビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されドレインはビットラインに連結されるトランジスタ（Ｔ１）と、第１端子がトランジスタ（Ｔ１）のソースに連結され、第２端子がプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とで構成されている。
【０００６】
このような従来不揮発性強誘電体メモリ装置並びにその駆動回路によるデータ入出力動作は次のように行われる。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移されると、書込みモードが始まる。次いで、書込みモードでのアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。
【０００７】
ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定の期間の「ハイ」信号と所定の期間の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、選択されたビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「１」が記録される。そして、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「０」が記録される。
【０００８】
このような書込みモードの動作でセルに格納されたデータを読み出すための動作は以下の通りである。
【０００９】
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧にする。
【００１０】
そして、各ビットラインを不活性化させた後、アドレスをデコードし、デコードされたアドレスによって選択されたワードラインを「ロー」から「ハイ」に遷移させてセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【００１１】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループに示すｄからｆへ変更される場合であり、データが破壊されてない場合は、ａからｆへ変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１２】
このように、センスアンプからデータを出力した後には、特に破壊されたデータを元のデータに戻さなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に遷移させる。
【００１３】
以下、かかる従来不揮発性強誘電体メモリ素子の構造並びに製造方法を説明する。
【００１４】
図４ａは従来の不揮発性強誘電体メモリ素子のレイアウト図である。隣接する二つの素子を示している。いうまでもなく、これらが多数形成されている。
図４ａに示すように、アクティブ領域４１，４１ａは所定の距離を保って互いに平行に配置されており、第１素子用の第１アクティブ領域４１は第２素子用の第２アクティブ領域４１ａとは上下方向にずらして配置されている。なお、本明細書における左右・上下等の方向を示す用語は単に説明の便宜のために図面上の方向を示すにすぎず、実際の製品の方向とは直接的な関係はない。これらのアクティブ領域を形成させた長手方向と直交する方向に所定の距離はなして平行に第１、第２ワードライン（Ｗ／Ｌ１、Ｗ／Ｌ２）を配置してある。これらのワードラインに重なるように、第１、第２プレートライン（Ｐ／Ｌ１、Ｐ／Ｌ２）が形成されている。これらのワードライン、プレートラインはアクティブ領域と交差している。第１、第２ビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）がそれぞれのアクティブ領域に沿ってワードライン、プレートラインに直交する方向に配置されている。それぞれのアクティブ領域はそれぞれのビットラインと電気的に接続されている。第１強誘電体キャパシタ（ＦＣ１）、第２強誘電体キャパシタ（ＦＣ２）がそれぞれ対応するアクティブ領域に重なるように配置されている。そして、それぞれの強誘電体キャパシタはそれぞれの電極が対応するプレートラインとアクティブ領域とに電気的に接続されている。
【００１５】
図４ａは二つの単位セルを基準としたレイアウト図であり、かかる従来不揮発性強誘電体メモリ素子は第１、第２強誘電体キャパシタ（ＦＣ１、ＦＣ２）がビットライン方向に沿って形成され、第１プレートライン（Ｐ／Ｌ１）は第１ワードライン（Ｗ／Ｌ１）上に形成され、第２プレートライン（Ｐ／Ｌ２）は第２ワードライン（Ｗ／Ｌ２）上に形成される。
【００１６】
かかる従来の不揮発性強誘電体メモリ素子の断面形状を説明すると以下の通りである。
【００１７】
図４ｂは図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の構造断面図である。
図４ｂに示すように、アクティブ領域をフィールド領域で分離した基板５１の所定の位置に第１絶縁層５３を介在して第１ワードライン５４が形成され、同様に第１ワードライン５４から離れた位置に第２ワードライン５４ａが形成されている。第１ワードライン５４は第１アクティブ領域を横切り、第２ワードライン５４ａは第２アクティブ領域４１ａを横切っている。基板５１の第１ワードライン５４の両側に第１ソース／ドレイン不純物領域５５、５６が形成されている。
第２ワードライン５４ａの両側にも同様に形成されているが、断面の切断位置では見えない。これらのワードラインが形成された基板の表面には第２絶縁層５７が形成されている。この第２絶縁層５７の第１ドレイン不純物領域５６の箇所にコンタクトホールが形成され、このコンタクトホールに埋め込まれた第１プラグ挿５８ａを介して第１ドレイン不純物領域５６と第１メタル層５９とが連結される。この第１メタル層５９は第２絶縁層５７の表面に配置されるが、これはビットラインと第１ドレイン不純物領域５６とを接続するためのものである。第１メタル層５９を表面に形成させた第２絶縁層５７の上全面に第３絶縁層６０が形成されている。第３絶縁層６０の表面から第３絶縁層、第２絶縁層５７を通して第１ソース不純物領域５５へ達するコンタクトホールが形成され、その中に第２プラグ層６２が第１ソース不純物領域５５と電気的に接続されるように形成されている。この第２プラグ層を中心として左右方向にほぼ双方のワードラインにわたる長さにバリアメタル層６３を形成させ、その上に第１強誘電体キャパシタ（ＦＣ１）の下部電極６４、強誘電体膜６５及び上部電極６６が順次積層されて形成されている。バリアメタル層６３は第２プラグ層と電気的に接続されており、結局、下部電極６４が第１ソース不純物領域と第２プラグ層を介して電気的に接続されている。下部電極６４、強誘電体膜６５及び上部電極６６で第１強誘電体キャパシタ（ＦＣ１）が構成されている。表面に第１強誘電体キャパシタ（ＦＣ１）が形成された第３絶縁層６０の上全面に第４絶縁層６７が形成され、その表面に第１、第２プレートライン６８、６８ａが配置される。第１強誘電体キャパシタ（ＦＣ１）の上部電極６６が第４絶縁層６７に形成させたコンタクトホールを介して第１プレートラインに電気的に接続されている。
【００１８】
以下、かかる従来の不揮発性強誘電体メモリ素子の製造方法を説明する。
【００１９】
図５ａ−図５ｆは従来技術による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図であって、図４ａのＩ−Ｉ’線によるものである。
【００２０】
図５ａに示すように、半導体基板５１の所定の部位をエッチングしてトレンチを形成した後、トレンチ内に絶縁膜を埋め込んでフィールド領域となる素子隔離層５２を形成する。その素子隔離層５２を含む基板上のアクティブ領域の所定の箇所に第１絶縁層５３を形成する。
第１絶縁層５３上にワードライン物質層を形成した後、パターニングして互いに一定の間隔を有する第１、第２ワードライン５４、５４ａを形成する。
【００２１】
図５ｂに示すように、ワードライン５４、５４ａをマスクとして用いた不純物イオン注入を介して、基板５１と反対の導電型を有するソース不純物領域５５及びドレイン不純物領域５６を形成する。このソース／ドレイン不純物領域５５、５６は第１ワードライン５４をゲート電極とする第１トランジスタ（Ｔ１）のソース／ドレイン不純物領域である。特に図示しないが、同時に第２アクティブ領域の第２ワードライン５４ａの両側にも第２トランジスタ（ｔ２）のソース／ドレイン不純物領域が形成される。第１、第２ワードライン５４、５４ａを形成させた基板５１の全面に第２絶縁層５５を形成する。第２絶縁層５５上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクに用いたエッチング工程で第２絶縁層５５を選択的に除去して、ドレイン不純物領域５６が露出されるコンタクトホール５８を形成する。
【００２２】
図５ｃに示すように、コンタクトホール内に導電性物質を埋め込んで第１プラグ層５８ａを形成し、第１プラグ層５８ａと第１ビットライン（Ｂ／Ｌ１）とを連結する第１メタル層５９を形成する。図示しないが、同時に、第２ビットライン（Ｂ／Ｌ２）は第２トランジスタ（Ｔ２）のドレイン不純物領域と電気的に連結される。
【００２３】
図５ｄに示すように、第１メタル層５９を含む全面に第３絶縁層６０を形成する。第３絶縁層６０上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクに用いたエッチング工程で第３絶縁層６０を選択的に除去して、ソース不純物領域５５が露出されるコンタクトホール６１を形成する。
【００２４】
図５ｅに示すように、コンタクトホール６１内に導電性物質を埋め込み、ソース不純物領域５５と電気的に連結される第２プラグ層６２を形成する。そして、第２プラグ層６２と電気的に連結されるようにバリアメタル層６３を形成した後、バリアメタル層６３上に第１強誘電体キャパシタ（ＦＣ１）の下部電極６４、強誘電体膜６５、第１強誘電体キャパシタの上部電極６６を順に形成する。
【００２５】
図５ｆに示すように、第１強誘電体キャパシタ（ＦＣ１）の上部電極６６上に第４絶縁層６７を形成し、フォトリソグラフィ工程で第４絶縁層６７を選択的にエッチングして、第１強誘電体キャパシタの上部電極６６の所定の部分が露出されるようにコンタクトホールを形成する。そして、コンタクトホールを介して第１強誘電体キャパシタの上部電極６６と電気的に連結される第１プレートライン６８を形成する。これにより、従来技術による不揮発性強誘電体メモリ素子の製造工程が完了する。ここで、符号６８ａは第２プレートラインを示す。
【００２６】
【発明が解決しようとする課題】
しかし、上記従来の不揮発性強誘電体メモリ素子並びにその製造方法は次のような問題点があった。
【００２７】
単位素子ごとにワードラインとプレートラインが形成され、隣接した素子のワードラインとプレートラインの形成空間が十分に確保されず、狭い空間で形成されるため、工程が非常に難しい。また、ワードラインとプレートラインとが必要であったため、それぞれのためのスペースが必要であり、コンパクトにするのが困難であった。
【００２８】
ワードラインのＲＣ遅延が増加して、高速の不揮発性メモリ素子を実現するに不利である。
【００２９】
本発明は上記の従来技術の問題点を解決するためのもので、ワードラインのＲＣ遅延を最小化して高速の素子を提供し、素子のサイズを最小化することのできる不揮発性強誘電体メモリ素子及びその製造方法を提供することが目的である。
【００３０】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ素子は、半導体基板に細長く互いに平行に矩形状に形成した第１アクティブ領域と第２アクティブ領域；前記各々のアクティブ領域の長手方向に直交する方向にそれぞれのアクティブ領域を二等分するように横切る第１、第２スプリットワードライン；前記第１スプリットワードラインの上側部に形成された第２強誘電体キャパシタの第１電極；前記第２スプリットワードラインの上側部に形成された第１強誘電体キャパシタの第１電極；前記第１スプリットワードラインと前記第２強誘電体キャパシタの第１電極との間に形成されている複数の絶縁層それぞれに分離して形成され、各々が前記第１スプリットワードラインと第２強誘電体キャパシタの第１電極に連結される第１分岐ライン；前記第２スプリットワードラインと前記第１強誘電体キャパシタの第１電極との間に形成されている複数の絶縁層それぞれに分離して形成され、各々が前記第２スプリットワードラインと第１強誘電体キャパシタの第１電極に連結される第２分岐ライン；を備えることを特徴とする。
【００３１】
そして、本発明の不揮発性強誘電体メモリ素子の製造方法は、半導体基板に第１アクティブ領域と第２アクティブ領域を形成する工程；各々のアクティブ領域を二等分して横切る第１スプリットワードラインと第２スプリットワードラインを形成する工程；前記第１、第２スプリットワードラインの両側のアクティブ領域に各々ソースとドレインを形成する工程；各々のドレインに連結される第１プラグと各々のソースに連結される第２プラグを形成する工程；前記第１スプリットワードラインの上側に複数層の第１分岐ラインを形成し、前記第２スプリットワードラインの上側に複数層の第２分岐ラインを形成する工程；前記第１、第２分岐ラインの上側に各々第２、第１強誘電体キャパシタの第１電極を形成する工程；前記各々の第１電極上に強誘電体層を形成し、各々の強誘電体層上に強誘電体キャパシタの第２電極を形成する工程；前記第１、第２強誘電体キャパシタの第２電極を各々前記第２プラグ等と電気的に連結する工程；前記第１分岐ライン及び前記第２強誘電体キャパシタの第１電極を前記第１スプリットワードラインに連結し、前記第２分岐ライン及び前記第１強誘電体キャパシタの第１電極を前記第２スプリットワードラインに連結する工程；を備えることを特徴とする。
【００３２】
【発明の実施の形態】
以下、本発明の不揮発性強誘電体メモリ素子並びにその製造方法を説明する。
【００３３】
まず、本発明の不揮発性強誘電体メモリ素子はワードラインとプレートラインの構成でなく、ワードラインをスプリットワードライン構成としてＲＣ遅延を減少させ、スピードを向上させたものである。即ち、ＮＭＯＳトランジスタのゲート電極と強誘電体キャパシタの下部電極との間に複数の絶縁層を重ねて形成させ、それぞれの絶縁層に分岐ラインを構成させ、これらの分岐ラインをセル領域の外で電気的に連結させることにより、分岐ラインを一つのスプリットワードラインとして用いることを特徴とする。
【００３４】
このように、複数層の分岐ラインをスプリットワードラインとして用いることにより、スプリットワードラインのシート抵抗（sheet resistance）を画期的に減少させることができる。そして、強誘電体膜の形成前に分岐ラインを形成するので、強誘電体膜の劣化を防止することができる。特に、複数層の分岐ラインを形成する際に、各分岐ラインを形成した後には平坦化工程を行い、狭い線幅の分岐ラインを形成することにより、小さいセルの実現が可能となる。
【００３５】
図６は本発明実施形態の不揮発性強誘電体メモリ素子の回路的構成図である。
図６に示すように、本不揮発性強誘電体メモリ素子は、ワードラインとプレートラインの代わりに、第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）とを互いに一定の間隔をおいて行方向に形成されている。第１スプリットワードライン（ＳＷＬ１）には第１トランジスタ（Ｔ１）のゲートを、第２スプリットワードライン（ＳＷＬ２）には第２トランジスタ（Ｔ２）のゲートをそれぞれ接続している。第１ビットライン（Ｂ／Ｌ１）と第２ビットライン（Ｂ／Ｌ２）が第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に形成され、それぞれに第１トランジスタ（Ｔ１）のドレイン、第２トランジスタ（Ｔ２）のドレインが接続される。第１強誘電体キャパシタ（ＦＣ１）が第１トランジスタ（Ｔ１）のソースと第２スプリットワードライン（ＳＷＬ２）との間に接続され、第２強誘電体キャパシタ（ＦＣ２）が第２トランジスタ（Ｔ２）のソースと第１スプリットワードライン（ＳＷＬ１）との間に接続されている。
【００３６】
一方、図７は簡略化した上記不揮発性強誘電体メモリ素子を用いた強誘電体メモリ装置の回路的構成図であって、その動作原理を以下に説明する。
【００３７】
図７に示すように、行方向に配列された第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を一対とする複数個のスプリットワードライン対が形成され、そのスプリットワードライン対を横切る方向に形成され、隣接した二つのビットラインを一対として複数のビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）対が形成され、そのビットライン対の間には、両方のビットラインを介して伝達されたデータをセンシングして、データライン（ＤＬ）またはデータバーライン（／ＤＬ）へ伝達するセンシングアンプ（ＳＡ）が形成される。さらに、センシングアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンシングアンプイネーブル部が設けられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部（ＣＳ）が設けられている。
【００３８】
図８は本不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図である。
【００３９】
図８のＴ０区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」に活性化する以前の区間であって、全てのビットラインを一定のレベルにプリチャージさせる。
【００４０】
Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が全て「ハイ」となる区間であって、強誘電体キャパシタのデータがビットラインへ伝達され、ビットラインのレベルが変化する。このとき、ロジック「ハイ」に格納されていた強誘電体キャパシタは、ビットラインとスプリットワードラインに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊され且つ多量の電流が流れ、ビットラインに高電圧が誘起される。
【００４１】
反面、ロジック「ロー」に格納されていたキャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられるので、強誘電体の極性が破壊せず、少量の電流が流れるのでビットラインに多少低い電圧が誘起される。
そして、ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるためにセンシングアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００４２】
一方、破壊されたセルのロジック「ハイ」データは第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」である状態では復旧できないので、次のＴ２、Ｔ３区間で再格納される。
【００４３】
Ｔ２区間は、第１スプリットワードライン（ＳＷＬ１）は「ロー」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持する区間であって、第２トランジスタ（Ｔ２）はオンの状態となる。このときビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００４４】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタ（Ｔ１）はオンの状態となる。このときビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００４５】
一方、図９は本発明実施形態の不揮発性強誘電体メモリ素子のレイアウト図であって、図１０はそのＩ−Ｉ’断面図である。図６の例に対応した例である。
【００４６】
図９に示すように、半導体基板１２０に従来同様第１アクティブ領域１００と第２アクティブ領域１００ａとを平行にかつ上下方向に位置をずらして形成させる。いうまでもなく、これらのアクティブ領域はトランジスタを形成させる箇所である。第１アクティブ領域のほぼ中央を横切るように第１スプリットワードライン１２３を形成させ、第２アクティブ領域のほぼ中央を横切るように第２スプリットワードライン１２３ａを互いに一定間隔離して平行に配置している（図１０）。図１０に示すように、第１スプリットワードライン１２３は第１トランジスタのゲート電極となるものであり、基板１２０のその両側には第１ドレイン１２５と第１ソース１２４が形成される。ゲート電極と基板の間にはゲート絶縁膜１２２が配置されている。図１０には示していないが、同様に第２ワードスプリットライン１２３ａにも同様に第２アクティブ領域に第２ドレイン、ソースが形成されている。
【００４７】
図９に示すように、それぞれのアクティブ領域１００、１００ａの右側にそれらに沿うようにワードラインとは直交する方向に第１、第２ビットライン１２９、１２９ａが隣接するアクティブ領域の間に互いに平行に形成されている。このビットライン１２９，１２９ａは、それぞれのトランジスタのドレインと電気的に結合される。そのため、従来同様、ワードラインを形成させた基板１２０の上に形成させた第１絶縁層１２６に、コンタクトホールをドレインを露出するように形成させ、それに第１プラグ１２７、１２７ａが埋め込まれれている。さらに、第２プラグ１２８，１２８ａが第１、第２ソース領域に連結されるように設けられている。
【００４８】
第１スプリットワードライン１２３の上側には複数の層に分離形成された第１分岐ライン（図示せず）が設けられ、第２スプリットワードライン１２３ａの上側にも複数の層に分離形成される第２分岐ライン（図示せず）が設けられる。第１分岐ラインの上側には第２強誘電体キャパシタ（ＦＣ２）の第１電極（図示せず）が形成され、第２分岐ラインの上側には第１強誘電体キャパシタ（ＦＣ１）の第１電極（図示せず）が形成されている。第１強誘電体キャパシタの第１電極上に強誘電体層１３９を介して第１強誘電体キャパシタの第２電極１４０が形成され、第２強誘電体キャパシタの第１電極上に強誘電体層１３９ａを介して第２強誘電体キャパシタの第２電極１４０ａが形成されている。さらに、第１、第２強誘電体キャパシタの第２電極１４０、１４０ａと第２プラグ１２８、１２８ａとを連結する第１、第２コンタクト層１４１、１４１ａが設けられている。ここで、第１、第２コンタクト層１４１、１４１ａと第２プラグ１２８、１２８ａとの間には第３プラグ１３１、１３１ａ、第４プラグ１３４、１３４ａ、そして、第５プラグ１３７、１３７ａが順次に更に構成されている。
【００４９】
前記第１分岐ライン及び第２強誘電体キャパシタの第１電極は第１スプリットワードライン１２３に連結され、第２分岐ライン及び第１強誘電体キャパシタの第１電極は第２スプリットワードライン１２３ａに連結される。
【００５０】
前記第１強誘電体キャパシタの第２電極１４０は第１ソース領域と電気的に連結され、第２強誘電体キャパシタの第２電極１４０ａは第２ソース領域と電気的に連結される。
【００５１】
前記第１分岐ライン等は第１スプリットワードライン１２３と第２強誘電体キャパシタの第１電極との間に配置され、第２分岐ライン等は第２スプリットワードライン１２３ａと第１強誘電体キャパシタの第１電極との間に配置される。
【００５２】
前記第１、第２分岐ラインの物質は白金（Ｐｔ）またはタングステン（Ｗ）などの金属を使用し、プラグの物質はタングステンを使用する。
【００５３】
図１０に基づいてさらに説明する。アクティブ領域とフィールド領域とを有する半導体基板１２０；アクティブ領域の基板上に形成された第１スプリットワードライン１２３；フィールド領域の基板上に形成された第２スプリットワードライン１２３ａ；第１スプリットワードライン１２３の両側の基板内に形成された第１ソース／ドレイン領域１２４、１２５（第１スプリットワードラインの両側の基板内に形成された第２ソース／ドレイン領域１２４ａ、１２５ａは図示しない）；第１絶縁層１２６を貫通して第１ドレイン領域に連結され、フィールド領域にまで延長される第１プラグ１２７（第２ドレイン領域１２５及び第２ドレイン領域に連結される第１プラグ１２７ａは図示しない）；第１絶縁層１２６を貫通して第１ソース領域１２４に連結される第２プラグ１２８（第２ソース領域１２４ａ及び第２ソース領域に連結される第２プラグ１２８ａは図示しない）；第１プラグ１２７と連結されるようにフィールド領域上に形成される第１、第２ビットライン（図示せず）；第１、第２ビットラインを含む全面に形成された第２絶縁層１３０；第２絶縁層１３０を貫通して第２プラグ１２８、１２８ａと連結される第３プラグ１３１、１３１ａ；第１，第２スプリットワードライン１２３、１２３ａ上部の第２絶縁層１３０上に形成される第１電導層１３２、１３２ａ；第１電導層１３２、１３２ａを含む基板の全面に形成された第３絶縁層１３３；第３絶縁層１３３を貫通して第３プラグ１３１、１３１ａと連結される第４プラグ１３４、１３４ａ；第１電導層１３２、１３２ａ上部の第３絶縁層１３３上に形成された第２電導層１３５、１３５ａ；第２電導層１３５、１３５ａを含む基板の全面に形成された第４絶縁層１３６；第４絶縁層１３６を貫通して第４プラグ１３４、１３４ａと連結される第５プラグ１３７、１３７ａ；前記第１スプリットワードライン１２３上部の第４絶縁層１３６上に形成される第２強誘電体キャパシタの第１電極１３８ａ；第２スプリットワードライン１２３ａ上部の第４絶縁層１３６上に形成される第１強誘電体キャパシタの第１電極１３８；第１強誘電体キャパシタの第１電極１３８上に形成された第１強誘電体層１３９；第２強誘電体キャパシタの第１電極１３８ａ上に形成された第２強誘電体層１３９ａ；第１強誘電体層１３９上に形成される第１強誘電体キャパシタの第２電極１４０（第２強誘電体キャパシタの第２電極は図示しない）；第１強誘電体キャパシタの第２電極１４０と第５プラグ１３７とを電気的に連結する第１コンタクト層１４１（第２強誘電体キャパシタの第２電極１４０ａと第２スプリットワードラインの一側に形成される第５プラグ１３７ａとを連結する第２コンタクト層１４１ａは図示しない）を含んでいる。
【００５４】
ここで、第１電導層１３２、１３２ａ、第２電導層１３５、１３５ａはセル領域ではない周辺領域で各々第１スプリットワードライン１２３と第２スプリットワードライン１２３ａに電気的に連結され、スプリットワードラインと同一の駆動信号を受ける。これに、第１スプリットワードライン１２３と第２強誘電体キャパシタの第１電極１３８ａとの間に形成された第１、第２電導層１３２、１３５を第１スプリットワードライン１２３の分岐ライン、つまり、第１分岐ラインであり、第２スプリットワードライン１２３ａと第１強誘電体キャパシタの第１電極１３８との間に形成された第１、第２電導層１３２ａ、１３５ａは第２スプリットワードライン１２３ａの分岐ライン、つまり、第２分岐ラインでるある。このとき、第１電導層１３２、１３２ａ、第２電導層１３５、１３５ａは白金（Ｐｔ）またはタングステン（Ｗ）などの金属を使用する。そして、強誘電体キャパシタの第１電極１３８、１３８ａ、第２電極１４０、１４０ａの物質は白金（Ｐｔ）を使用し、第１、第２コンタクト層１４１、１４１ａの物質としては窒化チタン（ＴｉＮ）を使用する。
【００５５】
前記第１強誘電体キャパシタの第２電極１４０は第１トランジスタ（Ｔ１）のソース領域（第１ソース領域）に連結され、第２強誘電体キャパシタの第２電極１４０ａは第２トランジスタのソース領域（第２ソース領域）に連結される。
【００５６】
以下、このように構成された本不揮発性強誘電体メモリ素子の製造方法をより詳細に説明する。
【００５７】
図１１ａ〜図１１ｉは本不揮発性強誘電体メモリ素子のレイアウト工程図であり、図１２ａ〜図１２ｉは図１１ａ〜図１１ｉそれそれのＩ−Ｉ’線による断面図である。
【００５８】
まず、図１１ａ、図１２ａに示すように、第１導電型の半導体基板に一定の間隔をおいて互いに平行し、上下にずらしたアクティブ領域１００、１００ａを区画する。アクティブ領域１００、１００ａ以外の部分はフィールド領域（素子隔離層）１２１であって、トレンチアイソレーション工程で形成する。
【００５９】
図１１ｂ、図１２ｂに示すように、それぞれのアクティブ領域１００、１００ａのほぼ中央を横切るように、一定の間隔離して第１スプリットワードライン（ＳＷＬ１）１２３と第２スプリットワードライン（ＳＷＬ２）１２３ａを形成する。
この第１スプリットワードライン１２３は第１トランジスタ（Ｔ１）のゲート電極となり、第２スプリットワードライン１２３ａは第２トランジスタ（Ｔ２）のゲート電極となる。従って、図１２ｂに示すように、基板１２０との間にゲート絶縁膜１２２を配置している。そして、それぞれのアクティブ領域では、それぞれのワードラインの両側の基板に基板と反対導電型の不純物イオンを注入して、ソース／ドレイン領域１２４，１２５を形成する。
【００６０】
図１１ｃ、図１２ｃに示すように、ワードラインを形成させた基板１２０の全面に第１絶縁層１２６を形成する。この第１絶縁層１２６としてはＩＬＤ層を使用する。化学機械的ＣＭＰを用いて第１絶縁層１２６の表面を平坦化させ、それぞれのトランジスタのソース、ドレイン領域が露出されるようにコンタクトホールを形成させる。そのコンタクトホールにポリシリコン又はタングステンなどの金属埋め込んでそれぞれ用のプラグを形成させる。ドレイン側に埋め込まれた第１プラグ１２７，１２７ａは、ビットラインと連結できるように図１１ｃに示すようにフィールド領域にまで延長させる。ソース側が第２プラグ１２８、１２８ａである。
【００６１】
図１１ｄ、図１２ｄに示すように、第１プラグ１２７、１２７ａと電気的に連結されるようにそれぞれのアクティブ領域１００、１００ａの一方の側に沿って第１絶縁層１２６の表面に各々第１、第２ビットライン１２９、１２９ａを形成する。図１２ｄは第１ビットライン１２９が形成されたフィールド領域１２１での断面である。
【００６２】
図１１ｅに示すように、第１、第２ビットライン１２９、１２９ａを含む全面に第２絶縁膜１３０としてＩＬＤ層を形成した後、表面を平坦化させる。その後、それぞれのトランジスタのソース領域に接続されている第２プラグ１２８、１２８ａの先端部が露出されるように第２絶縁層１３０をエッチングしてコンタクトホールを形成する。コンタクトホール内にポリシリコンまたはタングステンのような金属を埋め込み、第２プラグ１２８、１２８ａとそれぞれ電気的に連結される第３プラグ１３１、１３１ａを形成する。
【００６３】
図１１ｆ、図１２ｆに示すように、第２絶縁層１３０の表面に第１、第２ビットライン１２９、１２９ａと絶縁され、それらを横切る方向にスプリットワードラインの最初の分岐ラインとして使用される第１電導層１３２、１３２ａを形成する。この第１電導層１３２、１３２ａは第１、第２スプリットワードライン１２３、１２３ａにほぼ並行にその上側に形成する。第１電導層１３２、１３２ａの物質は金属を使用し、金属としては白金（Ｐｔ）またはタングステン（Ｗ）などを使用する。この第１導電層１３２，１３２ａはスプリットワードラインの幅より小さいか同じとする。
【００６４】
以後、図１１ｇ、図１２ｇに示すように、第１電導層１３２、１３２ａを形成した後、その表面全体に第３絶縁層１３３を形成し、その表面を平坦化させる。絶縁層としてはＩＬＤ層とし、平坦化工程としては化学機械的ＣＭＰを用いる。第３プラグ１３１、１３１ａが露出されるように第３絶縁層１３３をエッチングしてコンタクトホールを形成し、コンタクトホール内にポリシリコンまたはタングステンなどのような金属を埋め込んで、第３プラグ１３１、１３１ａと電気的に連結される第４プラグ１３４、１３４ａを形成する。
【００６５】
図１１ｈ、図１２ｈに示すように、第３絶縁層１３３の表面に第１電導層１３２、１３２ａが形成された方向に沿って、スプリットワードラインの二番目の分岐ラインとして使用される第２電導層１３５、１３５ａを形成する。ここで、第２電導層１３５、１３５ａの物質は第１電導層１３２、１３２ａの物質と同一物質を使用する。このように、スプリットワードラインの分岐ラインとして使用される第１電導層１３２、１３２ａと第２電導層１３５、１３５ａを形成するが、それらの幅は第１、第２スプリットワードライン１２３、１２３ａの幅より小さいか同一に形成する。また、本実施形態では第２電導層まで形成しているが、さらに多くの層を形成することも可能である。
【００６６】
次いで、図１１ｉ、図１２ｉに示すように、第２電導層１３５、１３５ａを含む基板の全面に第４絶縁層１３６を形成した後、ＣＭＰ工程でその表面を平坦化する。第４絶縁層も同様にＩＬＤ層である。その第４絶縁層１３６をパターニングして第４プラグ１３４、１３４ａが露出されるようにコンタクトホールを形成し、コンタクトホール内にポリシリコンまたはタングステンなどを埋め込み、第５プラグ１３７、１３７ａを形成する。プラグを生成させた後、第４絶縁層１３６の表面に第２電導層１３５、１３５ａが形成された方向に沿って、第１強誘電体キャパシタの第１電極１３８と第２強誘電体キャパシタの第１電極１３８ａを形成する。第１、第２強誘電体キャパシタの第１電極１３８、１３８ａの物質としては白金などのような金属を使用する。図に示すように、第１、第２強誘電体キャパシタの第１電極１３８、１３８ａの幅は第２電導層１３５、１３５ａの幅より狭くパターニングする。
【００６７】
図１１ｊ、図１２ｊに示すように、強誘電体キャパシタの第１電極１３８、１３８ａの両側面及び上部面を覆うように、すなわち第１電極を囲むように第１、第２強誘電体膜１３９、１３９ａを形成する。強誘電体膜の形成はキャパシタの第１電極を形成させた基板全面に強誘電体膜を蒸着させ、電極の上面と側面にのみ残るように強誘電体膜をエッチングする。
第１強誘電体膜１３９は第１強誘電体キャパシタ（ＦＣ１）の誘電体膜に使用され、第２強誘電体膜１３９ａは第２強誘電体キャパシタ（ＦＣ２）の誘電体膜に使用される。
【００６８】
図１１ｋ、図１２ｋに示すように、第１、第２強誘電体膜１３９、１３９ａを含む基板全面に強誘電体キャパシタの第２電極として使用する物質層を形成した後、フィールド領域上にのみ残るようにパターニングして島状の強誘電体キャパシタの第２電極１４０、１４０ａを形成する。ここで、符号「１４０」は第１強誘電体キャパシタの第２電極であり、「１４０ａ」は第２強誘電体キャパシタの第２電極である。そして、強誘電体キャパシタの第２電極は第１電極と同一物質を使用して形成する。
【００６９】
図１１ｌ、図１２ｌに示すように、第１強誘電体キャパシタの第２電極１４０を第５プラグ層１３７と電気的に連結させるための第１コンタクト層１４１と、第２強誘電体キャパシタの第２電極１４０ａを第５プラグ層１３７ａと電気的に連結させるための第２コンタクト層１４１ａを形成する。ここで、第１、第２コンタクト層１１３、１１３ａの物質としては窒化チタン（ＴｉＮ）を使用する。
【００７０】
図１１ｌ、図１２ｌに示すように、第１トランジスタのソース領域は第２プラグ層１２８、第３プラグ層１３１、第４プラグ層１３４、第５プラグ層１３７及び第１コンタクト層１４１によって第１強誘電体キャパシタの第２電極１４０と電気的に連結され、第２トランジスタのソース領域は第２プラグ層１２８ａ、第３プラグ層１３１ａ、第４プラグ層１３４ａ、第５プラグ層１３７ａ及び第１コンタクト層１４１ａによって第２強誘電体キャパシタの第２電極１４０ａと電気的に連結される。
【００７１】
上記のように、第１、第２電導層１３２、１３５は、第１スプリットワードラインと第２強誘電体キャパシタの第１電極１３８ａとの間に形成され、一方、第１、第２電導層１３２ａ、１３５ａは第２スプリットワードラインと第１強誘電体キャパシタの第１電極１３８との間に形成される。そして、第１スプリットワードライン１２３は第１、第２導電層１３２，１３５とセル領域でなく周辺領域で電気的に互いに並列に連結され、同様に、第２スプリットワードライン１２３ａは、第１、第２導電層１３２ａ、１３５ａと周辺領域で並列に接続される。したがって、それぞれのスプリットワードラインが複数の導電層に並列に接続されるので全体として抵抗が減少する。同時に第１キャパシタ（ＦＣ１）の第１電極１３８が周辺領域で第２スプリットワードライン１２３ａに接続され、第２キャパシタ（ＦＣ２）の第１電極が周辺領域で第１スプリットワードライン１２３に接続される。
【００７２】
【発明の効果】
本発明は、プレートラインを使用せず、それぞれのトランジスタのゲートが接続されるワードラインのみを使用したスプリットワードライン形状としているので、個々の記憶素子ごとにワードラインとプレートラインとを必要とする従来のものに比して、小さくすることができる。
また、本発明は、第１スプリットワードラインと第２スプリットワードラインそれぞれが分岐ラインに並列に接続されるので、抵抗が減少し、結果的に第１、第２スプリットワードラインのＲＣ遅延を少なくすることができ、高速の不揮発性メモリ素子を実現することができる。
スプリットワードラインの物質を白金やタングステンなどの金属を用いると、スプリットワードラインの抵抗をより少なくすることができる。
【００７３】
さらに、本発明は、分岐ラインをそれぞれのスプリットワードラインと強誘電体キャパシタの下部電極との間に形成したので、全体面積が増えることが無く、コンパクト化が可能である。
さらに、複数層の分岐ラインを形成する際に、各層ごとに分岐ラインが形成される絶縁層を平坦化しているので、狭い線幅を有する分岐ラインを形成することができ、コンパクト化が可能である。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来技術による不揮発性強誘電体メモリ素子の回路的構成図。
【図３ａ】従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図。
【図３ｂ】従来の不揮発性強誘電体メモリ装置の読み出しモードの動作を示すタイミング図。
【図４ａ】従来の不揮発性強誘電体メモリ素子のレイアウト図。
【図４ｂ】図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の構造断面図。
【図５ａ】〜【図５ｆ】図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図。
【図６】本発明の不揮発性強誘電体メモリ素子の回路的構成図。
【図７】簡略化した本発明の不揮発性強誘電体メモリ装置の回路的構成図。
【図８】本発明の不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図。
【図９】本発明の不揮発性強誘電体メモリ素子のレイアウト図。
【図１０】図９のＩ−Ｉ’線による構造断面図。
【図１１ａ】〜【図１１ｌ】本発明の不揮発性強誘電体メモリ素子の製造方法を説明するためのレイアウト工程図。
【図１２ａ】〜【図１２ｌ】各々図１１ａ〜図１１ｌのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図。
【符号の説明】
１２０：半導体基板
１２３、１２３ａ：第１、第２スプリットワードライン
１２４、１２４ａ：第１、第２ソース領域
１２５、１２５ａ：第１、第２ドレイン領域
１２７、１２７ａ：第１プラグ
１２８、１２８ａ：第２プラグ
１３１、１３１ａ：第３プラグ
１３２、１３２ａ：第１電導層
１３４、１３４ａ：第４プラグ
１３５、１３５ａ：第２電導層
１３７、１３７ａ：第５プラグ
１３８、１３８ａ：第１、第２強誘電体キャパシタの第１電極
１３９、１３９ａ：第１、第２強誘電体層
１４０、１４０ａ：第１、第２強誘電体キャパシタの第２電極
１４１、１４１ａ：第１、第２コンタクト層
【発明の属する技術分野】
本発明は半導体装置に関するもので、特に、不揮発性強誘電体メモリ素子並びにその製造方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性を有するため、次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同じ構造を有する記憶素子であって、キャパシタの材料として強誘電体を用いて、強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極は、電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持している。不揮発性強誘電体メモリセルはｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ素子の駆動回路を添付の図面に基づいて説明する。
【０００５】
図２は従来の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図２に示すように、一方向に形成されたビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されドレインはビットラインに連結されるトランジスタ（Ｔ１）と、第１端子がトランジスタ（Ｔ１）のソースに連結され、第２端子がプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とで構成されている。
【０００６】
このような従来不揮発性強誘電体メモリ装置並びにその駆動回路によるデータ入出力動作は次のように行われる。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移されると、書込みモードが始まる。次いで、書込みモードでのアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。
【０００７】
ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定の期間の「ハイ」信号と所定の期間の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、選択されたビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「１」が記録される。そして、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「０」が記録される。
【０００８】
このような書込みモードの動作でセルに格納されたデータを読み出すための動作は以下の通りである。
【０００９】
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧にする。
【００１０】
そして、各ビットラインを不活性化させた後、アドレスをデコードし、デコードされたアドレスによって選択されたワードラインを「ロー」から「ハイ」に遷移させてセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【００１１】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループに示すｄからｆへ変更される場合であり、データが破壊されてない場合は、ａからｆへ変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１２】
このように、センスアンプからデータを出力した後には、特に破壊されたデータを元のデータに戻さなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に遷移させる。
【００１３】
以下、かかる従来不揮発性強誘電体メモリ素子の構造並びに製造方法を説明する。
【００１４】
図４ａは従来の不揮発性強誘電体メモリ素子のレイアウト図である。隣接する二つの素子を示している。いうまでもなく、これらが多数形成されている。
図４ａに示すように、アクティブ領域４１，４１ａは所定の距離を保って互いに平行に配置されており、第１素子用の第１アクティブ領域４１は第２素子用の第２アクティブ領域４１ａとは上下方向にずらして配置されている。なお、本明細書における左右・上下等の方向を示す用語は単に説明の便宜のために図面上の方向を示すにすぎず、実際の製品の方向とは直接的な関係はない。これらのアクティブ領域を形成させた長手方向と直交する方向に所定の距離はなして平行に第１、第２ワードライン（Ｗ／Ｌ１、Ｗ／Ｌ２）を配置してある。これらのワードラインに重なるように、第１、第２プレートライン（Ｐ／Ｌ１、Ｐ／Ｌ２）が形成されている。これらのワードライン、プレートラインはアクティブ領域と交差している。第１、第２ビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）がそれぞれのアクティブ領域に沿ってワードライン、プレートラインに直交する方向に配置されている。それぞれのアクティブ領域はそれぞれのビットラインと電気的に接続されている。第１強誘電体キャパシタ（ＦＣ１）、第２強誘電体キャパシタ（ＦＣ２）がそれぞれ対応するアクティブ領域に重なるように配置されている。そして、それぞれの強誘電体キャパシタはそれぞれの電極が対応するプレートラインとアクティブ領域とに電気的に接続されている。
【００１５】
図４ａは二つの単位セルを基準としたレイアウト図であり、かかる従来不揮発性強誘電体メモリ素子は第１、第２強誘電体キャパシタ（ＦＣ１、ＦＣ２）がビットライン方向に沿って形成され、第１プレートライン（Ｐ／Ｌ１）は第１ワードライン（Ｗ／Ｌ１）上に形成され、第２プレートライン（Ｐ／Ｌ２）は第２ワードライン（Ｗ／Ｌ２）上に形成される。
【００１６】
かかる従来の不揮発性強誘電体メモリ素子の断面形状を説明すると以下の通りである。
【００１７】
図４ｂは図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の構造断面図である。
図４ｂに示すように、アクティブ領域をフィールド領域で分離した基板５１の所定の位置に第１絶縁層５３を介在して第１ワードライン５４が形成され、同様に第１ワードライン５４から離れた位置に第２ワードライン５４ａが形成されている。第１ワードライン５４は第１アクティブ領域を横切り、第２ワードライン５４ａは第２アクティブ領域４１ａを横切っている。基板５１の第１ワードライン５４の両側に第１ソース／ドレイン不純物領域５５、５６が形成されている。
第２ワードライン５４ａの両側にも同様に形成されているが、断面の切断位置では見えない。これらのワードラインが形成された基板の表面には第２絶縁層５７が形成されている。この第２絶縁層５７の第１ドレイン不純物領域５６の箇所にコンタクトホールが形成され、このコンタクトホールに埋め込まれた第１プラグ挿５８ａを介して第１ドレイン不純物領域５６と第１メタル層５９とが連結される。この第１メタル層５９は第２絶縁層５７の表面に配置されるが、これはビットラインと第１ドレイン不純物領域５６とを接続するためのものである。第１メタル層５９を表面に形成させた第２絶縁層５７の上全面に第３絶縁層６０が形成されている。第３絶縁層６０の表面から第３絶縁層、第２絶縁層５７を通して第１ソース不純物領域５５へ達するコンタクトホールが形成され、その中に第２プラグ層６２が第１ソース不純物領域５５と電気的に接続されるように形成されている。この第２プラグ層を中心として左右方向にほぼ双方のワードラインにわたる長さにバリアメタル層６３を形成させ、その上に第１強誘電体キャパシタ（ＦＣ１）の下部電極６４、強誘電体膜６５及び上部電極６６が順次積層されて形成されている。バリアメタル層６３は第２プラグ層と電気的に接続されており、結局、下部電極６４が第１ソース不純物領域と第２プラグ層を介して電気的に接続されている。下部電極６４、強誘電体膜６５及び上部電極６６で第１強誘電体キャパシタ（ＦＣ１）が構成されている。表面に第１強誘電体キャパシタ（ＦＣ１）が形成された第３絶縁層６０の上全面に第４絶縁層６７が形成され、その表面に第１、第２プレートライン６８、６８ａが配置される。第１強誘電体キャパシタ（ＦＣ１）の上部電極６６が第４絶縁層６７に形成させたコンタクトホールを介して第１プレートラインに電気的に接続されている。
【００１８】
以下、かかる従来の不揮発性強誘電体メモリ素子の製造方法を説明する。
【００１９】
図５ａ−図５ｆは従来技術による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図であって、図４ａのＩ−Ｉ’線によるものである。
【００２０】
図５ａに示すように、半導体基板５１の所定の部位をエッチングしてトレンチを形成した後、トレンチ内に絶縁膜を埋め込んでフィールド領域となる素子隔離層５２を形成する。その素子隔離層５２を含む基板上のアクティブ領域の所定の箇所に第１絶縁層５３を形成する。
第１絶縁層５３上にワードライン物質層を形成した後、パターニングして互いに一定の間隔を有する第１、第２ワードライン５４、５４ａを形成する。
【００２１】
図５ｂに示すように、ワードライン５４、５４ａをマスクとして用いた不純物イオン注入を介して、基板５１と反対の導電型を有するソース不純物領域５５及びドレイン不純物領域５６を形成する。このソース／ドレイン不純物領域５５、５６は第１ワードライン５４をゲート電極とする第１トランジスタ（Ｔ１）のソース／ドレイン不純物領域である。特に図示しないが、同時に第２アクティブ領域の第２ワードライン５４ａの両側にも第２トランジスタ（ｔ２）のソース／ドレイン不純物領域が形成される。第１、第２ワードライン５４、５４ａを形成させた基板５１の全面に第２絶縁層５５を形成する。第２絶縁層５５上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクに用いたエッチング工程で第２絶縁層５５を選択的に除去して、ドレイン不純物領域５６が露出されるコンタクトホール５８を形成する。
【００２２】
図５ｃに示すように、コンタクトホール内に導電性物質を埋め込んで第１プラグ層５８ａを形成し、第１プラグ層５８ａと第１ビットライン（Ｂ／Ｌ１）とを連結する第１メタル層５９を形成する。図示しないが、同時に、第２ビットライン（Ｂ／Ｌ２）は第２トランジスタ（Ｔ２）のドレイン不純物領域と電気的に連結される。
【００２３】
図５ｄに示すように、第１メタル層５９を含む全面に第３絶縁層６０を形成する。第３絶縁層６０上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクに用いたエッチング工程で第３絶縁層６０を選択的に除去して、ソース不純物領域５５が露出されるコンタクトホール６１を形成する。
【００２４】
図５ｅに示すように、コンタクトホール６１内に導電性物質を埋め込み、ソース不純物領域５５と電気的に連結される第２プラグ層６２を形成する。そして、第２プラグ層６２と電気的に連結されるようにバリアメタル層６３を形成した後、バリアメタル層６３上に第１強誘電体キャパシタ（ＦＣ１）の下部電極６４、強誘電体膜６５、第１強誘電体キャパシタの上部電極６６を順に形成する。
【００２５】
図５ｆに示すように、第１強誘電体キャパシタ（ＦＣ１）の上部電極６６上に第４絶縁層６７を形成し、フォトリソグラフィ工程で第４絶縁層６７を選択的にエッチングして、第１強誘電体キャパシタの上部電極６６の所定の部分が露出されるようにコンタクトホールを形成する。そして、コンタクトホールを介して第１強誘電体キャパシタの上部電極６６と電気的に連結される第１プレートライン６８を形成する。これにより、従来技術による不揮発性強誘電体メモリ素子の製造工程が完了する。ここで、符号６８ａは第２プレートラインを示す。
【００２６】
【発明が解決しようとする課題】
しかし、上記従来の不揮発性強誘電体メモリ素子並びにその製造方法は次のような問題点があった。
【００２７】
単位素子ごとにワードラインとプレートラインが形成され、隣接した素子のワードラインとプレートラインの形成空間が十分に確保されず、狭い空間で形成されるため、工程が非常に難しい。また、ワードラインとプレートラインとが必要であったため、それぞれのためのスペースが必要であり、コンパクトにするのが困難であった。
【００２８】
ワードラインのＲＣ遅延が増加して、高速の不揮発性メモリ素子を実現するに不利である。
【００２９】
本発明は上記の従来技術の問題点を解決するためのもので、ワードラインのＲＣ遅延を最小化して高速の素子を提供し、素子のサイズを最小化することのできる不揮発性強誘電体メモリ素子及びその製造方法を提供することが目的である。
【００３０】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ素子は、半導体基板に細長く互いに平行に矩形状に形成した第１アクティブ領域と第２アクティブ領域；前記各々のアクティブ領域の長手方向に直交する方向にそれぞれのアクティブ領域を二等分するように横切る第１、第２スプリットワードライン；前記第１スプリットワードラインの上側部に形成された第２強誘電体キャパシタの第１電極；前記第２スプリットワードラインの上側部に形成された第１強誘電体キャパシタの第１電極；前記第１スプリットワードラインと前記第２強誘電体キャパシタの第１電極との間に形成されている複数の絶縁層それぞれに分離して形成され、各々が前記第１スプリットワードラインと第２強誘電体キャパシタの第１電極に連結される第１分岐ライン；前記第２スプリットワードラインと前記第１強誘電体キャパシタの第１電極との間に形成されている複数の絶縁層それぞれに分離して形成され、各々が前記第２スプリットワードラインと第１強誘電体キャパシタの第１電極に連結される第２分岐ライン；を備えることを特徴とする。
【００３１】
そして、本発明の不揮発性強誘電体メモリ素子の製造方法は、半導体基板に第１アクティブ領域と第２アクティブ領域を形成する工程；各々のアクティブ領域を二等分して横切る第１スプリットワードラインと第２スプリットワードラインを形成する工程；前記第１、第２スプリットワードラインの両側のアクティブ領域に各々ソースとドレインを形成する工程；各々のドレインに連結される第１プラグと各々のソースに連結される第２プラグを形成する工程；前記第１スプリットワードラインの上側に複数層の第１分岐ラインを形成し、前記第２スプリットワードラインの上側に複数層の第２分岐ラインを形成する工程；前記第１、第２分岐ラインの上側に各々第２、第１強誘電体キャパシタの第１電極を形成する工程；前記各々の第１電極上に強誘電体層を形成し、各々の強誘電体層上に強誘電体キャパシタの第２電極を形成する工程；前記第１、第２強誘電体キャパシタの第２電極を各々前記第２プラグ等と電気的に連結する工程；前記第１分岐ライン及び前記第２強誘電体キャパシタの第１電極を前記第１スプリットワードラインに連結し、前記第２分岐ライン及び前記第１強誘電体キャパシタの第１電極を前記第２スプリットワードラインに連結する工程；を備えることを特徴とする。
【００３２】
【発明の実施の形態】
以下、本発明の不揮発性強誘電体メモリ素子並びにその製造方法を説明する。
【００３３】
まず、本発明の不揮発性強誘電体メモリ素子はワードラインとプレートラインの構成でなく、ワードラインをスプリットワードライン構成としてＲＣ遅延を減少させ、スピードを向上させたものである。即ち、ＮＭＯＳトランジスタのゲート電極と強誘電体キャパシタの下部電極との間に複数の絶縁層を重ねて形成させ、それぞれの絶縁層に分岐ラインを構成させ、これらの分岐ラインをセル領域の外で電気的に連結させることにより、分岐ラインを一つのスプリットワードラインとして用いることを特徴とする。
【００３４】
このように、複数層の分岐ラインをスプリットワードラインとして用いることにより、スプリットワードラインのシート抵抗（sheet resistance）を画期的に減少させることができる。そして、強誘電体膜の形成前に分岐ラインを形成するので、強誘電体膜の劣化を防止することができる。特に、複数層の分岐ラインを形成する際に、各分岐ラインを形成した後には平坦化工程を行い、狭い線幅の分岐ラインを形成することにより、小さいセルの実現が可能となる。
【００３５】
図６は本発明実施形態の不揮発性強誘電体メモリ素子の回路的構成図である。
図６に示すように、本不揮発性強誘電体メモリ素子は、ワードラインとプレートラインの代わりに、第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）とを互いに一定の間隔をおいて行方向に形成されている。第１スプリットワードライン（ＳＷＬ１）には第１トランジスタ（Ｔ１）のゲートを、第２スプリットワードライン（ＳＷＬ２）には第２トランジスタ（Ｔ２）のゲートをそれぞれ接続している。第１ビットライン（Ｂ／Ｌ１）と第２ビットライン（Ｂ／Ｌ２）が第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に形成され、それぞれに第１トランジスタ（Ｔ１）のドレイン、第２トランジスタ（Ｔ２）のドレインが接続される。第１強誘電体キャパシタ（ＦＣ１）が第１トランジスタ（Ｔ１）のソースと第２スプリットワードライン（ＳＷＬ２）との間に接続され、第２強誘電体キャパシタ（ＦＣ２）が第２トランジスタ（Ｔ２）のソースと第１スプリットワードライン（ＳＷＬ１）との間に接続されている。
【００３６】
一方、図７は簡略化した上記不揮発性強誘電体メモリ素子を用いた強誘電体メモリ装置の回路的構成図であって、その動作原理を以下に説明する。
【００３７】
図７に示すように、行方向に配列された第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を一対とする複数個のスプリットワードライン対が形成され、そのスプリットワードライン対を横切る方向に形成され、隣接した二つのビットラインを一対として複数のビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）対が形成され、そのビットライン対の間には、両方のビットラインを介して伝達されたデータをセンシングして、データライン（ＤＬ）またはデータバーライン（／ＤＬ）へ伝達するセンシングアンプ（ＳＡ）が形成される。さらに、センシングアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンシングアンプイネーブル部が設けられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部（ＣＳ）が設けられている。
【００３８】
図８は本不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図である。
【００３９】
図８のＴ０区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」に活性化する以前の区間であって、全てのビットラインを一定のレベルにプリチャージさせる。
【００４０】
Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が全て「ハイ」となる区間であって、強誘電体キャパシタのデータがビットラインへ伝達され、ビットラインのレベルが変化する。このとき、ロジック「ハイ」に格納されていた強誘電体キャパシタは、ビットラインとスプリットワードラインに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊され且つ多量の電流が流れ、ビットラインに高電圧が誘起される。
【００４１】
反面、ロジック「ロー」に格納されていたキャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられるので、強誘電体の極性が破壊せず、少量の電流が流れるのでビットラインに多少低い電圧が誘起される。
そして、ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるためにセンシングアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００４２】
一方、破壊されたセルのロジック「ハイ」データは第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」である状態では復旧できないので、次のＴ２、Ｔ３区間で再格納される。
【００４３】
Ｔ２区間は、第１スプリットワードライン（ＳＷＬ１）は「ロー」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持する区間であって、第２トランジスタ（Ｔ２）はオンの状態となる。このときビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００４４】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタ（Ｔ１）はオンの状態となる。このときビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００４５】
一方、図９は本発明実施形態の不揮発性強誘電体メモリ素子のレイアウト図であって、図１０はそのＩ−Ｉ’断面図である。図６の例に対応した例である。
【００４６】
図９に示すように、半導体基板１２０に従来同様第１アクティブ領域１００と第２アクティブ領域１００ａとを平行にかつ上下方向に位置をずらして形成させる。いうまでもなく、これらのアクティブ領域はトランジスタを形成させる箇所である。第１アクティブ領域のほぼ中央を横切るように第１スプリットワードライン１２３を形成させ、第２アクティブ領域のほぼ中央を横切るように第２スプリットワードライン１２３ａを互いに一定間隔離して平行に配置している（図１０）。図１０に示すように、第１スプリットワードライン１２３は第１トランジスタのゲート電極となるものであり、基板１２０のその両側には第１ドレイン１２５と第１ソース１２４が形成される。ゲート電極と基板の間にはゲート絶縁膜１２２が配置されている。図１０には示していないが、同様に第２ワードスプリットライン１２３ａにも同様に第２アクティブ領域に第２ドレイン、ソースが形成されている。
【００４７】
図９に示すように、それぞれのアクティブ領域１００、１００ａの右側にそれらに沿うようにワードラインとは直交する方向に第１、第２ビットライン１２９、１２９ａが隣接するアクティブ領域の間に互いに平行に形成されている。このビットライン１２９，１２９ａは、それぞれのトランジスタのドレインと電気的に結合される。そのため、従来同様、ワードラインを形成させた基板１２０の上に形成させた第１絶縁層１２６に、コンタクトホールをドレインを露出するように形成させ、それに第１プラグ１２７、１２７ａが埋め込まれれている。さらに、第２プラグ１２８，１２８ａが第１、第２ソース領域に連結されるように設けられている。
【００４８】
第１スプリットワードライン１２３の上側には複数の層に分離形成された第１分岐ライン（図示せず）が設けられ、第２スプリットワードライン１２３ａの上側にも複数の層に分離形成される第２分岐ライン（図示せず）が設けられる。第１分岐ラインの上側には第２強誘電体キャパシタ（ＦＣ２）の第１電極（図示せず）が形成され、第２分岐ラインの上側には第１強誘電体キャパシタ（ＦＣ１）の第１電極（図示せず）が形成されている。第１強誘電体キャパシタの第１電極上に強誘電体層１３９を介して第１強誘電体キャパシタの第２電極１４０が形成され、第２強誘電体キャパシタの第１電極上に強誘電体層１３９ａを介して第２強誘電体キャパシタの第２電極１４０ａが形成されている。さらに、第１、第２強誘電体キャパシタの第２電極１４０、１４０ａと第２プラグ１２８、１２８ａとを連結する第１、第２コンタクト層１４１、１４１ａが設けられている。ここで、第１、第２コンタクト層１４１、１４１ａと第２プラグ１２８、１２８ａとの間には第３プラグ１３１、１３１ａ、第４プラグ１３４、１３４ａ、そして、第５プラグ１３７、１３７ａが順次に更に構成されている。
【００４９】
前記第１分岐ライン及び第２強誘電体キャパシタの第１電極は第１スプリットワードライン１２３に連結され、第２分岐ライン及び第１強誘電体キャパシタの第１電極は第２スプリットワードライン１２３ａに連結される。
【００５０】
前記第１強誘電体キャパシタの第２電極１４０は第１ソース領域と電気的に連結され、第２強誘電体キャパシタの第２電極１４０ａは第２ソース領域と電気的に連結される。
【００５１】
前記第１分岐ライン等は第１スプリットワードライン１２３と第２強誘電体キャパシタの第１電極との間に配置され、第２分岐ライン等は第２スプリットワードライン１２３ａと第１強誘電体キャパシタの第１電極との間に配置される。
【００５２】
前記第１、第２分岐ラインの物質は白金（Ｐｔ）またはタングステン（Ｗ）などの金属を使用し、プラグの物質はタングステンを使用する。
【００５３】
図１０に基づいてさらに説明する。アクティブ領域とフィールド領域とを有する半導体基板１２０；アクティブ領域の基板上に形成された第１スプリットワードライン１２３；フィールド領域の基板上に形成された第２スプリットワードライン１２３ａ；第１スプリットワードライン１２３の両側の基板内に形成された第１ソース／ドレイン領域１２４、１２５（第１スプリットワードラインの両側の基板内に形成された第２ソース／ドレイン領域１２４ａ、１２５ａは図示しない）；第１絶縁層１２６を貫通して第１ドレイン領域に連結され、フィールド領域にまで延長される第１プラグ１２７（第２ドレイン領域１２５及び第２ドレイン領域に連結される第１プラグ１２７ａは図示しない）；第１絶縁層１２６を貫通して第１ソース領域１２４に連結される第２プラグ１２８（第２ソース領域１２４ａ及び第２ソース領域に連結される第２プラグ１２８ａは図示しない）；第１プラグ１２７と連結されるようにフィールド領域上に形成される第１、第２ビットライン（図示せず）；第１、第２ビットラインを含む全面に形成された第２絶縁層１３０；第２絶縁層１３０を貫通して第２プラグ１２８、１２８ａと連結される第３プラグ１３１、１３１ａ；第１，第２スプリットワードライン１２３、１２３ａ上部の第２絶縁層１３０上に形成される第１電導層１３２、１３２ａ；第１電導層１３２、１３２ａを含む基板の全面に形成された第３絶縁層１３３；第３絶縁層１３３を貫通して第３プラグ１３１、１３１ａと連結される第４プラグ１３４、１３４ａ；第１電導層１３２、１３２ａ上部の第３絶縁層１３３上に形成された第２電導層１３５、１３５ａ；第２電導層１３５、１３５ａを含む基板の全面に形成された第４絶縁層１３６；第４絶縁層１３６を貫通して第４プラグ１３４、１３４ａと連結される第５プラグ１３７、１３７ａ；前記第１スプリットワードライン１２３上部の第４絶縁層１３６上に形成される第２強誘電体キャパシタの第１電極１３８ａ；第２スプリットワードライン１２３ａ上部の第４絶縁層１３６上に形成される第１強誘電体キャパシタの第１電極１３８；第１強誘電体キャパシタの第１電極１３８上に形成された第１強誘電体層１３９；第２強誘電体キャパシタの第１電極１３８ａ上に形成された第２強誘電体層１３９ａ；第１強誘電体層１３９上に形成される第１強誘電体キャパシタの第２電極１４０（第２強誘電体キャパシタの第２電極は図示しない）；第１強誘電体キャパシタの第２電極１４０と第５プラグ１３７とを電気的に連結する第１コンタクト層１４１（第２強誘電体キャパシタの第２電極１４０ａと第２スプリットワードラインの一側に形成される第５プラグ１３７ａとを連結する第２コンタクト層１４１ａは図示しない）を含んでいる。
【００５４】
ここで、第１電導層１３２、１３２ａ、第２電導層１３５、１３５ａはセル領域ではない周辺領域で各々第１スプリットワードライン１２３と第２スプリットワードライン１２３ａに電気的に連結され、スプリットワードラインと同一の駆動信号を受ける。これに、第１スプリットワードライン１２３と第２強誘電体キャパシタの第１電極１３８ａとの間に形成された第１、第２電導層１３２、１３５を第１スプリットワードライン１２３の分岐ライン、つまり、第１分岐ラインであり、第２スプリットワードライン１２３ａと第１強誘電体キャパシタの第１電極１３８との間に形成された第１、第２電導層１３２ａ、１３５ａは第２スプリットワードライン１２３ａの分岐ライン、つまり、第２分岐ラインでるある。このとき、第１電導層１３２、１３２ａ、第２電導層１３５、１３５ａは白金（Ｐｔ）またはタングステン（Ｗ）などの金属を使用する。そして、強誘電体キャパシタの第１電極１３８、１３８ａ、第２電極１４０、１４０ａの物質は白金（Ｐｔ）を使用し、第１、第２コンタクト層１４１、１４１ａの物質としては窒化チタン（ＴｉＮ）を使用する。
【００５５】
前記第１強誘電体キャパシタの第２電極１４０は第１トランジスタ（Ｔ１）のソース領域（第１ソース領域）に連結され、第２強誘電体キャパシタの第２電極１４０ａは第２トランジスタのソース領域（第２ソース領域）に連結される。
【００５６】
以下、このように構成された本不揮発性強誘電体メモリ素子の製造方法をより詳細に説明する。
【００５７】
図１１ａ〜図１１ｉは本不揮発性強誘電体メモリ素子のレイアウト工程図であり、図１２ａ〜図１２ｉは図１１ａ〜図１１ｉそれそれのＩ−Ｉ’線による断面図である。
【００５８】
まず、図１１ａ、図１２ａに示すように、第１導電型の半導体基板に一定の間隔をおいて互いに平行し、上下にずらしたアクティブ領域１００、１００ａを区画する。アクティブ領域１００、１００ａ以外の部分はフィールド領域（素子隔離層）１２１であって、トレンチアイソレーション工程で形成する。
【００５９】
図１１ｂ、図１２ｂに示すように、それぞれのアクティブ領域１００、１００ａのほぼ中央を横切るように、一定の間隔離して第１スプリットワードライン（ＳＷＬ１）１２３と第２スプリットワードライン（ＳＷＬ２）１２３ａを形成する。
この第１スプリットワードライン１２３は第１トランジスタ（Ｔ１）のゲート電極となり、第２スプリットワードライン１２３ａは第２トランジスタ（Ｔ２）のゲート電極となる。従って、図１２ｂに示すように、基板１２０との間にゲート絶縁膜１２２を配置している。そして、それぞれのアクティブ領域では、それぞれのワードラインの両側の基板に基板と反対導電型の不純物イオンを注入して、ソース／ドレイン領域１２４，１２５を形成する。
【００６０】
図１１ｃ、図１２ｃに示すように、ワードラインを形成させた基板１２０の全面に第１絶縁層１２６を形成する。この第１絶縁層１２６としてはＩＬＤ層を使用する。化学機械的ＣＭＰを用いて第１絶縁層１２６の表面を平坦化させ、それぞれのトランジスタのソース、ドレイン領域が露出されるようにコンタクトホールを形成させる。そのコンタクトホールにポリシリコン又はタングステンなどの金属埋め込んでそれぞれ用のプラグを形成させる。ドレイン側に埋め込まれた第１プラグ１２７，１２７ａは、ビットラインと連結できるように図１１ｃに示すようにフィールド領域にまで延長させる。ソース側が第２プラグ１２８、１２８ａである。
【００６１】
図１１ｄ、図１２ｄに示すように、第１プラグ１２７、１２７ａと電気的に連結されるようにそれぞれのアクティブ領域１００、１００ａの一方の側に沿って第１絶縁層１２６の表面に各々第１、第２ビットライン１２９、１２９ａを形成する。図１２ｄは第１ビットライン１２９が形成されたフィールド領域１２１での断面である。
【００６２】
図１１ｅに示すように、第１、第２ビットライン１２９、１２９ａを含む全面に第２絶縁膜１３０としてＩＬＤ層を形成した後、表面を平坦化させる。その後、それぞれのトランジスタのソース領域に接続されている第２プラグ１２８、１２８ａの先端部が露出されるように第２絶縁層１３０をエッチングしてコンタクトホールを形成する。コンタクトホール内にポリシリコンまたはタングステンのような金属を埋め込み、第２プラグ１２８、１２８ａとそれぞれ電気的に連結される第３プラグ１３１、１３１ａを形成する。
【００６３】
図１１ｆ、図１２ｆに示すように、第２絶縁層１３０の表面に第１、第２ビットライン１２９、１２９ａと絶縁され、それらを横切る方向にスプリットワードラインの最初の分岐ラインとして使用される第１電導層１３２、１３２ａを形成する。この第１電導層１３２、１３２ａは第１、第２スプリットワードライン１２３、１２３ａにほぼ並行にその上側に形成する。第１電導層１３２、１３２ａの物質は金属を使用し、金属としては白金（Ｐｔ）またはタングステン（Ｗ）などを使用する。この第１導電層１３２，１３２ａはスプリットワードラインの幅より小さいか同じとする。
【００６４】
以後、図１１ｇ、図１２ｇに示すように、第１電導層１３２、１３２ａを形成した後、その表面全体に第３絶縁層１３３を形成し、その表面を平坦化させる。絶縁層としてはＩＬＤ層とし、平坦化工程としては化学機械的ＣＭＰを用いる。第３プラグ１３１、１３１ａが露出されるように第３絶縁層１３３をエッチングしてコンタクトホールを形成し、コンタクトホール内にポリシリコンまたはタングステンなどのような金属を埋め込んで、第３プラグ１３１、１３１ａと電気的に連結される第４プラグ１３４、１３４ａを形成する。
【００６５】
図１１ｈ、図１２ｈに示すように、第３絶縁層１３３の表面に第１電導層１３２、１３２ａが形成された方向に沿って、スプリットワードラインの二番目の分岐ラインとして使用される第２電導層１３５、１３５ａを形成する。ここで、第２電導層１３５、１３５ａの物質は第１電導層１３２、１３２ａの物質と同一物質を使用する。このように、スプリットワードラインの分岐ラインとして使用される第１電導層１３２、１３２ａと第２電導層１３５、１３５ａを形成するが、それらの幅は第１、第２スプリットワードライン１２３、１２３ａの幅より小さいか同一に形成する。また、本実施形態では第２電導層まで形成しているが、さらに多くの層を形成することも可能である。
【００６６】
次いで、図１１ｉ、図１２ｉに示すように、第２電導層１３５、１３５ａを含む基板の全面に第４絶縁層１３６を形成した後、ＣＭＰ工程でその表面を平坦化する。第４絶縁層も同様にＩＬＤ層である。その第４絶縁層１３６をパターニングして第４プラグ１３４、１３４ａが露出されるようにコンタクトホールを形成し、コンタクトホール内にポリシリコンまたはタングステンなどを埋め込み、第５プラグ１３７、１３７ａを形成する。プラグを生成させた後、第４絶縁層１３６の表面に第２電導層１３５、１３５ａが形成された方向に沿って、第１強誘電体キャパシタの第１電極１３８と第２強誘電体キャパシタの第１電極１３８ａを形成する。第１、第２強誘電体キャパシタの第１電極１３８、１３８ａの物質としては白金などのような金属を使用する。図に示すように、第１、第２強誘電体キャパシタの第１電極１３８、１３８ａの幅は第２電導層１３５、１３５ａの幅より狭くパターニングする。
【００６７】
図１１ｊ、図１２ｊに示すように、強誘電体キャパシタの第１電極１３８、１３８ａの両側面及び上部面を覆うように、すなわち第１電極を囲むように第１、第２強誘電体膜１３９、１３９ａを形成する。強誘電体膜の形成はキャパシタの第１電極を形成させた基板全面に強誘電体膜を蒸着させ、電極の上面と側面にのみ残るように強誘電体膜をエッチングする。
第１強誘電体膜１３９は第１強誘電体キャパシタ（ＦＣ１）の誘電体膜に使用され、第２強誘電体膜１３９ａは第２強誘電体キャパシタ（ＦＣ２）の誘電体膜に使用される。
【００６８】
図１１ｋ、図１２ｋに示すように、第１、第２強誘電体膜１３９、１３９ａを含む基板全面に強誘電体キャパシタの第２電極として使用する物質層を形成した後、フィールド領域上にのみ残るようにパターニングして島状の強誘電体キャパシタの第２電極１４０、１４０ａを形成する。ここで、符号「１４０」は第１強誘電体キャパシタの第２電極であり、「１４０ａ」は第２強誘電体キャパシタの第２電極である。そして、強誘電体キャパシタの第２電極は第１電極と同一物質を使用して形成する。
【００６９】
図１１ｌ、図１２ｌに示すように、第１強誘電体キャパシタの第２電極１４０を第５プラグ層１３７と電気的に連結させるための第１コンタクト層１４１と、第２強誘電体キャパシタの第２電極１４０ａを第５プラグ層１３７ａと電気的に連結させるための第２コンタクト層１４１ａを形成する。ここで、第１、第２コンタクト層１１３、１１３ａの物質としては窒化チタン（ＴｉＮ）を使用する。
【００７０】
図１１ｌ、図１２ｌに示すように、第１トランジスタのソース領域は第２プラグ層１２８、第３プラグ層１３１、第４プラグ層１３４、第５プラグ層１３７及び第１コンタクト層１４１によって第１強誘電体キャパシタの第２電極１４０と電気的に連結され、第２トランジスタのソース領域は第２プラグ層１２８ａ、第３プラグ層１３１ａ、第４プラグ層１３４ａ、第５プラグ層１３７ａ及び第１コンタクト層１４１ａによって第２強誘電体キャパシタの第２電極１４０ａと電気的に連結される。
【００７１】
上記のように、第１、第２電導層１３２、１３５は、第１スプリットワードラインと第２強誘電体キャパシタの第１電極１３８ａとの間に形成され、一方、第１、第２電導層１３２ａ、１３５ａは第２スプリットワードラインと第１強誘電体キャパシタの第１電極１３８との間に形成される。そして、第１スプリットワードライン１２３は第１、第２導電層１３２，１３５とセル領域でなく周辺領域で電気的に互いに並列に連結され、同様に、第２スプリットワードライン１２３ａは、第１、第２導電層１３２ａ、１３５ａと周辺領域で並列に接続される。したがって、それぞれのスプリットワードラインが複数の導電層に並列に接続されるので全体として抵抗が減少する。同時に第１キャパシタ（ＦＣ１）の第１電極１３８が周辺領域で第２スプリットワードライン１２３ａに接続され、第２キャパシタ（ＦＣ２）の第１電極が周辺領域で第１スプリットワードライン１２３に接続される。
【００７２】
【発明の効果】
本発明は、プレートラインを使用せず、それぞれのトランジスタのゲートが接続されるワードラインのみを使用したスプリットワードライン形状としているので、個々の記憶素子ごとにワードラインとプレートラインとを必要とする従来のものに比して、小さくすることができる。
また、本発明は、第１スプリットワードラインと第２スプリットワードラインそれぞれが分岐ラインに並列に接続されるので、抵抗が減少し、結果的に第１、第２スプリットワードラインのＲＣ遅延を少なくすることができ、高速の不揮発性メモリ素子を実現することができる。
スプリットワードラインの物質を白金やタングステンなどの金属を用いると、スプリットワードラインの抵抗をより少なくすることができる。
【００７３】
さらに、本発明は、分岐ラインをそれぞれのスプリットワードラインと強誘電体キャパシタの下部電極との間に形成したので、全体面積が増えることが無く、コンパクト化が可能である。
さらに、複数層の分岐ラインを形成する際に、各層ごとに分岐ラインが形成される絶縁層を平坦化しているので、狭い線幅を有する分岐ラインを形成することができ、コンパクト化が可能である。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来技術による不揮発性強誘電体メモリ素子の回路的構成図。
【図３ａ】従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図。
【図３ｂ】従来の不揮発性強誘電体メモリ装置の読み出しモードの動作を示すタイミング図。
【図４ａ】従来の不揮発性強誘電体メモリ素子のレイアウト図。
【図４ｂ】図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の構造断面図。
【図５ａ】〜【図５ｆ】図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図。
【図６】本発明の不揮発性強誘電体メモリ素子の回路的構成図。
【図７】簡略化した本発明の不揮発性強誘電体メモリ装置の回路的構成図。
【図８】本発明の不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図。
【図９】本発明の不揮発性強誘電体メモリ素子のレイアウト図。
【図１０】図９のＩ−Ｉ’線による構造断面図。
【図１１ａ】〜【図１１ｌ】本発明の不揮発性強誘電体メモリ素子の製造方法を説明するためのレイアウト工程図。
【図１２ａ】〜【図１２ｌ】各々図１１ａ〜図１１ｌのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図。
【符号の説明】
１２０：半導体基板
１２３、１２３ａ：第１、第２スプリットワードライン
１２４、１２４ａ：第１、第２ソース領域
１２５、１２５ａ：第１、第２ドレイン領域
１２７、１２７ａ：第１プラグ
１２８、１２８ａ：第２プラグ
１３１、１３１ａ：第３プラグ
１３２、１３２ａ：第１電導層
１３４、１３４ａ：第４プラグ
１３５、１３５ａ：第２電導層
１３７、１３７ａ：第５プラグ
１３８、１３８ａ：第１、第２強誘電体キャパシタの第１電極
１３９、１３９ａ：第１、第２強誘電体層
１４０、１４０ａ：第１、第２強誘電体キャパシタの第２電極
１４１、１４１ａ：第１、第２コンタクト層
Claims (15)
- 半導体基板に細長く互いに平行に矩形状に形成した第１アクティブ領域と第２アクティブ領域；
前記各々のアクティブ領域の長手方向に直交する方向にそれぞれのアクティブ領域を二等分するように横切る第１、第２スプリットワードライン；
前記第１スプリットワードラインの上側部に形成された第２強誘電体キャパシタの第１電極；
前記第２スプリットワードラインの上側部に形成された第１強誘電体キャパシタの第１電極；
前記第１スプリットワードラインと前記第２強誘電体キャパシタの第１電極との間に形成されている複数の絶縁層それぞれに分離して形成され、各々が前記第１スプリットワードラインと第２強誘電体キャパシタの第１電極に連結される第１分岐ライン；
前記第２スプリットワードラインと前記第１強誘電体キャパシタの第１電極との間に形成されている複数の絶縁層それぞれに分離して形成され、各々が前記第２スプリットワードラインと第１強誘電体キャパシタの第１電極に連結される第２分岐ライン；
前記第１スプリットワードラインの両側の前記第１アクティブ領域に形成された、当該第１スプリットワードラインがゲートである第１トランジスタ；
前記第２スプリットワードラインの両側の前記第２アクティブ領域に形成された、当該第２スプリットワードラインがゲートである第２トランジスタ；
前記第１強誘電体キャパシタの前記第１電極上に形成された強誘電体層上に形成され、前記第１トランジスタのソースに接続された前記第１強誘電体キャパシタの第２電極；
前記第２強誘電体キャパシタの前記第２電極上に形成された強誘電体層上に形成され、前記第２トランジスタのソースに接続された前記第２強誘電体キャパシタの第２電極；
を備えることを特徴とする不揮発性強誘電体メモリ素子。 - 前記第１強誘電体キャパシタの第２電極と前記第１トランジスタのソース、そして、前記第２強誘電体キャパシタの第２電極と前記第２トランジスタのソースとを電気的に連結するための複数層のプラグが更に構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
- 前記第１、第２分岐ラインの物質は金属を含むことを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
- 前記金属は白金（Ｐｔ）又は、タングステン（Ｗ）であることを特徴とする請求項３記載の不揮発性強誘電体メモリ素子。
- 前記第１強誘電体キャパシタの第２電極と前記第１トランジスタのソースとを電気的に連結するための複数層のプラグの間には第１コンタクト層が更に備えられ、前記第２強誘電体キャパシタの第２電極と前記第２トランジスタのソースとを電気的に連結するための複数層のプラグの間には第２コンタクト層が備えられることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
- 前記第１、第２コンタクト層の物質は窒化チタン（ＴｉＮ）を含むことを特徴とする請求項５記載の不揮発性強誘電体メモリ素子。
- 前記第１分岐ラインは前記第１スプリットワードラインの上側でそれと同一の方向に形成され、前記第２分岐ラインは前記第２スプリットワードラインの上側でそれと同一の方向に形成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
- 前記第１、第２強誘電体キャパシタの第１電極の物質は白金（Ｐｔ）であることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
- 半導体基板に第１アクティブ領域と第２アクティブ領域を形成する工程；
各々のアクティブ領域を二等分して横切る第１スプリットワードラインと第２スプリットワードラインを形成する工程；
前記第１、第２スプリットワードラインの両側のアクティブ領域に各々ソースとドレインを形成する工程；
各々のドレインに連結される第１プラグと各々のソースに連結される第２プラグを形成する工程；
前記第１スプリットワードラインの上側に複数層の第１分岐ラインを形成し、前記第２スプリットワードラインの上側に複数層の第２分岐ラインを形成する工程；
前記第１、第２分岐ラインの上側に各々第２、第１強誘電体キャパシタの第１電極を形成する工程；
前記各々の第１電極上に強誘電体層を形成し、各々の強誘電体層上に強誘電体キャパシタの第２電極を形成する工程；
前記第１、第２強誘電体キャパシタの第２電極を各々前記第２プラグと電気的に連結する工程；
前記第１分岐ライン及び前記第２強誘電体キャパシタの第１電極を前記第１スプリットワードラインに連結し、前記第２分岐ライン及び前記第１強誘電体キャパシタの第１電極を前記第２スプリットワードラインに連結する工程；
を備えることを特徴とする不揮発性強誘電体メモリ素子の製造方法。 - 前記第１プラグはフィールド領域にまで延長されるように形成することを特徴とする請求項９記載の不揮発性強誘電体メモリ素子の製造方法。
- 前記第１プラグと連結され、前記第１、第２スプリットワードラインを横切る方向に第１、第２ビットラインを形成する工程を更に含むことを特徴とする請求項９記載の不揮発性強誘電体メモリ素子の製造方法。
- 前記複数層の第１、第２分岐ラインを形成する工程は、
前記第２プラグを含む基板の全面に絶縁層を形成する工程；
前記絶縁層を平坦化した後、所定の部分を除去してコンタクトホールを形成し、そのコンタクトホールを介して前記第２プラグと連結されるように第３プラグを形成する工程；
前記絶縁層上の前記第１、第２スプリットワードラインを形成させた位置に対応する位置に各々第１電導層を形成する工程；
前記第１電導層を含む基板の全面に他の絶縁層を形成した後平坦化する工程；
前記第３プラグが露出されるように、前記平坦化した他の絶縁層をパターニングしてコンタクトホールを形成する工程；
前記コンタクトホールを介して前記第３プラグと連結される第４プラグを形成する工程；
前記第１電導層に相応する前記他の絶縁層上に第２電導層を形成する工程；
を含むことを特徴とする請求項９記載の不揮発性強誘電体メモリ素子の製造方法。 - 前記第１分岐ラインと前記第２強誘電体キャパシタの第１電極、そして、前記第２分岐ラインと前記第１強誘電体キャパシタの第１電極は絶縁膜を用いて隔離させることを特徴とする請求項９記載の不揮発性強誘電体メモリ素子の製造方法。
- 前記第１、第２スプリットワードラインはメタルまたはポリシリコンで形成することを特徴とする請求項９記載の不揮発性強誘電体メモリ素子の製造方法。
- 前記第３、第４プラグを別の工程で形成せず、前記第２電導層を形成した後、絶縁層を同時にエッチングすることで一つのプラグを形成する工程；を含むことを特徴とする請求項１２記載の不揮発性強誘電体メモリ素子の製造方法。
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