KR100339417B1 - 비휘발성 강유전체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 효율적인 레이아웃 설계 및 셀 사이즈 감소에 적당한 비휘발성 강유전체 메모리 소자에 관한 것으로, 본 발명에 따른 비휘발성 강유전체 메모리 소자는 소자 격리층에 의해 액티브 영역이 정의된 반도체 기판, 상기 액티브 영역에 접하는 소자 격리층을 포함한 반도체 기판을 일정 깊이로 식각하여 형성된 트렌치내에 하부전극, 강유전체막, 상부전극으로 이루어진 제 2 강유전체 캐패시터, 상기 상부전극에 접하여 상기 상부전극과 동일 폭으로 형성된 제 1 스플릿 워드라인, 상기 제 1 스플릿 워드라인과 일정 거리를 두고 상기 강유전체막과 하부전극을 포함한 반도체 기판상에 제 1 절연층을 개재하여 형성된 제 2 스플릿 워드라인, 상기 제 2 스플릿 워드라인의 일측의 반도체 기판 표면내에 형성되며 상기 하부전극에 전기적으로 연결된 소오스 영역, 상기 제 2 스플릿 워드라인 타측의 반도체 기판 표면내에 형성된 드레인 영역, 상기 제 1, 2 스플릿 워드라인을 포함한 전면에 형성된 제 2 절연층, 상기 제 2 절연층을 관통하여 상기 드레인 영역과 전기적으로 연결되는 플러그층, 상기 플러그층에 전기적으로 연결되며 상기 제 1, 2 스플릿 워드라인과 서로 교차하는 방향으로 형성된 제 1 비트라인을 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 효율적인 레이아웃 설계 및 셀 사이즈 감소에 적당한 비휘발성 강유전체 메모리 소자에 관한 것이다.
일반적으로 비휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM : Dynamic Random Access Memory)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.
도 1 은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.
도 1 에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다.
비휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
이하 첨부도면을 참조하여 종래기술의 비휘발성 강유전체 메모리 소자 및 그의 제조 방법에 대해 설명하기로 한다.
도 2 는 종래기술의 비휘발성 강유전체 메모리의 단위셀을 나타낸 도면이다.
도 2 에 도시된 바와 같이, 일방향으로 형성된 비트라인(BL)과, 상기 비트라인과 교차하는 방향으로 형성된 워드라인(WL)과, 상기 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(PL)과, 상기 워드라인에 게이트가 연결되고 소오스는 상기 비트라인에 연결되는 NMOS(T1)와, 두 단자 중 제 1 단자가 상기 NMOS(T1)의 드레인에 연결되고, 제 2 단자는 상기 플레이트 라인 (PL)에 연결되는 강유전체 캐패시터(FC1)를 포함하여 구성된다.
도 3 은 종래기술의 비휘발성 강유전체 메모리 소자의 레이아웃도이다.
도 3 에 도시된 바와 같이, 서로 일정 거리를 두고 비대칭적으로 형성되는제 1 액티브 영역(11)과 제 2 액티브 영역(11a), 제 1 액티브 영역(11)을 가로지르는 방향으로 형성된 제 1 워드라인(WL1), 상기 제 1 워드라인(WL1)과 일정 거리를 두고 제 2 액티브 영역(11a)을 가로지는 방향으로 형성된 제 2 워드라인(WL2), 상기 제 1 액티브 영역(11) 일측에서 제 1, 2 워드라인들(WL1,WL2)을 가로지르는 방향을 따라 형성된 제 1 비트라인(BL1), 상기 제 2 액티브 영역(11a)의 일측에 형성되며 제 1,2 워드라인(WL1,WL2)을 가로지르는 방향으로 형성되는 제 2 비트라인 (BL2), 상기 제 1 액티브 영역(11)과 전기적으로 연결되고 제 1 워드라인(WL1)과 제 2 워드라인(WL2)에 걸쳐 형성되는 제 1 강유전체 캐패시터(FC1), 상기 제 2 액티브 영역(11a)과 전기적으로 연결되며 제 1 워드라인(WL1)과 제 2 워드라인(WL2)에 걸쳐 형성되는 제 2 강유전체 캐패시터(FC2), 상기 제 1 강유전체 캐패시터 (FC1)와 전기적으로 연결되며 상기 제 1 워드라인(WL1)상에 형성되는 제 1 플레이트 라인(PL1)과, 상기 제 2 강유전체 캐패시터(FC2)와 전기적으로 연결되며 상기 제 2 워드라인(WL2)상에 형성되는 제 2 플레이트 라인(PL2)을 포함하여 구성된다.
상기 도 3 은 단위셀을 기준으로 한 레이아웃도이며 이와 같은 종래 비휘발성 강유전체 메모리 소자는 제 1, 2 강유전체 캐패시터(FC1,FC2)가 비트라인 방향을 따라 형성되고, 제 1 플레이트 라인(PL1)은 제 1 워드라인(WL1)상에 형성되며 제 2 플레이트 라인(PL2)은 제 2 워드라인(WL2) 상에 형성된다.
이와 같은 종래 비휘발성 강유전체 메모리 소자를 보다 상세하게 설명하면 다음과 같다.
도 4 는 도 3 의 Ⅰ-Ⅰ'선에 따른 비휘발성 강유전체 메모리 소자의 구조 단면도이다.
액티브 영역 및 필드영역(42)이 정의된 기판(41), 액티브 영역 및 필드영역 (42)상에 제 1 절연층(43)을 개재하여 형성되는 제 1 워드라인(44) 및 제 2 워드라인(44a), 제 1 워드라인(44) 양측에 형성되는 제 1 소오스/드레인 불순물 영역 (45,46), 제 2 워드라인(44a) 양측에 형성되는 제 2 소오스/드레인 불순물 영역(도시되지 않음), 상기 제 1 드레인 불순물 영역(46)이 노출되도록 콘택홀을 갖고 제 1, 제 2 워드라인(44,44a)을 포함한 전면에 형성되는 제 2 절연층(47), 상기 콘택홀내에 매립된 제 1 플러그층(48a), 상기 제 1 플러그층(48a)과 제 1 비트라인(도시되지 않음)을 연결하는 제 1 메탈층(49), 상기 제 1 소오스 불순물 영역(45)이 노출되도록 콘택홀을 갖고 제 1 메탈층(49)을 포함한 전면에 형성되는 제 3 절연층 (50), 상기 콘택홀내에 매립되는 제 2 플러그층(52), 상기 제 2 플러그층(52)과 전기적으로 연결되고 상기 제 1 워드라인(44)에서부터 제 2 워드라인(44a)에 이르기까지 형성되는 베리어 메탈층(53), 상기 베리어 메탈층(53)상에 형성되는 제 1 강유전체 커패시터 (FC1)의 하부전극(54), 제 1 강유전체 커패시터의 하부전극(54)상에 차례로 적층되는 강유전체막(55) 및 제 2 강유전체 커패시터의 상부전극(56), 제 2 강유전체 커패시터의 상부전극(56)을 포함한 전면에 형성되는 제 4 절연층 (57), 제 4 절연층 (57)을 통해 상기 제 1 강유전체 커패시터(FC1)의 상부전극(56)과 전기적으로 연결되며 상기 제 1 워드라인(44)의 상측부에 상응하는 위치에 형성되는 제 1 플레이트 라인(58), 상기 제 1 플레이트 라인(58)과 일정거리를 두고 상기 제 2 워드라인 (44a)의 상측부에 상응하는 위치에 형성되는 제 2 플레이트 라인(58a)을 포함하여 구성된다.
이와 같이 구성된 종래 비휘발성 강유전체 메모리 소자의 제조방법은 다음과 같다.
도 5a 내지 도 5f는 종래 기술에 따른 비휘발성 강유전체 메모리 소자의 제조방법을 설명하기 위한 공정 단면도로써, 도 3 의 Ⅰ-Ⅰ'선에 따른 것이다.
도 5a에 도시한 바와 같이, 반도체 기판(41)의 소정부위를 식각하여 트렌치를 형성한 후, 트렌치내에 절연막을 매립하여 소자 격리층(42)을 형성한다.
이어 소자 격리층(42)을 포함한 액티브 영역의 기판상에 제 1 절연층(43)을 형성한다.
이어 제 1 절연층(43)상에 워드라인 물질층을 형성한 후 패터닝하여 서로 일정간격을 갖는 제 1, 제 2 워드라인(44,44a)을 형성한다.
도 5b에 도시한 바와 같이, 워드라인들(44,44a)을 마스크로 이용한 불순물 이온주입을 통해 상기 기판(41)과 반대 도전형을 갖는 소오스 불순물 영역(45)과 드레인 불순물 영역(46)을 형성한다.
여기서, 상기 소오스/드레인 불순물 영역(45)은 상기 제 1 워드라인(44)을 게이트 전극으로 하는 제 1 트랜지스터(T1)의 소오스/드레인 불순물 영역이다.
이후, 제 1, 제 2 워드라인(44,44a)을 포함한 기판(41) 전면에 제 2 절연층 (47)을 형성한다.
이어 제 2 절연층(47)상에 감광막(도시하지 않음)을 도포한 후 패터닝하고, 패터닝된 감광막을 마스크로 이용한 식각 공정으로 제 2 절연층(47)을 선택적으로 제거하여 드레인 불순물 영역(46)을 노출시켜 콘택홀(48)을 형성한다.
도 5c에 도시한 바와 같이, 상기 콘택홀(48)내에 도전성 물질을 매립하여 제 1 플러그층(48a)을 형성하고, 제 1 플러그층(48a)과 제 1 비트라인(B/L1)을 연결하는 제 1 메탈층(49)을 형성한다.
이때, 도면에는 도시되지 않았지만, 제 2 비트라인(B/L2)은 제 2 트랜지스터 (T2)의 드레인 불순물 영역과 전기적으로 연결된다.
이어서, 도 5d에 도시한 바와 같이, 상기 제 1 메탈층(49)을 포함한 전면에 제 3 절연층(50)을 형성한다.
이어 상기 제 3 절연층(50)상에 감광막(도시하지 않음)을 도포한 후 패터닝하고, 패터닝된 감광막을 마스크로 이용한 식각 공정으로 제 3 절연층(50)을 선택적으로 제거하여 소오스 불순물 영역(45)이 노출되는 콘택홀(51)을 형성한다.
도 5e에 도시한 바와 같이, 콘택홀(51)내에 도전성 물질을 매립하여 상기 소오스 불순물 영역(45)과 전기적으로 연결되는 제 2 플러그층(52)을 형성한다.
그리고 상기 제 2 플러그층(52)과 전기적으로 연결되도록 베리어 메탈층(53)을 형성한 후, 상기 베리어 메탈층(53)상에 제 1 강유전체 커패시터(FC1)의 하부전극(54), 강유전체막(55), 제 1 강유전체 커패시터(FC1)의 상부전극(56)을 차례로 형성한다.
도 5f에 도시한 바와 같이, 상기 제 1 강유전체 커패시터의 상부전극(56)상에 제 4 절연층(57)을 형성하고, 포토리소그래피 공정으로 제 4 절연층(57)을 선택적으로 식각하여 제 1 강유전체 커패시터의 상부전극(56)이 소정부분 노출되도록콘택홀을 형성한다.
그리고 상기 콘택홀을 통해 제 1 강유전체 커패시터 상부전극(56)과 전기적으로 연결되는 제 1 플레이트 라인(58)을 형성하면, 종래 기술에 따른 비휘발성 강유전체 메모리 소자의 제조공정이 완료된다.
여기서, 미설명 부호 '58a'는 제 2 플레이트 라인(PL2)을 지시한다.
그러나 상기와 같은 종래 불휘발성 강유전체 메모리 소자 및 그 제조방법은 다음과 같은 문제점이 있었다.
첫째, 커패시터 하부전극의 단면적을 크게하기위해 메탈을 이용하여 두껍게 형성하기 때문에 하부전극의 식각이 어렵게 되고 커패시턴스를 확보하는데 한계가 있다.
둘째, 단위 셀마다 워드라인과 플레이트 라인이 형성되므로 플레이트 라인과 인접한 셀의 워드라인이 구분될 수 있는 플레이트 형성 공간이 충분히 확보되지 않아 좁은 공간에서 플레이트 라인을 형성하여야 하므로 공정이 매우 어렵다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 반도체 기판내에 트렌치 구조의 캐패시터를 형성하여 캐패시터의 면적을 최대한 확보하여 커패시턴스를 증가시키고, 셀의 레이아웃을 보다 용이하게 설계하여 보다 손쉽게 공정을 진행할 수 있는 비휘발성 강유전체 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1 은 일반적인 강유전체의 히스테리스 루프를 나타낸 특성도
도 2 는 종래 기술의 비휘발성 강유전체 메모리 소자의 회로 구성도
도 3 은 종래 기술의 비휘발성 강유전체 메모리 소자의 레이아웃도
도 4 는 도 3 의 Ⅰ-Ⅰ'선에 따른 구조 단면도
도 5a 내지 도 5f 는 종래기술의 비휘발성 강유전체 메모리 소자의 제조 공정 단면도
도 6 은 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 소자의 회로 구성도
도 7 은 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 장치의 간략화된 구성도
도 8 은 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 장치의 동작 타이밍도
도 9 는 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 소자의 레이아웃도
도 10 은 도 9 의 Ⅱ- Ⅱ'선에 따른 구조 단면도
도 11a 내지 도 11e 는 도 9 의 레이아웃 공정도
도 12a 내지 도 12e 는 도 9의 Ⅱ- Ⅱ'선에 따른 제조 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 반도체 기판 102 : 소자격리층
103 : 트렌치 104a : 제 2 강유전체 캐패시터의 하부전극
105 : 강유전체막 106a : 제 2 강유전체 캐패시터의 상부전극
107 : 제 1 절연층 108 : 제 1 스플릿 워드라인
109 : 제 2 스플릿 워드라인 110a,110b : 소오스/드레인 영역
111 : 제 2 절연층 112 : 플러그층
113 : 비트라인 114 : 층간 보호막
상기의 목적을 달성하기 위한 본 발명에 따른 비휘발성 강유전체 메모리 소자는 소자 격리층에 의해 액티브 영역이 정의된 반도체 기판, 상기 액티브 영역에 접하는 소자 격리층을 포함한 반도체 기판을 일정 깊이로 식각하여 형성된 트렌치내에 하부전극, 강유전체막, 상부전극으로 이루어진 제 2 강유전체 캐패시터, 상기 상부전극에 접하여 상기 상부전극과 동일 폭으로 형성된 제 1 스플릿 워드라인, 상기 제 1 스플릿 워드라인과 일정 거리를 두고 상기 강유전체막과 하부전극을 포함한 반도체 기판상에 제 1 절연층을 개재하여 형성된 제 2 스플릿 워드라인, 상기 제 2 스플릿 워드라인의 일측의 반도체 기판 표면내에 형성되며 상기 하부전극에 전기적으로 연결된 소오스 영역, 상기 제 2 스플릿 워드라인 타측의 반도체 기판 표면내에 형성된 드레인 영역, 상기 제 1, 2 스플릿 워드라인을 포함한 전면에 형성된 제 2 절연층, 상기 제 2 절연층을 관통하여 상기 드레인 영역과 전기적으로 연결되는 플러그층, 상기 플러그층에 전기적으로 연결되며 상기 제 1, 2 스플릿 워드라인과 서로 교차하는 방향으로 형성된 제 1 비트라인을 포함하여 이루어지고, 그 제조 방법은 반도체 기판내에 소자격리층을 형성하는 공정, 상기 소자 격리층 및 소자 격리층 하측의 반도체 기판을 일정 깊이로 식각하여 트렌치를 형성하는 공정, 상기 트렌치 표면에 불순물 도핑층을 증착하는 공정, 상기 불순물 도핑층상에 강유전체막을 형성하는 공정, 상기 강유전체막상에 상기 트렌치가 매립되도록 메탈층을 형성하는 공정, 상기 메탈층, 강유전체막, 불순물 도핑층을 열처리하여 상부전극, 강유전체막, 하부전극으로 이루어진 강유전체 캐패시터를 형성하는 공정, 상기 강유전체 캐패시터를 포함한 전면에 상기 상부전극이 노출되도록 콘택홀을 갖는제 1 절연층을 형성하는 공정, 상기 콘택홀을 갖는 제 1 절연층상에 전극물질을 증착하고 선택적으로 패터닝하여 일정 거리를 두고 제 1 스플릿 워드라인과 제 2 스플릿 워드라인을 형성하는 공정, 상기 제 2 워드라인 양측의 반도체 기판 표면내에 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성하는 공정, 상기 제 1,2 워드라인을 포함한 전면에 상기 드레인 영역의 일정 표면이 노출되도록 콘택홀을 갖는 제 2 절연층을 형성하는 공정, 상기 콘택홀내에 금속층을 매립하여 상기 드레인 영역과 전기적으로 연결되는 플러그층을 형성하는 공정, 상기 플러그층을 포함한 제 2 절연층상에 상기 플러그층과 전기적으로 연결되고 상기 제 1, 2 스플릿 워드라인과 서로 교차하는 방향으로 비트라인을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 소자 및 그의 제조 방법에 대해 설명하면 다음과 같다.
도 6 은 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 소자의 회로 구성도이다.
도 6 에 도시된 바와 같이, 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 소자의 단위 셀은 로우(Row) 방향으로 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2), 상기 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 가로지르는 방향으로 형성된 제 1 비트라인(BL1)및 제 2 비트라인(BL2), 상기 제 1 스플릿 워드라인(SWL1)에 게이트가 연결되고 드레인이 제 1 비트라인(BL1)에 연결되는 제 1 트랜지스터(T1)와, 상기 제 1 트랜지스터(T1)의 소오스와 상기 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1)와, 상기 제 2 스플릿 워드라인(SWL2)에 게이트가 연결되고 드레인이 제 2 비트라인(BL2)에 연결되는 제 2 트랜지스터(T2)와, 상기 제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)로 구성된다.
이와 같은 단위 셀을 복수개 구성하여 도 7 과 같은 비휘발성 강유전체 메모리 장치가 구성되는데, 상기 비휘발성 강유전체 메모리 장치의 동작원리를 보다 상세하게 설명하면 다음과 같다.
도 7 은 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 장치의 간략화한 회로 구성도이다.
도 7 에 도시한 바와 같이, 로우(ROW)방향으로 제 1, 제 2 스플릿 워드라인 (SWL1,SWL2)을 한쌍으로 하는 복수개의 스플릿 워드라인쌍들이 형성되고, 상기 스플릿 워드라인쌍들을 가로지는 방향으로 형성되며 인접한 두개의 비트라인을 한쌍으로 하여 복수개의 비트라인(BL1,BL2)쌍들이 형성되고, 상기 쌍을 이루는 비트라인 사이에는 양쪽의 비트라인을 통해 전달된 데이터를 센싱하여 데이터 라인(DL) 또는 데이터 바 라인(/DL)으로 전달하는 센싱앰프(SA)들이 형성된다.
이때, 센싱앰프(SA)들을 인에이블시키기 위한 인에이블 신호(SEN)를 출력하는 센싱앰프 인에이블부가 더 구비되고, 비트라인과 데이터 라인들을 선택적으로 스위칭하는 선택스위칭부(CS)가 더 구비된다.
이와 같은 본 발명의 비휘발성 강유전체 메모리 소자의 동작을 도 8 에 도시된 타이밍도를 참조하여 설명하기로 한다.
도 8 의 T0 구간은 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인 (SWL2)이 'H(High)'로 활성화되기 이전의 구간으로써, 모든 비트라인을 NMOS의 문턱전압 레벨로 프리차아지(Precharge)시킨다.
그리고 T1 구간은 상기 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들이 모두 'H'가 되는 구간으로써, 강유전체 커패시터의 데이터가 비트라인에 전달되어 비트라인의 레벨이 변화된다.
이때, 로직 'High'로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 서로 반대극성의 전계가 가해지므로 강유전체의 극성이 파괴되면서 많은 전류가 흐르게 되어 비트라인에 높은 전압이 유기된다.
반면에 로직 'Low'로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 동일한 극성의 전계가 가해지므로 강유전체의 극성이 파괴되지 않아 전류가 적게 흐르게 되어 비트라인에 약간 작은 전압을 유기하게 된다.
또한 비트라인에 셀 데이터가 충분히 실리면 센싱앰프를 활성화시키기 위해 센싱앰프 인에이블신호(SEN)를 하이(high)로 천이시켜 비트라인의 레벨을 증폭하게 된다.
한편, 파괴된 셀의 로직 'H' 데이터는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 하이(high)인 상태에서 복구할 수 없으므로 다음의 T2,T3구간에서 리스토어(Restore)될 수 있도록 한다.
이어, T2 구간은 제 1 스플릿 워드라인(SWL1)이 로우(low)로 천이되고 제 2스플릿 워드라인(SWL2)은 하이(high)상태를 계속 유지하는 구간으로써, 제 2 트랜지스터(T2)는 턴 온(On)상태가 된다.
이때, 해당 비트라인이 하이상태라면 하이 데이터가 제 2 강유전체 커패시터 (FC2)의 한쪽 전극에 전달되어 제 1 스플릿 워드라인(SWL1)의 로우(low)상태와 비트라인의 하이(high)레벨 사이에 로직 '1' 상태가 복구된다.
그리고 T3 구간은 상기 제 1 스플릿 워드라인(SWL1)이 다시 하이(high)로 천이되고 제 2 스플릿 워드라인(SWL2)은 로우(low)상태로 천이되는 구간으로써, 제 1 트랜지스터(T1)가 턴 온상태가 된다.
이때 해당 비트라인이 하이상태라이면 하이 데이터가 제 1 강유전체 커패시터(FC1)의 한쪽 전극에 전달되므로써 제 2 스플릿 워드라인(SWL2)의 하이 레벨 사이에 로직 '1' 상태가 복구된다.
도 9 는 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 소자의 레이아웃도로서, 단위 셀을 예로 하여 도시한 것이다.
도 9 에 도시된 바와 같이, 서로 일정 간격을 두고 비대칭적으로 형성되는 제 1 액티브 영역(101a)과 제 2 액티브 영역(101b), 상기 제 1 액티브 영역(101a)에 접하는 필드영역내에 형성되며 제 1 액티브 영역(101a)과 서로 교차하는 방향으로 형성된 제 2 강유전체 캐패시터(FC2), 상기 제 2 액티브 영역(101b)에 접하는 필드 영역내에 형성되며 상기 제 2 액티브 영역(101b)과 서로 교차하는 방향으로 형성된 제 1 강유전체 캐패시터(FC1), 상기 제 2 강유전체 캐패시터(FC1) 상부에 형성되며 상기 제 2 강유전체 캐패시터(FC1)와 동일 방향으로 형성된 제 1 스플릿워드라인(SWL1), 상기 제 1 스플릿 워드라인(SWL1)과 일정 거리를 두고 상기 제 1 강유전체 캐패시터(FC1) 상부에 형성되며 상기 제 1 강유전체 캐패시터(FC1)와 동일 방향으로 형성된 제 2 스플릿 워드라인(SWL2), 상기 제 1, 2 스플릿 워드라인 (SWL1,SWL2)을 가로지르는 방향으로 형성되며 상기 제 1 액티브 영역(101a)과 제 2 강유전체 캐패시터(FC2)의 상부에 형성된 제 1 비트라인(BL1), 상기 제 1,2 스플릿 워드라인(SWL1,SWL2)을 가로지르는 방향으로 형성되며 상기 제 2 액티브 영역 (101b)과 제 1 강유전체 캐패시터(FC1)의 상부에 형성된 제 2 비트라인(BL2)을 포함하여 구성된다.
여기서 제 1 스플릿 워드라인(SWL1)은 제 1 트랜지스터(T1)의 게이트 전극이 되고 제 2 스플릿 워드라인(SWL2)은 제 2 트랜지스터(T2)의 게이트 전극이 된다.
또한 상기 제 2 강유전체 캐패시터(FC2)의 하부전극은 제 1 액티브 영역 (101a)과 전기적으로 연결되고 제 1 강유전체 캐패시터(FC1)의 하부전극은 제 2 액티브 영역(101b)과 전기적으로 연결된다.
그리고 상기 제 2 강유전체 캐패시터(FC2)의 상부전극은 제 1 스플릿 워드라인(SWL1)과 전기적으로 연결되고 제 1 강유전체 캐패시터(FC1)의 상부전극은 제 2 스플릿 워드라인(SWL2)과 전기적으로 연결된다.
도 10 은 도 9 의 Ⅱ- Ⅱ'선에 따른 구조 단면도이다.
도 10 에 도시된 바와 같이, 소자 격리층(102)에 의해 액티브 영역이 정의된 반도체 기판(101)과, 상기 액티브 영역에 접하는 소자 격리층(102) 및 상기 소자 격리층(102) 하측의 반도체 기판(101)을 일정 깊이로 식각하여 형성된 트렌치의 하면 및 측면에 접하여 형성되고 하부전극(104a), 강유전체막(105), 상부전극(106a)으로 이루어진 제 2 강유전체 캐패시터(FC2)), 상기 상부전극(106a)상에 상기 상부전극(106a)과 동일 폭으로 형성된 제 1 스플릿 워드라인(108)과, 상기 제 1 스플릿 워드라인(108)과 일정 거리를 두고 상기 강유전체막(105)과 하부전극(104a)을 포함한 반도체 기판(101)상에 제 1 절연층(107)을 개재하여 형성된 제 2 스플릿 워드라인(109)과, 상기 제 2 스플릿 워드라인(109)의 일측의 반도체 기판(101) 표면내에 형성되며 상기 하부전극(104a)에 전기적으로 연결된 소오스 영역(110a)과, 상기 제 2 스플릿 워드라인(109) 타측의 반도체 기판(101) 표면내에 형성된 드레인 영역 (110b)과, 상기 제 1, 2 스플릿 워드라인(108,109)을 포함한 전면에 형성된 제 2 절연층(111)과, 상기 제 2 절연층(111)을 관통하여 상기 드레인 영역(110b)과 전기적으로 연결되는 플러그층(112)과, 상기 플러그층(112)에 전기적으로 연결되며 상기 제 1, 2 스플릿 워드라인(108,109)과 서로 교차하는 방향으로 형성된 제 1 비트라인(113)을 포함하여 이루어진다.
여기서 상기 제 1 비트라인(113)상에 층간 보호막(114)이 형성되며, 상기 하부전극(104a)은 상기 트렌치 표면에 증착된 N 형 불순물 도핑층이 열처리 후 반도체 기판(101)내로 확산되어 형성된다.
이어 도 10 의 본 발명의 실시예의 레이아웃 공정에 대해 설명하면 다음과 같다.
도 11a 내지 도 11e 는 도 10 의 레이아웃 공정도이다.
도 11a 에 도시된 바와 같이, 반도체 기판(101)에 일정 간격을 가지고 비대칭적으로 형성되도록 액티브 영역(101a,101b)들을 정의한다.
이어 상기 액티브 영역들(101a,101b) 이외의 부분은 필드영역(소자 격리층)으로써 트랜치 아이솔레이션(Trench Isolation)공정으로 형성한다.
도 11b에 도시된 바와 같이, 트렌치아이솔레이션 공정을 이용하여 상기 제 1 액티브 영역(101a)에 접하는 필드영역(도면에서 상측)을 일정 깊이로 식각하여 제 1, 2 강유전체 캐패시터 영역(FC1,FC2)을 정의한다.
도면에 도시되지 않았지만, 상기 제 2 강유전체 캐패시터 영역(FC2)은 상기 필드영역 및 필드영역 하측의 기판(101)을 포함하여 일정깊이로 식각하여 형성하고, 하부전극, 강유전체막, 상부전극으로 이루어진다.
도 11c에 도시된 바와 같이, 상기 제 1 ,2 강유전체 캐패시터(FC1,FC2)의 상부에 동일한 방향을 따라 서로 일정 간격을 갖는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)을 형성한다.
이 때 제 1 스플릿 워드라인(SWL1)은 제 1 트랜지스터(T1)의 게이트 전극이 되고 제 2 스플릿 워드라인(SWL2)은 제 2 트랜지스터(T2)의 게이트 전극이 된다.
또한 상기 제 1 스플릿 워드라인(SWL1)은 상기 제 2 강유전체 캐패시터(FC2)의 상부전극에 전기적으로 연결된다.
이후, 도면에 도시되지 않았지만, 상기 제 2 스플릿 워드라인(SWL2) 양측의 기판에 상기 기판과 반대도전형의 불순물 이온주입을 실시하여 제 1 소오스/드레인 불순물 영역들을 형성하고, 동시에 제 1 스플릿 워드라인(SWL1) 양측의 기판에도 동일한 공정을 통해 제 2 소오스/드레인 불순물 영역들을 형성한다.
도 11d에 도시된 바와 같이, 상기 제 1, 2 스플릿 워드라인(SWL1,SWL2)을 포함한 전면에 제 2 절연층을 형성한 후, 상기 제 2 절연층을 선택적으로 식각하여 상기 드레인 영역들이 노출되도록 비트라인 콘택(BC)을 형성한다.
도 11e에 도시된 바와 같이, 상기 비트라인 콘택(BC)과 전기적으로 연결되며, 상기 제 1 ,2 액티브 영역 (101a,101b)과 동일 방향으로 제 1, 2 비트라인 (BL1,BL2)을 형성한다.
이어 도면에 도시되지 않았지만, 상기 제 1,2 비트라인(BL1,BL2)을 포함한 전면에 층간 보호막을 형성하면 본 발명의 실시에에 따른 비휘발성 강유전체 메모리 소자의 레이아웃 설계가 완료된다.
이하 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 소자의 제조 방법에 대해 설명하면 다음과 같다.
도 12a 내지 도 12e 는 도 9 의 Ⅱ- Ⅱ'선에 따른 제조 공정 단면도이다.
도 12a에 도시된 바와 같이, P형 반도체 기판(101)내에 소자를 분리하기 위한 소자 격리층(102)을 형성하여 액티브 영역을 정의하고 상기 소자 격리층(102)을 포함한 전면에 감광막을 도포한다.
이어 노광 및 현상 공정으로 상기 소자 격리층(102)상의 감광막을 선택적으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 격리층 (102)의 일부분을 식각한다.
이어 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 격리층(102) 하측의 반도체 기판(101)을 일정 깊이로 식각하여 트렌치(103)를 형성한다.
여기서 상기 트렌치(103)는 이후 형성되는 제 2 강유전체 캐패시터(FC2) 영역에 해당한다.
이어 상기 식각 마스크로 이용된 감광막을 제거하고 전면에 세정(cleaning)을 실시한 후, 상기 트렌치(103)를 포함한 전면에 N 형 불순물 도핑층(104)을 증착한다.
이 때 상기 트렌치(103) 하면 및 측면의 반도체 기판(101) 표면에 N 형 불순물이 흡착(absorption)된다.
도 12b에 도시된 바와 같이, 상기 N 형 불순물 도핑층(104)을 포함한 전면에 강유전체막(105)을 증착한다.
이어 상기 강유전체막(105)상에 금속층(106)(또는 금속 산화물층)을 증착하는데, 상기 트렌치(103) 영역이 매립되어 전면에 증착되도록 한다.
여기서 상기 금속층(106)(또는 금속 산화물층)은 화학적 기상 증착법 (CVD; Chemical Vapor Deposition) 또는 스퍼터링(Sputtering) 증착을 이용하여 증착된다.
또한 상기 금속층(106)(또는 금속 산화물층)은 강유전체 캐패시터의 전극, 특히 상부전극 물질로 이용되고, 백금(Pt), 루테늄(Ru), 산화루테늄(RuO2)등을 이용한다.
도 12c에 도시된 바와 같이, 화학적 기계 연마(CMP;Chemical Mechanical Polishing) 공정을 실시하여 상기 금속층(106)을 연마하고, 상기 강유전체막(105), N 형 불순물 도핑층(104)을 차례로 연마한다.
이 때 상기 트렌치(103)를 제외한 반도체 기판(101) 및 소자 격리층(102)의 표면이 노출된다.
즉 상기 반도체 기판(101)의 액티브 영역은 노출되나, 상기 트렌치(103)는 3개층 즉, 금속층(106)/강유전체막(105)/N 형 불순물 도핑층(104)이 남아 있다.
이어 전면에 어닐링(annealing) 공정을 진행하면 상기 금속층(106)은 강유전체 캐패시터의 상부 전극(106a)이 되고, 상기 강유전체막(105)은 히스테리스 루프 특성을 나타내는 물질로 변환된다.
또한 상기 N 형 불순물 도핑층(104)은 확산되어 상기 트렌치(103) 하면 및 측면에 N 형 접합층, 즉 강유전체 캐패시터의 하부전극(104a)이 된다.
이와 같이 열처리 후 상기 상부전극(106a)/강유전체막(105)/하부전극(104a)으로 이루어진 제 2 강유전체 캐패시터(FC2)가 형성된다.
이어 상기 제 2 강유전체 캐패시터(FC2)의 상부전극(106a)을 포함한 전면에 제 1 절연층(107) 즉 게이트 산화막을 형성하는데, 상기 제 1 절연층(107)은 SiO2나 강유전체물질을 이용한다.
여기서 상기 강유전체 물질로는 PZT(Lead Zirconium Titanium Oxide;Pb Zr TiO3), SBT(Sn Ba TiO3)등을 이용한다.
이어 상기 제 2 강유전체 캐패시터(FC2)의 상부전극(106a)을 제외한 상부에만 남도록 상기 제 1 절연층(107)을 제거한다.
여기서 상기 제 2 강유전체 캐패시터의 상부전극(106a)이 노출되도록 제 1절연층(107)을 제거하므로써 후에 형성되는 제 1 스플릿 워드라인(SWL1)과 상기 상부전극(106a)을 전기적으로 연결하기 위한 콘택홀이 형성된다.
도 12d에 도시된 바와 같이, 상기 콘택홀을 포함한 전면에 메탈등의 게이트 전극 물질을 증착한 후, 상기 게이트 전극 물질상에 감광막을 도포한다.
이어 노광 및 현상으로 상기 감광막을 선택적으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 게이트 전극 물질을 선택적으로 제거한다.
이 때, 상기 상부전극(106a)과 전기적으로 연결되는 제 1 스플릿 워드라인 (108)이 형성되고, 상기 제 1 스플릿 워드라인(108)과 일정 거리를 두고 상기 반도체 기판(101)상의 제 1 절연층(107)상에 제 2 스플릿 워드라인(109)이 형성된다.
이어 상기 제 2 스플릿 워드라인(109)을 마스크로 이용한 N 형 불순물 이온 주입으로 상기 제 2 스플릿 워드라인(109) 양측의 반도체 기판(101) 표면내에 소오스 영역(110a)과 드레인 영역(110b)을 형성한다.
이 때 상기 소오스 영역(110a)은 상기 제 2 강유전체 캐패시터의 하부전극 (104a)에 접하게 되고, 상기 소오스 영역(110a)와 하부전극(104a)은 모두 N 형 불순물 확산층이므로 전기적으로 연결된다.
도 12e에 도시된 바와 같이, 상기 제 1, 2 스플릿 워드라인(108,109)을 포함한 전면에 제 2 절연층(111) 즉 ILD막을 증착한 후, 상기 드레인 영역(110b)의 일정 표면이 노출되도록 상기 제 2 절연층(111)을 선택적으로 제거하여 콘택홀을 형성한다.
이어 상기 콘택홀내에 텅스텐과 같은 메탈을 매립하여 플러그층(112)을 형성하는데, 상기 플러그층(112)은 상기 드레인 영역(110b)과 전기적으로 연결되고 비트라인이 형성될 부위까지 확장된다.
이어 상기 플러그층(112)을 포함한 제 2 절연층(111)상에 메탈을 증착한 후, 상기 메탈을 선택적으로 패터닝하여 상기 플러그층(112)을 통해 드레인 영역(110b)과 전기적으로 연결되는 비트라인(113)을 형성한다.
이어 상기 비트라인(113)을 포함한 전면에 층간 보호막(114)을 증착하여 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 소자를 완성한다.
전술한 바와 같이 본 발명에 따른 비휘발성 강유전체 메모리 소자는 반도체 기판내에 트렌치 구조를 이용하여 강유전체 캐패시터를 형성하므로, 강유전체 캐패시터의 레이아웃 공정을 단순화할 수 있다.
또한 기판내에 강유전체 캐패시터를 형성하여 캐패시터의 면적을 증가시킬 수 있으므로, 강유전체 메모리 셀의 강유전체 캐패시턴스를 증가시킬 수 있는 효과가 있다.
Claims (9)
- 소자 격리층에 의해 액티브 영역이 정의된 반도체 기판,상기 액티브 영역에 접하는 소자 격리층을 포함한 반도체 기판을 일정 깊이로 식각하여 형성된 트렌치내에 하부전극, 강유전체막, 상부전극으로 이루어진 강유전체 캐패시터,상기 상부전극에 접하여 상기 상부전극과 동일 폭으로 형성된 제 1 스플릿 워드라인,상기 제 1 스플릿 워드라인과 일정 거리를 두고 상기 강유전체막과 하부전극을 포함한 반도체 기판상에 제 1 절연층을 개재하여 형성된 제 2 스플릿 워드라인,상기 제 2 스플릿 워드라인의 일측의 반도체 기판 표면내에 형성되며 상기 하부전극에 전기적으로 연결된 소오스 영역,상기 제 2 스플릿 워드라인 타측의 반도체 기판 표면내에 형성된 드레인 영역,상기 제 1, 2 스플릿 워드라인을 포함한 전면에 형성된 제 2 절연층,상기 제 2 절연층을 관통하여 상기 드레인 영역과 전기적으로 연결되는 플러그층,상기 플러그층에 전기적으로 연결되며 상기 제 1, 2 스플릿 워드라인과 서로 교차하는 방향으로 형성된 비트라인을 포함하여 이루어짐을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 제 1 항에 있어서,상기 하부전극은 N 형 불순물 도핑층을 이용하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 제 1 항에 있어서,상기 상부전극은 Pt,Ru,RuO2를 이용하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 제 1 항에 있어서,상기 제 1 절연층은 PZT 또는 SBT 를 이용하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 반도체 기판내에 소자격리층을 형성하는 공정,상기 소자 격리층 및 소자 격리층 하측의 반도체 기판을 일정 깊이로 식각하여 트렌치를 형성하는 공정,상기 트렌치 표면에 불순물 도핑층을 증착하는 공정,상기 불순물 도핑층상에 강유전체막을 형성하는 공정,상기 강유전체막상에 상기 트렌치가 매립되도록 메탈층을 형성하는 공정,상기 메탈층, 강유전체막, 불순물 도핑층을 열처리하여 상부전극, 강유전체막, 하부전극으로 이루어진 강유전체 캐패시터를 형성하는 공정,상기 강유전체 캐패시터를 포함한 전면에 상기 상부전극이 노출되도록 콘택홀을 갖는 제 1 절연층을 형성하는 공정,상기 콘택홀을 갖는 제 1 절연층상에 전극물질을 증착하고 선택적으로 패터닝하여 일정 거리를 두고 제 1 스플릿 워드라인과 제 2 스플릿 워드라인을 형성하는 공정,상기 제 2 워드라인 양측의 반도체 기판 표면내에 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성하는 공정,상기 제 1,2 워드라인을 포함한 전면에 상기 드레인 영역의 일정 표면이 노출되도록 콘택홀을 갖는 제 2 절연층을 형성하는 공정,상기 콘택홀내에 금속층을 매립하여 상기 드레인 영역과 전기적으로 연결되는 플러그층을 형성하는 공정,상기 플러그층을 포함한 제 2 절연층상에 상기 플러그층과 전기적으로 연결되고 상기 제 1, 2 스플릿 워드라인과 서로 교차하는 방향으로 비트라인을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 1 스플릿 워드라인은 상기 강유전체 캐패시터의 상부전극과 전기적으로 연결되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 소오스 영역은 상기 강유전체 캐패시터의 하부전극과 전기적으로 연결되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 1 스플릿 워드라인은 상기 강유전체 캐패시터와 동일 방향으로 형성되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 강유전체 캐패시터의 하부전극은 상기 불순물 도핑층의 열처리 후 상기 반도체 기판내로 확산되어 형성되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제조 방법.
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