KR0183878B1 - 강유전체 트랜지스터 스토리지 셀로 형성된 반도체 메모리장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 210000000352 storage cell Anatomy 0.000 title description 4
- 239000000126 substance Substances 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 9
- 230000015654 memory Effects 0.000 claims description 11
- 238000000206 photolithography Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 14
- 210000004027 cell Anatomy 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 5
- 230000010287 polarization Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- 229910020684 PbZr Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005621 ferroelectricity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 231100000572 poisoning Toxicity 0.000 description 1
- 230000000607 poisoning effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
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Abstract
신규한 강유전체 메모리장치 및 그 제조방법이 개시되어 있다. 반도체기판에 제공된 소오스 및 드레인 영역들과, 상기 소오스 영역과 드레인 영역 사이의 상기 반도체기판을 식각하여 형성된 트렌치의 내벽을 따라 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제1게이트전극을 갖는 강유전체 트랜지스터; 및 상기 강유전체 트랜지스터에 인접한 상기 반도체기판에 제공된 채널 영역과, 상기 채널 영역 상에 게이트절연막을 개재하여 형성된 제2게이트전극을 갖는 스위칭 트랜지스터를 구비한다. 단순하고 용이한 공정으로 제조 단가가 낮고 소자 특성이 우수한 강유전체 메모리장치를 제공할 수 있다.
Description
제1도는 종래의 강유전체 메모리장치의 셀 구조를 나타내는 단면도.
제2도는 본 발명에 의한 강유전체 메모리장치의 셀 구조를 나타내는 단면도.
제3a도 내지 제3f도는 본 발명에 의한 강유전체 메모리장치의 제조방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
100, 3 : 반도체기판 102, 2 : 드레인 영역
104, 16 : 소오스 영역 106, 4 : 강유전체막
108, 15 : 게이트절연막 110a : 제1게이트전극
110b : 제2게이트전극 WL1, WL1a : 제1워드라인
WL2, WL2a : 제2워드라인 13, 14 : 층간절연막
116, SL : 소오스라인 120, BL : 비트라인
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 강유전체(ferroelectric) 트랜지스터 스토리지 셀로 형성되는 강유전체 메모리(FRAM) 장치의 셀 구조 및 그 제조방법에 관한 것이다.
다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM)는 높은 집적도와 빠른 동작속도라는 장점을 가지는 반면, 셀의 축적용량에 축적된 정보전하가 누설전류에 의해 시간이 지나면서 감소하므로 이를 위해 리프레쉬(refresh)라고 불리는 정보재생동작이 요구된다는 단점을 갖는다. 한편, 스태틱 랜덤 억세스 메모리(static random access memory; SRAM), EEPROM(electrically erasable programmable read only memory), 플래쉬 메모리 등은 데이터의 저장면에서는 장점을 가지나, 동작전압이 높거나 고집적화가 어렵거나 동작속도가 느리다는 단점을 갖는다. 이에, 강유전체 메모리(FRAM)는 강유전성이라는 물질의 물리적 특성을 이용하여 소자를 제조하게 되므로, 상기한 양쪽의 장점을 모두 살릴 수 있다는 큰 잇점을 갖는다. 강유전성이란 어떤 물질에 전압을 가하면 전기쌍극자(electric dipole)들이 전계방향으로 배열(polarization)되면 이러한 배열은 전압을 제거하여도 감소하기만 할 뿐 어느정도의 잔류분극(remnant polarization)을 보유하게 되는 성질을 말한다. 이러한 잔류분극을 데이터의 저장으로 이용하면, 외부의 전압이 없어도 데이터의 저장이 가능해진다.
강유전체 불활성 메모리는 크게 두가지 방식으로 구분되는데, 강유전체 캐패시터의 축적된 전하량의 변화를 검출하는 방식과 강유전체의 자발분극에 의한 반도체의 저항변화를 검출하는 방식이 그것이다. 강유전체 캐패시터의 축적 전하량을 검출하는 방식에는 하나의 캐패시터와 하나의 트랜지스터로 단위셀을 형성하는 구조가 대표적이다. 이 방식은 DRAM에서 널리 사용되고 있는 것으로, 상보형모스(CMOS) 구조 위에 두꺼운 층간절연막을 형성하고 그위에 강유전체 캐패시터를 형성하는 구조이다. 이 방식은 강유전체의 전극을 구성하는 재료가 그 하부에 위치하는 CMOS에 미치는 영향을 적게 할 수 있다는 장점을 갖지만, 데이터의 독출시 데이터가 없어져 버리는 문제점(destructive reda out)을 갖고 있다.
두 번째 방식인 강유전체의 자발분극에 의한 반도체의 저항변화를 검출하는 방식으로는, MFT FET(Metal-Ferroelectric-Semiconductor FET)와 MFMIS FET(Metal-ferroelectric-Metal-Insulator-Semiconductor FET)의 두가지 구조가 대표적이다. 이 방식은 하나의 트랜지스터로 단위셀을 형성하는 구조이므로, 1-트랜지스터/1-캐패시터의 구종인 DRAM에 비해 셀 면적을 작게 할 수 있다. 또한, 불활성 소자이면서도 플래쉬 메모리와 같이 긴 쓰기(write) 시간이 소요되지 않으며, 데이터의 독출 후에도 데이터가 유지되는 비파괴적 독출(nondestructive read out)이 가능하다. 이러한 1-트랜지스터 구조의 강유전체 불활성 메모리장치를 동작시키기 위해서는 스위칭 트랜지스터가 필요하게 되므로, 결국 강유전체 메모리 트랜지스터와 스위칭 트랜지스터로 단위셀을 형성한다.
제1도는 미합중국 특허공보 제5,412,596호에 개시되어 있는 1-트랜지스터 구조의 강유전체 메모리장치의 셀을 나타내는 단면도이다.
제1도를 참조하면, p형 반도체기판(3) 상에 강유전체막(4), 소오스영역(16), 드레인 영역(2), 및 제1게이트전극으로 이루어진 강유전체트랜지스터(FT)를 형성한 후, 그 위에 상기 강유전체 트랜지스터(FT)의 제1게이트전극과 후속 공정에서 형성될 스위칭 트랜지스터의 제2게이트전극을 절연시키기 위한 층간절연막(13)을 형성한다. 이어서, 스위칭 트랜지스터의 게이트절연막(15)을 형성한 후, 그 위헤 제2게이트전극을 형성하여 스위칭 트랜지스터(ST)를 완성한다. 여기서, 상기 드레인 영역(2)과 소오스영역(16) 사이에 정의된 채널 영역은 상기 강유전체막(4)에 의해 부분적으로 커버되며, 그 나머지 부분은 상기 게이트절연막(15)을 개재한 제2게이트전극에 의해 커버된다. 상기 제1 및 제2게이트전극은 각각 제2워드라인(WL2a) 및 제1워드라인(WL1a)에 연결된다. 또한, 강유전체 트랜지스터(FT) 또는 스위칭 트랜지스터(ST)의 드레인 영역(2)은 비트라인(BL)과 연결되며, 그 소오스영역(16)은 소오스 라인(SL)에 연결된다. 여기서, 미설명부호 14는 층간절연막을 의미한다.
상술한 종래방법에 의한 강유전체 메모리장치는 강유전체 트랜지스터와 스위칭 트랜지스터를 절연시키기 위한 층간절연막이 필요하며, 스위칭 트랜지스터의 게이트전극용 도전층의 증착 및 식각 공정이 별도로 추가되어 그 공정이 복잡하다. 또한, 스위칭 트랜지스터의 게이트전극이 두 트랜지스터(FT, ST)의 단차를 가로질러 존재하기 때문에, 강유전체 트랜지스터와 스위칭 트랜지스터 사이의 채널 영역에서 게이트전압에 의해 턴-온(turn-on)되지 않는 부분이 생기게 되어 소자의 특성을 저하시킬 수 있다.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점들을 해결하기 위한 것으로, 간단한 공정으로 소자 특성이 우수한 강유전체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 강유전체 메모리장치를 제조하는데 특히 적합한 강유전체 메모리장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판에 제공된 소오스 및 드레인 영역들과, 상기 소오스 영역과 드레인 영역 사이의 상기 반도체기판을 식각하여 형성된 트렌치의 내벽을 따라 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제1게이트전극을 갖는 강유전체 트랜지스터; 및 상기 강유전체 트랜지스터에 인접한 상기 반도체기판에 제공된 채널 영역과, 상기 채널 영역상에 게이트절연막을 개재하여 형성된 제2게이트전극을 갖는 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 스위칭 트랜지스터의 제2게이트전극을 연결하는 제1워드라인, 상기 강유전체 트랜지스터의 제1게이트전극을 연결하는 제2워드라인, 상기 강유전체 트랜지스터 또는 스위칭 트랜지스터의 어느 하나의 드레인 영역을 연결하는 비트라인, 및 상기 강유전체 트랜지스터 또는 스위칭 트랜지스터의 어느 하나의 소오스 영역을 연결하는 소오스라인을 더 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체기판 상에 소자분리영역을 형성하여 활성영역을 정의하는 단계; 상기 반도체기판의 활성영역을 소정깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물 전면에 강유전체막을 증착하고, 사진식각 공정으로 상기 트렌치 이외의 부부넹 증착된 상기 강유전체막을 제거하는 단계, 상기 결과물 전면에 게이트절연막 및 제1도전층을 차례로 형성하는 단계; 및 사진공정으로 스위칭 트랜지스터의 게이트전극이 형성될 부분을 마스킹하고 상기 제1도전층을 에치백(etch back)함으로써, 강유전체 트랜지스터의 제1게이트전극과 스위칭 트랜지스터의 제2게이트전극을 형성함과 동시에, 상기 제1 및 제2게이트전극을 서로 절연시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제2도는 본 발명에 의한 강유전체 메모리장치의 셀 구조를 나타내는 단면도이다.
제2도를 참조하면, 제1도전형, 예컨대 p형의 반도체기판(100)에 제2도전형, 예컨대 n+형의 드레인 영역(102) 및 소오스 영역(104)이 형성된다. 상기 드레인 영역(102)과 소오스 영역(104) 사이의 반도체기판(100)에는 채널 영역이 제공된다. 상기 채널 영역의 일부분을 소정깊이로 식각하여 트렌치(T)가 형성된다. 상기 트렌치(T)의 내벽을 따라 강유전체막(106)이 형성되고 그 위헤 제1게이트전극이 형성되어 강유전체 트랜지스터(FT)를 이룬다. 상기 강유전체 트랜지스터(FT)가 형성된 부분을 제외한 채널 영역 상에 게이트절연막(108)을 개재하여 제2게이트전극이 형성됨으로써, 스위칭 트랜지스터(ST)를 이룬다. 이와같이, 본 발명의 강유전체 트랜지스터와 스위칭 트랜지스터는 채널 영역에서 직렬로 연결되어 형성된다.
상기 강유전체 트랜지스터(FT)의 소오스전극과 상기 스위칭 트랜지스터(ST)의 드레인전극이 연결되어 스토리지 셀을 형성한다. 이때, 상기 두 트랜지스터(FT, ST)는 서로 교체될 수 있음은 물론이다. 이 경우, 강유전체 트랜지스터(FT)의 소오스전극은 소오스라인(116)에 접지되면, 상기 스위칭 트랜지스터(ST)의 드레인전극은 비트라인(120)에 연결된다. 또한, 제1워드라인(WL1)이 상기 스위칭 트랜지스터의 제2게이트전극에 연결되며, 제2워드라인(WL2)이 상기 강유전체 트랜지스터의 제1게이트전극에 연결된다.
제3a도 내지 제3f도는 본 발명에 의한 강유전체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제3a도를 참조하면, p형의 반도체기판(100) 상에 통상의 소자분리 공정을 실시하여 활성영역과 소자분리영역을 형성한다. 이어서, 상기 반도체기판(100)의 활성영역 내의 강유전체 트랜지스터가 형성될 영역을 소정깊이로 식각하여 트렌치(T)를 형성한다.
제3b도를 참조하면, 상기 트렌치(T)가 형성된 결과물 전면에 PZT(PbZr1-xTixO3), PLZT((Pb1-xLax)(Zr1-yTiy)1-x/4,O3와 같은 강유전체막(106)을 증착한다. 이어서, 사진식각 공정으로 상기 트렌치(T)이외의 부분에 증착된 강유전체막(106)을 제거한다.
제3c도를 참조하면, 상기 결과물 전면에 게이트절연막(108)을 형성한다.
제3d도를 참조하면, 상기 게이트절연막(108) 상에 게이트전극용 도전층(110)을 형성한다. 이때, 상기 도전층(110)은 인(phosphorus)과 같은 불순물이 도우프된 폴리실리콘 또는 플라티늄(platinum)과 같은 금속으로 형성한다.
제3e도를 참조하면, 사진공정으로 상기 도전층(110) 상의 스위칭 트랜지스터가 형성될 영역에만 마스크층(111)을 형성한다.
제3f도를 참조하면, 상기 마스크층(111)을 이용하여 노출된 상기 도전층(110)을 에치백함으로써, 강유전체 트랜지스터의 제1게이트전극(110a)과 스위칭 트랜지스터의 제2게이트전극(110b)을 형성함과 동시에, 상기 제1 및 제2게이트전극(110a, 110b)을 서로 절연시킨다. 이어서, 상기 마스크층(111)을 제거한 후, 도시하지는 않았으나, 상기 제1 및 제2게이트전극(110a, 110b)을 이온주입마스크로 이용하여 n형의 불순물을 고농도로 이온주입함으로써, n+형의 드레인 영역 및 소오스 영역을 형성한다. 다음에, 상기 결과물 전면에 제1층간절연막을 형성한 후, 사진식각 공정으로 상기 제1층간절연막을 식각하여 상기 소오스 영역을 노출시키는 제1콘택홀을 형성한다. 이어서, 상기 결과물 전면에 도전층을 증착하고 이를 패터닝하여 상기 제1콘택홀을 통해 상기 소오스 영역에 연결되는 소오스라인을 형성한다. 계속해서, 상기 결과물 전면에 제2층간절연막을 형성한 후, 사진식각 공정으로 상기 제2층간절연막을 식각하여 상기 드레인 영역을 노출시키는 제2콘택홀을 형성한다. 이어서, 상기 결과물 전면에 도전층을 증착하고 이를 패터닝하여 상기 제2콘택홀을 통해 상기 드레인 영역에 연결되는 비트라인을 형성한다. 그 결과, 강유전체 트랜지스터와 스위칭 트랜지스터로 이루어진 스토리지 셀을 갖는 강유전체 메모리장치가 완성된다.
상술한 바와 같이 본 발명에 의하면, 강유전체 트랜지스터와 스위칭 트랜지스터의 제1 및 제2 게이트전극을 동일한 단계에서 에치백 공정으로 함께 형성함과 동시에, 서로 절연시키게 된다. 따라서, 종래방법에 비해 공정 수가 적어지고, 강유전체 트랜지스터와 스위칭 트랜지스터 상이의 채널의 연속성이 유지된다. 따라서, 간단한 공정으로 용이하게 형성할 수 있으며, 제조 단가가 낮고 소자 특성이 우수한 강유전체 메모리장치 및 그 제조방법을 제공할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (3)
- 반도체기판에 제공된 소오스 및 드레인 영역들과, 상기 소오스 여역과 드레인 영역 사이의 상기 반도체기판을 식각하여 형성된 트렌치의 내벽을 따라 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제1게이트전극을 갖는 강유전체 트랜지스터; 및 상기 강유전체 트랜지스터에 인접한 상기 반도체기판에 제공된 채널 영역과, 상기 채널 영역 상에 게이트절연막을 개재하여 형성된 제2게이트전극을 갖는 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 스위칭 트랜지스터의 제2게이트전극을 연결하는 제1워드라인, 상기 강유전체 트랜지스터의 제1게이트전극을 연결하는 제2워드라인, 상기 강유전체 트랜지스터 또는 스위칭 트랜지스터의 어느 하나의 드레인 영역을 연결하는 비트라인, 및 상기 강유전체 트랜지스터 또는 스위칭 트랜지스터의 어느 하나의 소오스 영역을 연결하는 소오스라인을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제1도전형의 반도체기판 상에 소자분리영역을 형성하여 활성영역을 정의하는 단계; 상기 반도체 기판의 활성영역을 소정깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물 전면에 강유전체막을 증착하고, 사진식각 공정으로 상기 트렌치 이외의 부분에 증착된 상기 강유전체막을 제거하는 단계; 상기 결과물 전면에 게이트절연막 및 제1도전층을 차례로 형성하는 단계; 및 사진공정으로 스위칭 트랜지스터의 게이트전극이 형성될 부분을 마스킹하고 상기 제1도전층을 에치백함으로써, 강유전체 트랜지스터의 제1게이트전극과 스위칭 트랜지스터의 제2게이트전극을 형성함과 동시에, 상기 제1 및 제2게이트전극을 서로 절연시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020365A KR0183878B1 (ko) | 1996-06-07 | 1996-06-07 | 강유전체 트랜지스터 스토리지 셀로 형성된 반도체 메모리장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020365A KR0183878B1 (ko) | 1996-06-07 | 1996-06-07 | 강유전체 트랜지스터 스토리지 셀로 형성된 반도체 메모리장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006268A KR980006268A (ko) | 1998-03-30 |
| KR0183878B1 true KR0183878B1 (ko) | 1999-03-20 |
Family
ID=19461114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960020365A KR0183878B1 (ko) | 1996-06-07 | 1996-06-07 | 강유전체 트랜지스터 스토리지 셀로 형성된 반도체 메모리장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0183878B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140016068A (ko) * | 2012-07-30 | 2014-02-07 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
-
1996
- 1996-06-07 KR KR1019960020365A patent/KR0183878B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140016068A (ko) * | 2012-07-30 | 2014-02-07 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006268A (ko) | 1998-03-30 |
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