KR19980068061A - 강유전체 메모리 장치 제조 방법 - Google Patents
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Abstract
본 발명에 따른 강유전체 메모리 장치 제조 방법은 백금/PZT/백금으로 구성된 강유전체 커패시터와 병렬로 연결되도록 TiN/TiO2/TiN으로 구성된 상유전체 커패시터를 더 제조하는 것을 특징으로 한다. 본 발명에 의하면, 강유전체 커패시터의 상부 전극을 노출시키기 위한 콘택 홀 형성 시에 상기 강유전체 커패시터가 받는 전하 손상(charging damage)이 상기 상유전체 커패시터에 의해 감소된다. 따라서, 상기 강유전체 커패시터가 전기적으로 열화되는 것이 방지된다.
Description
본 발명은 강유전체 메모리 장치 제조 방법에 관한 것으로, 특히 강유전체 커패시터의 상부 전극을 노출시키는 콘택 홀을 형성하기 위하여 상부 전극 상의 절연막을 식각하는 과정에서 상기 식각에 사용되는 이온에 의해 상기 강유전체 커패시터가 전하 손상(charging damage)를 받게 되는 것을 방지할 수 있는 강유전체 메모리 장치 제조 방법에 관한 것이다.
최근 박막 형성 기술이 진보함에 따라 강유전체막이 적용된 비휘발성 메모리장치(non-volatile memory device)에 대한 관심이 증대되고 있다(이하에서, 상기 강유전체막이 적용된 비휘발성 메모리 장치를 ' 강유전체 메모리 장치'라고 침함). 이러한 강유전체 메모리 장치는 강유전체의 분극 반전 및 그 잔류 분극을 이용한 것으로서 고속의 읽기(read)/쓰기(write) 동작이 가능한 장점을 가지고 있다.
강유전체의 분극 반전은 영구 쌍극자(permanant dipole)의 회전에 의한 것이기 때문에 강유전체 메모리 장치는 다른 비휘발성 메모리 장치, 예컨데 EEPROM(electrically erasable programmable read only memory) 장치 또는 플래시 메모리(flash memory) 장치와 비교하여 동작 속도가 104내지 105배 정도 빠르며, 특히 미세화 및 최적 설계를 통하여 DRAM(dynamic random access memory)에 필적하는 수 백 내지 수 십 nsec 범위의 쓰기 동작 속도를 갖을 수 있다. 또한, 강유전체 메모리 장치는 강유전체의 분극 반전에 필요한 전압이 2 내지 5V 정도면 충분하기 때문에 쓰기 동작에 10 내지 12V 정도의 높은 전압이 요구되는 EEPROM 장치 및 플래시 메모리 장치와 달리 저전압으로도 동작시킬 수 있다는 장점이 있다.
상기 강유전체 메모리 장치는 저장된 정보를 읽고 나면 저장된 정보가 파괴되는 정보 파괴 판독(destructive read out, DRO)형과 저장된 정보를 읽고 나서도 저장된 정보가 파괴되지 않는 정보 비파괴 판독(non-destructive read out, NDRO)형으로 크게 구분할 수 가 있다. 통상, 상기 DRO형의 강유전체 메모리 장치는 강유전체 커패시터에 축적된 전하량을 측정하여 저장된 정보를 읽고, 상기 NDRO형의 강유전체 메모리 장치는 게이트 절연막으로 강유전체가 적용된 전계형 트랜지스터(field effect transistor)의 채널 콘덕턴스(conductance)를 측정하여 저장된 정보를 읽는다. 그러나, 상기 DRO형의 강유전체 메모리 장치의 경우에는 강유전체 커패시터의 상부 전극을 노출시키는 콘택 홀을 형성하기 위하여 절연막을 식각할 경우에, 상기 식각 과정에 사용되는 이온에 의해 강유전체 커패시터가 전하 손상(charging damage)을 받게 된다.
도 1은 종래의 강유전체 메모리 장치 제조 방법을 설명하기 위한 단면도이다. 구체적으로, 하부 전극(30), 강유전체막(40), 및 상부 전극(50)으로 이루어진 강유전체 커패시터는 반도체 기판(10)의 필드 산화막(20) 상에 형성되어있다. 여기서, 상기 하부 전극(30)은 상기 하부 전극(30)과 상기 반도체 기판(10)을 각각 노출시키는 콘택 홀을 갖는 제1 층간 절연막(60) 상에 형성된 제1 도전막 패턴(70)에 의해서 상기 반도체 기판(10)과 연결된다. 그리고, 제2 도전막 패턴(90)은 상기 제1 층간 절연막(60)과, 상기 제1 층간 절연막(60) 상에 형성된 제2 층간 절연막(80)에 형성된 콘택 홀을 통하여 상기 상부 전극(50)과 연결된다. 여기서, 상기 상부 전극(50)은 상기 반도체 기판(10) 전면에 형성되어서는 안되기 때문에 반드시 식각 공정을 거쳐 소정의 패턴으로 만들어야 한다. 그러나, 상기 식각은 전기적 극성을 갖는 이온들을 사용하여 건식 식각 방법으로 행해지기 때문에 상기 강유전체막(40)이 전기적 손상을 입게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 강유전체 메모리 장치 제조 시에 강유전체 커패시터가 전하 손상(charging damage)을 받게 되는 것을 방지할 수 있는 강유전체 메모리 장치 제조 방법을 제공하는 데 있다.
도 1은 종래의 강유전체 메모리 장치 제조 방법을 설명하기 위한 단면도이다.
도 2 내지 도 4는 본 발명에 따른 강유전체 메모리 장치 제조 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 강유전체 메모리 장치 제조 방법은 반도체 기판을 노출시키는 콘택 홀을 갖는 제1 평탄화층 형성하는 단계; 상기 콘택 홀 내에 플러그층을 형성하는 단계; 상기 플러그층의 소정 영역을 포함하도록 상기 제1 평탄화층 상에 상유전체 커패시터를 형성하는 단계; 상기 상유전체 커패시터 상에 제1 절연막을 형성하는 단계; 상기 결과물 상에 강유전체 커패시터를 형성하는 단계; 상기 상유전체 커패시터의 상부 전극이 노출되도록 상기 강유전체 커패시터 및 상기 제1 절연막을 식각하는 단계; 상기 결과물에 상기 상유전체 커패시터의 상부 전극을 노출시키는 제2 절연막을 형성하는 단계; 상기 제2 절연막이 형성된 결과물 상에 제1 도전막을 형성하는 단계; 상기 제1 도전막 상에 제2 평탄화층을 형성하는 단계; 상기 제2 평탄화층, 상기 제1 도전막, 및 상기 제2 절연막을 식각함으로써 상기 제2 절연막에 의해 노출되는 상기 상유전체 커패시터의 상부 전극의 윗 부분을 포함하여 상기 강유전체 커패시터의 상부 전극을 노출시키는 콘택 홀을 형성하는 단계; 및 상기 콘택 홀 내에 제2 도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
도 2 내지 도 4는 본 발명에 따른 강유전체 메모리 장치 제조 방법을 설명하기 위한 단면도들이다.
도 2는 필드 산화막(120), 제1 평탄화층(130), 플러그층(140), 상유전체 커패시터(150, 160, 170), 제1 절연막(180), 강유전체 커패시터(190, 200, 210)를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 필드 산화막(120)이 형성된 반도체 기판(110) 상에 제1 평탄화층(130)을 형성한다. 이어서, 상기 제1 평탄화층(130)을 식각하여 상기 반도체 기판(110)을 노출시키는 콘택 홀을 형성한다. 다음에, 상기 콘택 홀 내에 불순물이 도핑된 다결정 실리콘으로 이루어진 플러그층(140)을 형성한다.
계속해서, 상기 플러그층(140)의 소정 영역을 포함하도록 상기 제1 평탄화층(130) 상에 TiN으로 이루어진 하부 전극(150), TiO2로 이루어진 유전막(160), 및 TiN으로 이루어진 상부 전극(170)을 순차적으로 적층하여 상유전체 커패시터를 완성한다. 이어서, 상기 상유전체 커패시터를 후속 공정에서 형성되는 강유전체 커패시터와 전기적으로 절연시키기 위하여 상기 상유전체 커패시터 상에 TiO2로 이루어진 제1 절연막(180)을 형성한다. 다음에, 상기 결과물 상에 백금(Pt)으로 이루어진 하부 전극(190), PZT로 이루어진 강유전체막(200), 및 백금(Pt)으로 이루어진 상부 전극(210)을 순차적으로 적층하여 강유전체 커패시터를 완성한다. 따라서, 상기 강유전체 커패시터의 하부 전극(190)과 상기 상유전체 커패시터의 하부 전극(150)은 상기 플러그층(140)에 의해서 전기적으로 서로 연결된다.
도 3은 제1 절연막 패턴(180a), 하부 전극 패턴(190a), 강유전체막 패턴(200a), 상부 전극 패턴(210a), 제2 절연막(220), 제1 도전막(230), 및 제2 평탄화층(240)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 상유전체 커패시터의 상부 전극(170)을 노출시키는 콘택 홀이 형성되도록 상기 강유전체 커패시터 및 상기 제1 절연막을 식각하여 상부 전극 패턴(210a), 강유전체막 패턴(200a), 하부 전극 패턴(190a), 및 제1 절연막 패턴(180a)을 형성한다. 이어서, 상기 결과물 상에 상기 상유전체 커패시터의 상부 전극(170) 만을 노출시키는 TiO2로 이루어진 제2 절연막(220)을 형성한다. 다음에, 상기 제2 절연막(220)이 형성된 결과물 상에 TiN으로 이루어진 제1 도전막(230)을 형성한다. 여기서, 상기 제1 도전막(230)은 상기 상유전체 커패시터의 상부 전극(170)과 연결된다. 계속하여, 상기 제1 도전막(230)이 형성된 결과물 상에 제2 평탄화층(240)을 형성하다.
도 4는 제2 평탄화층 패턴(240a), 제1 도전막 패턴(230a), 제2 절연막 패턴(220a) 및 제2 도전막(250)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로, 상기 콘택 홀 상부를 포함하여 상기 강유전체 커패시터의 상부 전극 패턴(210a)을 노출시키는 콘택 홀이 형성되도록 상기 제2 평탄화층(240), 상기 제1 도전막(230), 및 상기 제2 절연막(220)을 식각하여 제2 평탄화층 패턴(240a), 제1 도전막 패턴(230a), 제2 절연막 패턴(220a)을 형성한다. 다음에, 상기 콘택 홀 내에 제2 도전막(250)을 형성한다. 여기서, 상기 제2 도전막(250)은 상기 강유전체 커패시터의 상부 전극 패턴(210s)과 상기 제1 도전막 패턴(230a)을 전기적으로 연결시키므로 상기 상유전체 커패시터의 상부 전극(170)과 상기 강유전체 커패시터의 상부 전극 패턴(210a)이 전기적을 연결되게 된다.
상술한 바와 같이 본 발명에 따른 강유전체 메모리 장치에 의하면, 상기 강유전체 커패시터와 상기 상유전체 커패시터가 병렬로 연결된다. 따라서, 도시되지는 않았으나 상기 강유전체 커패시터의 상기 상부 전극 패턴(210a)을 노출시키기 위하여 콘택 홀을 형성하는 과정에서 상기 강유전체 커패시터가 전하 손상(chgrging damage)를 받게 되더라도, 그 전하 손상이 상기 상유전체 커패시터에 다 걸리게 된다. 그러므로, 상기 강유전체 커패시터가 받는 전하 손상을 감소시킬 수 있다.
본 발명은 상기 실시예들에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (5)
- 반도체 기판을 노출시키는 콘택 홀을 갖는 제1 평탄화층 형성하는 단계;상기 콘택 홀 내에 플러그층을 형성하는 단계;상기 플러그층의 소정 영역을 포함하도록 상기 제1 평탄화층 상에 상유전체 커패시터를 형성하는 단계;상기 상유전체 커패시터 상에 제1 절연막을 형성하는 단계;상기 결과물 상에 강유전체 커패시터를 형성하는 단계;상기 상유전체 커패시터의 상부 전극이 노출되도록 상기 강유전체 커패시터 및 상기 제1 절연막을 식각하는 단계;상기 결과물에 상기 상유전체 커패시터의 상부 전극을 노출시키는 제2 절연막을 형성하는 단계;상기 제2 절연막이 형성된 결과물 상에 제1 도전막을 형성하는 단계;상기 제1 도전막 상에 제2 평탄화층을 형성하는 단계;상기 제2 평탄화층, 상기 제1 도전막, 및 상기 제2 절연막을 식각함으로써 상기 제2 절연막에 의해 노출되는 상기 상유전체 커패시터의 상부 전극의 윗 부분을 포함하여 상기 강유전체 커패시터의 상부 전극을 노출시키는 콘택 홀을 형성하는 단계; 및상기 콘택 홀 내에 제2 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치 제조 방법.
- 제1 항에 있어서, 상기 상유전체 커패시터가 TiN으로 이루어진 하부 전극과, TiO2로 이루어진 유전막과, TiN으로 이루어진 상부 전극으로 구성된 것을 특징으로 하는 강유전체 메모리 장치 제조 방법.
- 제1 항에 있어서, 상기 강유전체 커패시터가 백금(Pt)으로 이루어진 하부 전극과, PZT로 이루어진 강유전체막과, 백금(Pt)으로 이루어진 상부 전극으로 이루어진 것을 특징으로 하는 강유전체 메모리 장치 제조 방법.
- 제1 항에 있어서, 상기 제1 절연막이 TiO2로 이루어진 것을 특징으로 하는 강유전체 메모리 장치 제조 방법.
- 제1 항에 있어서, 사기 제2 절연막이 TiO2로 이루어진 것을 특징으로 하는 강유전체 메모리 장치 제조 방법.
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