JPH06326264A

JPH06326264A - 半導体記憶装置

Info

Publication number: JPH06326264A
Application number: JP5136787A
Authority: JP
Inventors: Toshiyuki Nagata; 寿幸永田; Takayuki Nibuya; 貴行丹生谷
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1993-05-14
Filing date: 1993-05-14
Publication date: 1994-11-25

Abstract

(57)【要約】【構成】トランジスタＴｒとキャパシタＣａｐとの組
からなるメモリセルＣＥＬとビット線への接続とを含む
メモリセルブロックの複数個が、ほぼ長方形の共通の活
性領域60内に形成されていると共に、キャパシタＣａｐ
がスタック構造として半導体基体１上に設けられ、か
つ、前記共通の活性領域において隣接するメモリセルブ
ロック間に存在する前記半導体基体の表面がほぼ平坦と
なっている半導体記憶装置、特にＤＲＡＭ。【効果】活性領域を設計通りに形成できると共に、キ
ャパシタを形成する部分のアライメントを含むその形成
プロセスが容易であり、キャパシタ容量及び集積度の向
上に好適な半導体記憶装置を提供することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特にダイナミックランダムアクセスメモリ（以下、ＤＲ
ＡＭと略記する。）のメモリセルが形成される活性領域
の配置に関するものである。

【０００２】

【従来の技術】半導体記憶装置の一種であるＤＲＡＭに
おいては、従来、図14及び図15に示すトレンチ型のメモ
リセルが知られている。

【０００３】このメモリセルによれば、Ｐ^-型シリコン
基板（具体的には、シリコン基板に形成されたＰ^-型ウ
ェル１）の一主面に所定深さの溝20が設けられ、この溝
20内には絶縁膜（ＳｉＯ₂膜）25を介してフィールドプ
レートとなるＮ⁺型ポリシリコン43が設けられ、更に、
このフィールドプレート43上に形成された誘電体膜とな
る絶縁膜44上には、ストレージノードとなるＮ⁺型ポリ
シリコン45が充填されている。

【０００４】溝20は、その開口の縁が活性領域50−50間
のフィールド酸化膜51に接するように、活性領域50の外
方へ一部はみ出したパターンに設けられる。

【０００５】ストレージノード45は、ポリシリコンコン
タクト層46を介してＮ⁺型拡散領域34に接続されてい
る。従って、溝20内には、フィールドプレート43上に誘
電体膜44を介してストレージノード45が充填されたキャ
パシタＣ１が形成され、いわばＲＰＳＴＴ(Reverse Pla
te Stacked in Trench) 構造となっている。

【０００６】溝20の側方には、Ｎ⁺型拡散領域34に対向
して、活性領域50の長手方向に沿って延びるビット線57
に埋込みＮ⁺型ポリシリコンコンタクト層47を介して接
続されたＮ⁺型拡散領域22が所定のパターンに拡散形成
されており、これら２つのＮ⁺型拡散領域22と34との間
にはゲート酸化膜17を介してワード線としてのポリシリ
コンゲート電極35が設けられている。このワード線35は
活性領域50の長手方向とほぼ直角に延びており、活性領
域50におけるワード線35の直下領域がチャネル領域とな
る。

【０００７】そして、Ｎ⁺型拡散領域22とＮ⁺型拡散領
域34とポリシリコンゲート電極35とでＮチャネル絶縁ゲ
ート電界効果トランジスタ（トランスファゲート）Ｔｒ
₁が構成され、Ｎ⁺型拡散領域22はドレインとして機能
し、Ｎ⁺型拡散領域34はソースとして機能する。なお、
図中において、46、48はＳｉＯ₂層、49はナイトライド
膜、52及び53は層間絶縁膜、51は対向する一対の溝20−
20間に設けられているＬＯＣＯＳ技術によるフィールド
酸化膜である。

【０００８】しかしながら、上述した構造のメモリセル
部について検討したところ、次のような問題が存在する
ことが見出された。

【０００９】１つのメモリセルブロックを構成する２つ
のメモリセルＣＥＬ１とＣＥＬ２とは、図14に示すよう
に、１つの活性領域50を２分する形で区画されて形成さ
れるが、個々の活性領域50−50間はフィールド酸化膜51
によってほぼ長方形状に分離されており、夫々島状に孤
立している。即ち、この島状に孤立した活性領域50に、
トランスファゲートＴｒ₁とキャパシタＣ１とで構成さ
れるメモリセルが２個ずつ設けられ、各活性領域50の周
りはフィールド酸化膜51で囲まれている。

【００１０】ところが、近年、ＤＲＡＭの集積度の向上
によってメモリセルは益々微細化されているが、上述の
メモリセルでは、微細化に伴って島状の活性領域を設計
通りに形成することが困難である。

【００１１】即ち、フィールド酸化膜51を形成する際に
活性領域50がフィールド酸化膜51によって侵蝕され、活
性領域50が設計よりも小さくなってしまう。実際には、
図13に一点鎖線で示すように、ＬＯＣＯＳ技術によって
フィールド酸化膜51を形成すると、活性領域50の幅方向
Ｘよりもその長さ方向Ｙの方がフィールド酸化膜51の成
長が大きく、活性領域51の長手方向が設計よりも短くな
る。これは、活性領域のＹ方向の両端部では、耐酸化マ
スク（ナイトライド）下への酸素の侵入が３方向から生
じ、耐酸化マスクのめくれ上がる度合いが増大して酸化
膜が成長し易いからであると考えられる。

【００１２】この結果、活性領域50を設計通りに形成で
きず、場合によっては溝20−20間の酸化膜51が広がりす
ぎ、溝20を活性領域50にオーバーラップさせて形成する
ことが困難になる。この様に活性領域50を設計通りに形
成できない場合、有効な活性領域50が狭くなるばかり
か、溝20のアライメントのコントロールをより精度よく
行わなければならず、集積度の向上に悪影響を与えるこ
とになる。

【００１３】また、トレンチ状の溝20をシリコン基板１
に形成し、そこにキャパシタを組み込む構造であるた
め、溝20の形成プロセスが面倒でかつ精度を要し、しか
も、溝20の領域分に対応して集積度の向上にも限界があ
る。また、溝20の加工時の制約によって、キャパシタ容
量も制御し難い。溝20の存在によって、その上面の平坦
性が失われ、ゲート35の形成（成膜、パターニング）が
容易ではない。これは、フィールド酸化膜51も存在する
ことによって一層助長される。

【００１４】

【発明が解決しようとする課題】本発明の目的は、活性
領域を設計通りに形成できると共に、キャパシタを形成
する部分のアライメントを含むその形成プロセスが容易
であり、キャパシタ容量も容易に大きくでき、集積度の
向上に好適な半導体記憶装置を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、ほぼ長方形状若しくは
長手状の活性領域と、この活性領域を囲むフィールド酸
化膜とが半導体基体の一主面に繰り返しパターンをもっ
て配置され、前記活性領域に、トランジスタとスタック
型キャパシタの組で構成されるメモリセルと、前記メモ
リセル及びビット線の接続とを含むメモリセルブロック
が前記活性領域の長手方向に沿って複数個形成されるも
のである。

【００１６】本発明の半導体記憶装置によれば、上記の
メモリセルブロックを複数個、共通の活性領域に設けて
いるので、活性領域の中間領域（両端以外）では、上述
したフィールド酸化膜形成時におけるフィールド酸化膜
の活性領域への侵蝕が防止され、活性領域をほぼ設計通
りに形成できる。

【００１７】しかも、活性領域内には、上述した如きト
レンチ状の溝及びこの溝を用いたキャパシタを形成せ
ず、半導体基体上にキャパシタをスタック構造に設けて
いるため、キャパシタの形成を含むアライメントが容易
となり、また、表面上が平坦化されてワードライン等の
形成が容易となる。そして、キャパシタをスタック構造
としているので、その形成プロセスが簡単になると共
に、半導体基体内では各領域間を接近させることができ
る。また、キャパシタの容量も、誘電体膜等の形状等に
よって容易に制御でき、かつその値を大きくすることが
できる。

【００１８】このように、本発明の半導体記憶装置は、
上記した目的を実現する上で極めて有効な構成を有して
いる。

【００１９】本発明において、メモリセルブロックは、
活性領域の長手方向に沿って形成される第１のキャパシ
タの一方の電極が電気的に接続された第１のソース領
域、第１のチャネル領域、第１のドレイン領域、第２の
チャネル領域及び第２のキャパシタの一方の電極が電気
的に接続された第２のソース領域を含み、前記第１及び
第２のチャネル領域上において第１及び第２のゲートと
なる第１及び第２のワード線が前記活性領域の長手方向
とほぼ直角に配置され、前記第１のドレイン領域に接続
されるビット線が前記活性領域の長手方向とほぼ平行に
配置され、前記第１のドレイン領域と前記第１のゲート
と前記第１のソース領域とでなる第１のトランジスタと
前記第１のキャパシタ、及び前記第１のドレイン領域と
前記第２のゲートと前記第２のソース領域とでなる第２
のトランジスタと前記第２のキャパシタが夫々、第１及
び第２のメモリセルを構成することが望ましい。

【００２０】そして、前記活性領域における半導体基体
の表面がほぼ平坦となっていることが望ましい。

【００２１】ここで、上記の「ほぼ平坦」とは、シリコ
ン基板等の半導体基体が本来有している主面が加工を伴
うことなくそのままの状態を保持していることを意味す
る。従って、上述したトレンチ状の溝の如き加工溝又は
凹部が存在しておらず、平坦面となっている。但し、こ
の平坦面は完全に平坦でなくてもよく、実質的に平坦と
みなせるものも含み、また、そこには拡散領域等が形成
されていてもよい。

【００２２】本発明の半導体記憶装置においては、隣接
するメモリセル間の絶縁分離等の観点から、上記のスタ
ック構造のキャパシタのプレート電極が絶縁層を介して
活性領域上に設けられていることが望ましい。

【００２３】また、共通の活性領域内に形成された第１
のメモリセルブロックと第２のメモリセルブロックとの
間に、これらのメモリセルブロックとは無関係のゲート
（ワードライン）が複数本並設されている場合、これら
のゲートはこの半導体記憶装置の動作上、同時にオンす
ることがないため、両メモリセルブロック間が寄生チャ
ネルによって導通することはない。

【００２４】上記の絶縁分離のためには、メモリセルブ
ロック間に並設された上記の複数のゲート間において半
導体基体と同一導電型の半導体領域を形成して、寄生チ
ャネルの発生を防止したり、或いは、上記の複数のゲー
トを局部的に形成された厚い絶縁層上に存在させること
ができる。

【００２５】本発明において、同一活性領域において隣
接する２つのメモリセルブロックにおける第２のソース
領域と第１のソース領域との間の距離が、前記活性領域
を介して対向する２つのフィールド酸化膜の間の距離よ
りも大きいことが望ましい。

【００２６】また、フィールド酸化膜を介して対向する
２つの活性領域のメモリセルブロックが４分の１ピッチ
ずつずらして配置されてよい。

【００２７】

【実施例】以下、本発明の実施例を説明する。

【００２８】図１〜図８は、本発明の第１実施例による
ＤＲＡＭの特にメモリセル部を示すものである。但し、
以下の説明においては、別段の断りのない限り、図１の
II−II線断面を対象とした記述を行うものとする。

【００２９】本実施例では、メモリセルが形成される活
性領域60のレイアウト及びキャパシタの構造が従来例と
根本的に異なるが、共通する部分については同一の符号
を用いてその説明を省略することがある。

【００３０】本実施例の活性領域60は従来例の活性領域
50（図13〜図15参照）のように孤立してはおらず、図
１、図２に示すように、各単位セルＣＥＬ１、ＣＥＬ
２、ＣＥＬ３・・・に亘って共通にレイアウトされてい
る。

【００３１】即ち、本実施例における活性領域60は、長
方形の形状でストライプ状パターンにレイアウトされて
いて、各活性領域60内では少なくとも３個のメモリセル
（トランスファゲートとキャパシタの組）が配置され、
これらの各メモリセル間にはフィールドＳｉＯ₂膜51は
存在しない。但し、各活性領域60−60間は図３のように
フィールドＳｉＯ₂膜51で絶縁分離されている。なお、
活性領域60を形成するためのマスクパターン（図４参
照）は長方形であるが、実際のデバイスにおいては完全
な長方形ではなく、角が取れた形状となる。

【００３２】各活性領域60間において、各セルブロック
ＣＥＬ−ＢのピッチをＰとすると、４分の１ピッチ（Ｐ
／４）ずつセルブロックがずらされて配置されている。

【００３３】また、各セルブロックＣＥＬ−Ｂ間におい
ては、図２に明示するようにシリコン基板１の主面が本
来の平坦面を保持しており、従来例で述べた如きトレン
チ状の溝は存在していない。

【００３４】但し、２本のゲート（ワードライン）35Ｕ
₁、35Ｕ₂が、活性領域60内のトランジスタのゲート
（ワードライン）35Ｒ₁、35Ｒ₂とは動作的に無関係な
ワードラインとして活性領域60と直交した状態で並設さ
れており、このゲート35Ｕ₁−35Ｕ₂間にはＮ^-型拡散
領域70が存在している。これらのゲートのレイアウトは
図５において明示したが、キャパシタのストレージノー
ドとビットラインの双方のコンタクトのマスク合わせ余
裕を確保するために、蛇行状のパターンとなっている。

【００３５】これらの各ゲート35Ｕ₁、35Ｕ₂は薄いゲ
ート酸化膜17上に設けられ、更にその表面にはゲート35
Ｒ₁、35Ｒ₂と同様にナイトライド膜49、ＳｉＯ₂層48
が被着されている。

【００３６】本例によるメモリセルのキャパシタＣａｐ
１、Ｃａｐ２は、絶縁膜に形成したコンタクトホール61
においてＮ⁺型拡散領域（ソース領域）34上に被着した
Ｎ⁺型ポリシリコンストレージノード65と、この表面に
被着された誘電体膜としてのＳｉＯ₂−Ｓｉ₃Ｎ₄の積
層膜からなる絶縁膜64と、この絶縁膜上に被着されたＮ
⁺型ポリシリコンプレート電極63とによってスタック構
造に構成されている。

【００３７】そして、同一活性領域60において隣接する
２つのメモリセルブロックにおける第２のソース領域と
第１のソース領域との間の距離が、上記活性領域を介し
て隣接する２つのフィールド酸化膜51の間の距離よりも
大きくなっている。

【００３８】このキャパシタにおける５角形の形状をな
すストレージノード65のパターンを図６に、プレート電
極63のパターンを図７に示した。また、ビットライン57
のパターンも図８に示した（図中の62はＮ⁺型拡散領域
22とのコンタクトホールである）。

【００３９】上記の如くに構成されたＤＲＡＭのメモリ
セル部の動作を述べると、ビットライン57から送られて
きた情報は埋め込みポリシリコン層47を通してＮ⁺型領
域22に入り、このとき、トランスファゲート35Ｒ₁又は
35Ｒ₂は選択的に電圧印加され、所定のトランジスタが
オンし、ストレージノード65に電荷が送り込まれる。

【００４０】この蓄積電荷（情報）の保持は、プレート
電極63を対向電極としてコンデンサの原理で行われる。
このとき、他のトランスファゲートはオフ状態であるの
で、他のストレージノードへの書込み又は読出しは行わ
れていない。

【００４１】以上に述べたような構成によって、次の
(1)〜(5) に示す顕著な作用効果を得ることができる。 (1) 活性領域60がその長手方向であるＹ方向に長く連な
っているので、従来不可避であったフィールド酸化膜51
の活性領域60への侵蝕が活性領域60の長手方向の端部以
外に生じにくくなり、ほぼ設計通りに活性領域60を形成
できる。

【００４２】(2) スタック型キャパシタＣａｐ１、Ｃａ
ｐ２・・・・のコンタクト領域の形成においては、既述
したようなＬＯＣＯＳの影響により所定位置に形成し難
くなるといった問題はなく、正常なコンタクト形成が可
能となり、設計通りにキャパシタを形成できる。

【００４３】(3) キャパシタ（Ｃａｐ）をスタック構造
としたので、プレート電極がワードラインより上に存在
する。そのため、プレート電極がワードラインの下に存
在するトレンチ構造に比べて段差が小さい。従って、高
集積化されたとき、リソグラフィ・プロセスの際に生じ
るデフォーカスを生じることなくパターニングできる。
特に高集積化されたとき、リソグラフィの限界領域でパ
ターニングされるワードラインの一部を構成するゲート
が平坦化されていることが有効となる。また、セル間に
複雑な形状を持った絶縁分離、例えばトレンチアイソレ
ーションを有していなくても前述したような２本のワー
ドラインによるアンリレーテッドゲートが存在し、それ
らはいずれかがゼロボルトに印加されているため、セル
間の絶縁が可能になり、プロセスが簡素化される。

【００４４】(4) 隣接する２つのメモリセルブロックに
おいて、隣り合うキャパシタ間のアイソレーション（絶
縁）については、通常のＬＯＣＯＳアイソレーション等
とは異なり、ゲート35Ｕ₁、35Ｕ₂を用いて行える。即
ち、隣接し合う２つのストレージノード又はキャパシタ
間には必ず２つのゲート35Ｕ₁と35Ｕ₂が存在するが、
これらはメモリのアクセス上から同時にオンすることは
ないため、ストレージノード65−65間では同時に寄生チ
ャネルは発生せず、電荷が移動することはない。従っ
て、隣り合うキャパシタが同一の活性領域内にあって
も、互いに良好に絶縁分離されることになる。

【００４５】(5) また、キャパシタのプレート電極63
は、絶縁層48や54を介して活性領域60上に設けられてい
るので、プレート電極63の電位（通常はＯＶ）によって
シリコン基板１には電荷が誘起されることがなく、この
点でも上記の絶縁分離にとって有利である。そしてこの
場合、プレート電極63とゲート35Ｕ₁又は35Ｕ₂との組
み合わせによって、絶縁分離を一層効果的に行え、ま
た、たとえ一方のゲート35Ｕ₁又は35Ｕ₂がオンしても
プレート電極63によってシリコン基板に寄生チャネルが
生じ難い構造にもなっている。

【００４６】なお、ゲート35Ｕ₁と35Ｕ₂との間には、
製造プロセス上、Ｎ^-型拡散領域70が生じる。但し、図
２中の左側のストレーシノード65に電荷が蓄積されてい
るときに、ゲート35Ｕ₂がオンすると、いくらかの電荷
はＮ^-型領域70へ流れるが、これによって失われる電荷
よりも多い電荷がストレージノード65に存在していれば
問題はない。

【００４７】また、活性領域60の長手方向の直角方向で
あるＸ方向においては、図３、図７に示すように、各活
性領域はフィールド酸化膜51で絶縁分離されていると共
に、プレート電極63によって寄生チャネルの発生が防止
されている。

【００４８】図９は、本発明の他の実施例によるＤＲＡ
Ｍのメモリセル部を示すものである。

【００４９】この例では、上記したストレージノード間
の絶縁分離を一層確実にするために、ゲート35Ｕ₁−35
Ｕ₂間にシリコン基板１と同一誘電型のＰ^-型（又はＰ
⁺型）拡散領域80を形成している。これによって、スト
レージノードから電荷が流れてきても拡散領域80でトラ
ップすることができる。また、この例でも、上述した実
施例と同等の作用効果を得ることができる。

【００５０】図10は、本発明の第３の実施例を示すもの
であるが、この例によれば、上記の拡散領域80の代わり
に、ゲート35Ｕ₁、35Ｕ₂の直下に局所的に厚い（例え
ば 0.1μｍ程度の）酸化膜86を設けている。

【００５１】この酸化膜86によって、ゲート35Ｕ₁又は
35Ｕ₂がオンしてもシリコン基板１には寄生チャネルは
形成されることがなく、上記の絶縁分離を実現できる。

【００５２】酸化膜86は、ＬＯＣＯＳとは異なる方法で
Ｎ⁺型ポリシリコンゲートの形成前に成長させることが
できるが、これによって、図２に示した如きＮ^-型領域
70は形成されないことになる。

【００５３】以上、本発明を実施例について説明した
が、上述の実施例は本発明の技術的思想に基いて種々変
形可能である。

【００５４】例えば、上述の活性領域60内には、ワード
ライン−キャパシタの組（メモリセル）とビット線への
接続とを少なくとも１つずつ（例えば３つずつ）或いは
それ以上としたり、一方を例えば１つに対し他方を例え
ば２つとする等、個数の組み合わせは任意であってよ
い。

【００５５】活性領域60の長手方向の形状についても、
メモリアレイの両端部間で一直線状の構造としてもよい
し、メモリアレイの中で適宜の長さに分割してもよく、
メモリセルブロックが１つの活性領域に２つ以上直列に
形成される構造とすればよい。

【００５６】例えば、図11、図12に示した如きレイアウ
トの活性領域60とすることもできる。図11では、部分的
に拡大された領域60ａがあるが、これはビット線等との
コンタクトのためである。図12では、活性領域60が多少
ステップ状に変形されている。その他、活性領域60は上
述以外の長手状形状としてよい。

【００５７】上述の実施例では、活性領域60を形成する
ためのマスクパターンが長方形となっているが、必ずし
も長方形には限定されず、角を取ったマスクパターンと
してもよいことはいうまでもない。

【００５８】また、上述した実施例では、隣接する活性
領域60内の複数のメモリセルで構成されるメモリセルブ
ロックは４分の１ピッチずつずらして配置されている
が、２分の１ピッチずつずらして配置してもよい。

【００５９】また、キャパシタの構造は、上述した構成
以外にも、公知のフィン型や円筒型等、様々な構成にす
ることができる。

【００６０】また、キャパシタの誘電体膜も、シリコン
酸化膜のみで形成してよいし、或いはＴａ₂Ｏ₅、ＰＺ
Ｔ（ジルコン酸チタン酸鉛）等の誘電体材料で形成する
こともできる。その他、ＤＲＡＭのメモリセル部を構成
する各部の材質や構造、形状等は種々変更してよい。ま
た、半導体領域の導電型も上述したものとは逆にしても
よい。

【００６１】なお、本発明は高集積度のダイナミックＲ
ＡＭをはじめ、上述した構造を有する他の半導体記憶装
置にも勿論適用可能である。

【００６２】

【発明の作用効果】本発明は上述したように、従来は島
状に形成されていた各活性領域をその長手方向に連続し
たほぼ長方形状若しくは長手状の形状としたので、フィ
ールド酸化膜形成時におけるフィールド酸化膜の活性領
域への侵蝕が防止若しくは減少され、活性領域をほぼ設
計通りに形成できる。

【００６３】しかも、半導体基体上にキャパシタをスタ
ック構造に設けているため、キャパシタの形成を含むア
ライメントが容易となり、キャパシタ容量を容易に制御
でき、また、表面上が平坦化されてワードライン等の形
成が容易となる。

【００６４】こうして、本発明によって、活性領域を設
計通りに形成できると共に、キャパシタを形成する部分
のアライメントを含むその形成プロセスが容易であり、
集積度の向上に好適な半導体記憶装置を提供することが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例によるＤＲＡＭ（ダイナミ
ックＲＡＭ）のメモリセル部の要部平面図である。

【図２】同メモリセル部の断面図（図１のII−II線断面
図）である。

【図３】同メモリセル部の断面図（図１の III−III 線
断面図）である。

【図４】同実施例における活性領域及びメモリセルの配
置を示す要部平面図である。

【図５】同実施例におけるワードライン（ゲート）のパ
ターンを主として示す要部平面図である。

【図６】同実施例におけるキャパシタのストレージノー
ドのパターンを主として示す要部平面図である。

【図７】同実施例におけるキャパシタのプレート電極の
パターンを主として示す要部平面図である。

【図８】同実施例におけるビット線のパターンを主とし
て示す要部平面図である。

【図９】本発明の第２実施例によるＤＡＲＭのメモリセ
ル部の要部断面図である。

【図10】本発明の第３実施例によるＤＡＲＭのメモリセ
ル部の要部断面図である。

【図11】本発明の他の実施例によるＤＡＲＭの活性領域
のレイアウトを示す平面図である。

【図12】本発明の更に他の実施例によるＤＡＲＭの活性
領域のレイアウトを示す平面図である。

【図13】従来のＤＲＡＭにおける活性領域及びメモリセ
ルの配置を示す要部平面図である。

【図14】同ＤＲＡＭにおけるメモリセルのマスクパター
ンを示す要部平面図である。

【図15】同メモリセル部の断面図（図14のXV−XV線断面
図）である。

【符号の説明】

１・・・基板（Ｐ^-型ウェル） 17・・・ゲート酸化膜 20・・・トレンチ状の溝 22、34・・・Ｎ⁺型拡散領域 25、52、53、54、86・・・酸化膜 35、35Ｒ₁、35Ｒ₂、35Ｕ₁、35Ｕ₂・・・ポリシリコ
ンゲート電極（ワードライン） 43、63・・・フィールドプレート又はプレート電極 44、64・・・誘電体膜 45、65・・・ストレージノード 46・・・コンタクト層 47・・・埋め込みＮ⁺型ポリシリコンコンタクト層 50、60・・・活性領域 51・・・フィールド酸化膜 57・・・ビット線 62・・・コンタクトホールＣ１、Ｃａｐ１、Ｃａｐ２・・・キャパシタＣＥＬ、ＣＥＬ１、ＣＥＬ２、ＣＥＬ３・・・メモリセ
ルＣＥＬ−Ｂ・・・メモリセルブロックＴｒ₁、Ｔｒ₂・・・トランジスタ

Claims

【特許請求の範囲】

【請求項１】ほぼ長方形状若しくは長手状の活性領域
と、この活性領域を囲むフィールド酸化膜とが半導体基
体の一主面に繰り返しパターンをもって配置され、前記活性領域に、トランジスタとスタック型キャパシタ
の組で構成されるメモリセルと、前記メモリセル及びビ
ット線の接続とを含むメモリセルブロックが前記活性領
域の長手方向に沿って複数個形成される半導体記憶装
置。
【請求項２】メモリセルブロックは、活性領域の長手
方向に沿って形成される第１のキャパシタの一方の電極
が電気的に接続された第１のソース領域、第１のチャネ
ル領域、第１のドレイン領域、第２のチャネル領域及び
第２のキャパシタの一方の電極が電気的に接続された第
２のソース領域を含み、前記第１及び第２のチャネル領域上において第１及び第
２のゲートとなる第１及び第２のワード線が前記活性領
域の長手方向とほぼ直角に配置され、前記第１のドレイン領域に接続されるビット線が前記活
性領域の長手方向とほぼ平行に配置され、前記第１のドレイン領域と前記第１のゲートと前記第１
のソース領域とでなる第１のトランジスタと前記第１の
キャパシタ、及び前記第１のドレイン領域と前記第２の
ゲートと前記第２のソース領域とでなる第２のトランジ
スタと前記第２のキャパシタが夫々、第１及び第２のメ
モリセルを構成する、請求項１に記載の半導体記憶装
置。
【請求項３】前記活性領域における半導体基体の表面
がほぼ平坦となっている、請求項１又は２に記載の半導
体記憶装置。
【請求項４】キャパシタのプレート電極が絶縁層を介
して活性領域上に設けられている、請求項１、２又は３
に記載の半導体記憶装置。
【請求項５】共通の活性領域内に形成された第１のメ
モリセルブロックと第２のメモリセルブロックとの間
に、これらのメモリセルブロックとは無関係のゲートが
複数本並設されている、請求項１、２、３又は４に記載
の半導体記憶装置。
【請求項６】メモリセルとは無関係のゲートが複数本
並設され、これらのゲート間において半導体基体と同一
導電型の半導体領域が形成されている、請求項５に記載
の半導体記憶装置。
【請求項７】メモリセルとは無関係のゲートが、局部
的に形成された厚い絶縁層上に存在している、請求項５
又は６に記載の半導体記憶装置。
【請求項８】同一活性領域において隣接する２つのメ
モリセルブロックにおける第２のソース領域と第１のソ
ース領域との間の距離が、前記活性領域を介して対向す
る２つのフィールド酸化膜の間の距離よりも大きい、請
求項２、３、４、５、６又は７に記載の半導体記憶装
置。
【請求項９】フィールド酸化膜を介して対向する２つ
の活性領域のメモリセルブロックが４分の１ピッチずつ
ずらして配置されている、請求項２、３、４、５、６、
７又は８に記載の半導体記憶装置。