KR100709430B1 - 반도체소자 및 그의 레이아웃 형성 방법 - Google Patents

반도체소자 및 그의 레이아웃 형성 방법 Download PDF

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Abstract

본 발명은 반도체소자 및 그의 레이아웃 형성 방법에 관한 것으로, 반도체소자의 고집적화에 따른 특성의 열화를 방지할 수 있도록 육각형 벌집 형태로 캐패시터 영역을 정의하고, 활성영역의 장축과 워드라인 영역의 단축에 대한 크기를 10 퍼센트 증가한 후, 이들의 크기를 10 퍼센트 감소시킴으로써 정전용량 및 활성영역의 장축 방향에 대한 크기 감소 없이 반도체소자의 고집적화를 가능하게 하고 그에 따른 수율을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자 및 그의 레이아웃 형성 방법{Semiconductor device and method for forming a layout of the same}
도 1 및 도 2 는 종래기술에 따른 반도체소자의 레이아웃도.
도 3 및 도 4 는 본 발명의 일실시예에 따른 반도체소자의 레이아웃도.
도 5 는 본 발명의 다른 실시예에 따른 반도체소자의 레이아웃도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,21,41 : 활성영역 13,23,43 : 소자분리영역
15,25 : 워드라인 영역 17,27,49 : 캐패시터 영역
45 : 활성영역 상의 워드라인 영역
47 : 소자분리영역 상의 워드라이 영역
본 발명은 반도체소자에 관한 것으로, 특히 반도체소자의 고집적화시 문제시 되는 정전용량 감소 및 셀 트랜지스터의 게이트 길이 감소에 의한 셀 리프레쉬 특성 열화 및 누설전류특성 열화 등의 문제점을 해결할 수 있도록 하는 기술에 관한 것이다.
반도체소자가 고집적화에 됨에 따라 셀 지역 각각의 구성 요소, 특히 게이트 길이, 캐패시터 면적 및 활성영역 면적 등이 줄어듦에 따라 셀 리프레쉬 특성 열화, 셀 콘택 저항 증가 및 캐패시터의 정전용량 감소 등의 현상이 유발되었다.
도 1 은 종래기술에 따른 반도체소자의 셀 레이아웃을 도시한 것이다.
도 1을 참조하면, 활성영역(11)을 정의하는 소자분리영역(13)을 레이아웃한다.
상기 소자분리영역(13) 및 활성영역(11)의 상부에 게이트인 워드라인을 형성할 수 있는 워드라인 영역(15)을 100 ㎚ 의 CD 크기로 레이아웃한다.
상기 활성영역(11)의 장축 단부에 콘택될 캐패시터 영역(17)을 레이아웃한다.
도 2 는 상기 도 1 과 같이 레이아웃된 반도체소자를 10 퍼센트 감소시켜 90 퍼센트의 크기로 레이아웃한 것으로, 활성영역(11), 워드라인 영역(15) 및 캐패시터 영역(17)이 감소되어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체소자의 고집적화에 따른 레이아웃 축소를 가능하게 하는 반도체소자 및 그의 레이아웃 형성 방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체소자의 레이아웃 형성 방법은,
장축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 장방형 활성영역을 정의한 소자분리영역을 정의하는 단계와, 활성영역의 양 끝단과 이와 인접한 소자분리영역을 포함한 영역에 위치되며, 활성영역과 접속되는 육각형 캐패시터 영역을 정의하는 단계와, 활성영역 및 소자분리영역을 지나며, 단축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 워드라인 영역을 정의하는 단계와, 활성영역의 장축, 캐패시터 영역 및 워드라인 영역의 단축의 크기를 소정 비율 감소시키는 단계를 포함하는 것을 특징으로 한다.
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또한, 이상의 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체소자의 레이아웃 형성방법은,
장축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 장방형 활성영역을 정의한 소자분리영역을 정의하는 단계와, 활성영역의 양 끝단과 이와 인접한 소자분리영역을 포함한 영역에 위치되며, 활성영역과 접속되는 육각형 캐패시터 영역을 정의하는 단계와, 활성영역 및 소자분리영역을 지나며, 활성영역 상에서 단축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 워드라인 영역을 정의하는 단계와, 활성영역의 장축, 캐패시터 영역 및 워드라인 영역의 단축의 크기를 소정 비율 감소시키는 단계를 포함하는 것을 특징으로 한다.
그리고, 이상의 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체소자는,
반도체소자에 있어서, 장축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 장방형 활성영역을 정의한 소자분리영역을 정의하는 단계와, 활성영역의 양 끝단과 이와 인접한 소자분리영역을 포함한 영역에 위치되며, 활성영역과 접속되는 육각형 캐패시터 영역을 정의하는 단계와, 활성영역 및 소자분리영역을 지나며, 단축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 워드라인 영역을 정의하는 단계와, 활성영역의 장축, 캐패시터 영역 및 워드라인 영역의 단축에 대한 크기를 소정 비율 감소시키는 단계를 포함한 레이아웃 형성 방법으로 형성되는 것을 특징으로 한다.
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이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 3 및 도 4는 본 발명의 일 실시 예에 따른 반도체소자를 도시한 레이아웃도로서, 도 4는 도 3 과 같이 레이아웃된 반도체소자를 반도체소자의 고집적화에 따라 그 크기를 10 퍼센트 감소시켜 레이아웃한 것이다.
도 3을 참조하면, 캐패시터 영역(27)은 도 1 캐패시터 영역(17)과 같이 이들 사이의 최소 거리를 유지하며, 활성영역(21)의 양 끝단과 이와 인접한 소자분리영역(23)의 일부를 포함한 영역에 위치하고, 활성영역(21)과 접속되도록 육각형 벌집 형태로 정의된다.
그리고, 활성영역(21)과 소자분리영역(23)을 지나는 워드라인 영역(25)의 단축과 활성영역(21)의 장축 크기를 도 1의 종래기술의 그것보다 10 퍼센트 증가토록 정의한다.
이때, 워드라인 영역(25)은 활성영역(21) 상의 워드라인 영역(25)과 소자분리영역(23) 상의 워드라인 영역(25)으로 구분되며, 소자분리영역(23) 상의 워드라인 영역(25)은 인접한 활성영역(21)과 중첩되지 않도록 지그재그 형태로 정의한다. 여기서, 소자분리영역(23) 상의 워드라인 영역(25)은 활성영역(21)의 장축 방향을 기준으로 일측과 타측이 서로 다른 방향으로 꺾이도록 정의된다.
그리고, 워드라인 영역(25)의 단축에 대한 크기는 110 퍼센트로 정의된다.
도 4를 참조하면, 도 3의 레이아웃을 90 퍼센트 크기로 축소하여, 종래기술에서와 같이 도 1의 활성영역(11)의 장축에 대한 크기와 캐패시터 영역(17)에 대한 크기가 변화가 없다.
이때, 상기 캐패시터 영역(17)은 최소의 거리를 유지한다.
도 5 는 본 발명의 다른 실시예에 따른 반도체소자를 도시한 레이아웃도이다.
도 5를 참조하면, 캐패시터 영역(49)은 도 1 캐패시터 영역(17)과 같이 이들 사이의 최소 거리를 유지하며, 활성영역(41)의 양 끝단과 이와 인접한 소자분리영역(23)의 일부를 포함한 영역에 위치하고, 활성영역(41)과 접속되도록 육각형 벌집 형태로 정의된다.
그리고, 활성영역(41)을 지나는 워드라인 영역(45)의 단축과 활성영역(41)의 장축에 대한 크기를 도 1의 종래기술의 그것보다 10 퍼센트 증가된 110 퍼센트로 정의한다.
이때, 소자분리영역(43)을 지나는 워드라인 영역(47)의 단축에 대한 크기는 도 1의 워드라인 영역(15)의 단축에 대한 크기와 같은 100 퍼센트로 정의되어 후속 공정으로 실시되는 콘택 공정시 콘택 마진을 향상시킬 수 있도록 하는 역할을 한다.
여기서, 워드라인 영역은 활성영역(41) 상의 워드라인 영역(45)과 소자분리영역(43) 상의 워드라인 영역(47)으로 구분되며, 소자분리영역(43) 상의 워드라인 영역(45)은 인접한 활성영역(41)과 중첩되지 않도록 지그재그 형태로 정의되어, 특히 활성영역(41)의 장축 방향을 기준으로 일측과 타측이 서로 다른 방향으로 꺾이도록 정의된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자는,
반도체소자의 고집적화에 따른 소자의 크기 축소시 문제가 될 수 있는 워드라인 CD 크기 감소 및 캐패시터의 면적 감소로 인하여 반도체소자의 리프레쉬 특성 이 저하되는 현상을 방지할 수 있도록 반도체소자의 고집적화를 가능하게 하며 워드라인 CD 크기 및 캐패시터의 면적의 변화없이 반도체소자를 구현할 수 있도록 레이아웃함으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 수율을 향상시킬 수 있도록 하는 효과를 제공한다.

Claims (6)

  1. 장축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 장방형 활성영역을 정의한 소자분리영역을 정의하는 단계;
    상기 활성영역의 양 끝단과 이와 인접한 상기 소자분리영역을 포함한 영역에 위치되며, 상기 활성영역과 접속되는 육각형 캐패시터 영역을 정의하는 단계;
    상기 활성영역 및 상기 소자분리영역을 지나며, 단축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 워드라인 영역을 정의하는 단계; 및
    상기 활성영역의 장축, 상기 캐패시터 영역 및 상기 워드라인 영역의 단축의 크기를 소정 비율 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 레이아웃 형성 방법.
  2. 제 1항에 있어서,
    상기 소정 비율은 10%인 것을 특징으로 하는 반도체소자의 레이아웃 형성 방법.
  3. 제 1항에 있어서,
    상기 소자분리영역을 지나는 상기 워드라인 영역을 이와 인접한 활성영역과 중첩되지 않도록 지그재그 형태로 정의하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 레이아웃 형성 방법.
  4. 장축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 장방형 활성영역을 정의한 소자분리영역을 정의하는 단계;
    상기 활성영역의 양 끝단과 이와 인접한 상기 소자분리영역을 포함한 영역에 위치되며, 상기 활성영역과 접속되는 육각형 캐패시터 영역을 정의하는 단계;
    상기 활성영역 및 상기 소자분리영역을 지나며, 상기 활성영역 상에서 단축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 워드라인 영역을 정의하는 단계; 및
    상기 활성영역의 장축, 상기 캐패시터 영역 및 상기 워드라인 영역의 단축의 크기를 소정 비율로 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 레이아웃 형성 방법.
  5. 제 4항에 있어서,
    상기 소정 비율은 10%인 것을 특징으로 하는 반도체소자의 레이아웃 형성 방법.
  6. 반도체소자에 있어서,
    장축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 장방형 활성영역을 정의한 소자분리영역을 정의하는 단계;
    상기 활성영역의 양 끝단과 이와 인접한 상기 소자분리영역을 포함한 영역에 위치되며, 상기 활성영역과 접속되는 육각형 캐패시터 영역을 정의하는 단계;
    상기 활성영역 및 상기 소자분리영역을 지나며, 단축의 크기가 의도한 레이아웃 크기보다 10 퍼센트 증가된 워드라인 영역을 정의하는 단계; 및
    상기 활성영역의 장축, 상기 캐패시터 영역 및 상기 워드라인 영역의 단축의 크기를 소정 비율 감소시키는 단계를 포함한 레이아웃 형성 방법으로 형성되는 것을 특징으로 하는 반도체소자.
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