KR20110012691A - 반도체 장치의 단위 블록 회로 형성 방법 - Google Patents
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Abstract
본 발명은 주변회로 영역에 형성되는 단위 블럭 회로 내에서 효율적인 공간 활용성을 갖도록 레저버 커패시터를 개선한 반도체 장치의 단위 블록 회로 형성 방법을 개시한다. 본 발명은 액티브로 구성되는 웰 가드 내부의 여유 공간에 액티브와 게이트가 중첩되는 연장 영역을 형성하고 이들을 레저버 커패시터로 구현함으로써 공간 효율성을 갖는 단위 블록 회로를 제공할 수 있다.
반도체, 주변회로, 레저버, 커패시터
Description
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 주변회로 영역에 형성되는 단위 블럭 회로 내에서 효율적인 공간 활용성을 갖도록 레저버 커패시터를 개선한 반도체 장치의 단위 블록 회로 형성 방법에 관한 것이다.
디램(DRAM)의 회로 영역은 데이터를 저장하는 저장소를 갖는 코아(Core) 영역과 상기 코아 영역의 데이터 입출력에 관련된 회로들이 배치되는 주변회로 영역(Peripheral)으로 구분될 수 있다.
코아 영역과 주변회로 영역 중, 주변 회로 영역은 정해진 기능을 담당하는 단위 블록 회로들과 노이즈에 대하여 전압의 전위를 안정화하는 레저버 커패시터를 포함하도록 설계된다. 여기에서 단위 블럭 회로는 최소한 하나 이상의 로직(Logic)을 구현하는 트랜지스터 패턴들이 형성되는 단위 셀이며, 일명 리프 셀(Leaf cell)이라고도 한다.
레저버 커패시터는 여유 공간에 설계되는 것이다. 그러나, 최근 반도체 메모리 장치가 고집적화되어 칩 사이즈가 작아짐에 따라 레저버 커패시터를 형성할 수 있는 여유 공간이 점차 감소하는 추세이다.
한편, 도 1, 도 2a 및 도 2b는 일반적인 단위 블럭 회로의 레이아웃도이다.
도 1은 단위 블럭 회로의 레이아웃이며, 도 2a의 액티브와 도 2b의 게이트가 중첩된 레이아웃을 포함한다.
도 1에서 단위 블럭 회로는 웰(10)을 기반으로 형성되며, 웰(10)의 내부에는 도 2a의 액티브(12)와 웰 가드(14)가 형성된다.
웰 가드(14)는 폐루프를 이루는 변부가 장방형상을 갖도록 구성된 것으로 내부에 소자 즉 트랜지스터에 대응하여 형성되는 액티브(12)를 변부 내에 포함하는 구성을 갖는다. 그리고, 액티브(12)와 웰 가드(14)는 웰(10)의 서브웰로 형성된다.
그리고, 웰 가드(14) 내부에는 액티브(12)가 형성되지 않은 영역이 발생되며, 이 공간에 액티브 더미(16)가 형성된다. 액티브 더미(16)는 일정한 면적을 갖는 장방형상을 가지며 자신이 배치될 수 있는 충분한 공간에 배치되며, 복수로 배치되는 경우 액티브 더미(16)는 일정한 패턴(일예로 매트릭스 패턴)을 갖도록 배치된다.
상술한 도 2a에서 형성된 액티브(12), 웰 가드(14) 및 액티브 더미(16)의 상부에 도 2b와 같이 게이트(18)와 게이트 더미(20)가 형성된다.
게이트(18)는 액티브(12)가 형성된 영역 상부에 오버랩되도록 형성되며, 일 방향으로 연장된 형상을 가지고, 일단에 보다 넓은 폭을 갖는 헤드를 가질 수 있 다.
그리고, 게이트 더미(20)는 하부의 액티브 더미(16)와 오버랩되도록 형성되되, 액티브 더미와 같거나 큰 영역을 갖도록 형성된다.
그리고, 게이트(18) 및 게이트 더미(20)의 상부에 비트 라인(22)이 형성되며, 비트 라인(22)은 게이트(18)의 길이 방향과 동일한 방향으로 다수 개 형성된다. 다수 개의 비트 라인(22)은 웰 가드(14)의 양 측 변부와 중첩되는 영역과 게이트(18)의 일 측의 액티브(12)와 중첩되는 영역을 각각 오버랩하도록 분포되고, 비트라인과 하부의 액티브(12) 또는 웰 가드(14) 간의 전기적인 접속은 비트라인 컨택(24)로써 이루어진다.
상술한 바와 같이 단위 블록 회로가 형성되며, 단위 블록 회로는 상술한 레이아웃에 의하여 액티브(12), 게이트(18)을 포함하는 트랜지스터 영역과 정전압이 비트라인을 통하여 공급되는 웰 가드(14)를 포함한다.
도 1, 도 2a 및 도 2b와 같이 설명된 일반적인 단위 블록 회로는 여유 공간에 더미 패턴을 형성함으로써 수율을 향상시키는 효과를 기대할 수 있으나, 커패시턴스를 제공하기 위한 활용도에 있어서 제약이 있다.
따라서, 칩 사이즈가 작아지는 반도체 메모리 장치에 커패시턴스를 제공하기 위하여 단위 블록 회로를 효율적으로 활용할 수 있는 방법의 제시가 필요하다.
본 발명은 반도체 장치의 주변회로 영역에 설계되는 단위 블록 회로 내에 공간 활용의 효율성을 갖는 레저버 커패시터를 형성함으로써 효율적으로 공간을 활용하는 단위 블록 회로의 형성 방법을 제공한다.
본 발명에 따른 반도체 장치의 단위 블록 회로의 형성 방법은, 적어도 하나의 트랜지스터에 대응하여 각각 형성되는 제 1 액티브와, 장방형상의 프레임을 가지며 상기 프레임의 내부에 상기 제 1 액티브가 형성된 영역을 포함하는 공간이 형성되고 상기 프레임의 변부에 상기 제 1 액티브 방향으로 확장되는 연장 영역이 형성되며 상기 제 1 액티브와 상기 제 2 액티브는 디자인 룰에서 정의하는 범위 이상의 이격 간격을 갖도록 형성되는 제 2 액티브를 동시에 형성하는 액티브 형성 단계; 상기 제 1 액티브와 오버랩되며 길이 방향으로 연장되는 상기 제 1 게이트와, 상기 제 2 액티브의 상기 프레임의 양 변부와 오버랩되며 길이 방향으로 연장되는 한 쌍의 제 1 양변과 상기 한 쌍의 제 1 양변을 이어주는 한 쌍의 제 2 양변 및 상기 제 2 액티브와 오버랩되며 적어도 하나 이상의 상기 제 1 게이트를 포함하는 폭을 가지면서 상기 제 2 양변 중 어느 하나의 변으로부터 상기 제 1 게이트 쪽으로 연장되는 핑거 형태의 연장부를 적어도 하나 이상 갖는 제 2 게이트를 동시에 형성하는 게이트 형성 단계; 상기 제 2 게이트의 제 2 양변과 그에 중첩되 는 상기 제 2 액티브를 포함하는 제 1 영역 상기 제 1 영역 사이에 상기 제 2 액티브에 포함되는 상기 연장 영역에 대응되는 제 2 영역 및 상기 제 1 게이트의 어느 일측에 해당하는 상기 제 1 액티브 영역과 오버랩되며 상기 제 1 게이트의 길이 방향으로 연장되는 제 3 영역을 포함하고, 상기 제 1 영역 내지 제 3 영역에 일체로 비트라인이 형성되는 비트라인 형성 단계; 및 상기 제 1 양변의 양측, 상기 연장 영역의 양측 및 상기 제 3 영역에 상기 비트라인과 그 하부의 상기 제 1 또는 제 2 액티브 영역 간의 전기적 접속을 위한 컨택들을 형성하는 컨택 형성 단계;를 포함함을 특징으로 한다.
여기에서, 상기 제 2 게이트는 상기 제 2 양변에 모두 형성되는 상기 연장부를 포함할 수 있다.
그리고, 상기 연장부는 인접하는 것끼리 컨택을 공유하도록 형성될 수 있다.
본 발명은 반도체 장치의 주변회로 영역에 설계되는 단위 블록 회로 내에 레저버 커패시터를 형성하고 상기 레저버 커패시터를 내부 여유 공간에 대하여 최대한 형성함으로써 단위 블록 회로의 공간 효율성을 극대화할 수 있는 효과가 있다.
본 발명에 따른 반도체 장치의 단위 블록 회로의 형성 방법은 웰 가드를 확장하고 웰 가드 영역과 확장된 영역을 커패시터로 활용하는 기술을 개시한다.
도 3, 도 4a 및 도 4b를 참조하면, 본 발명에 따른 도 3의 실시예는 도 4a의 액티브 패턴과 도 4b의 게이트 패턴이 중첩된 구성을 포함한다.
본 발명에 따른 반도체 장치의 단위 블록 회로는 웰(30) 영역 상에 순차적으로 액티브, 게이트, 컨택, 비트라인이 형성된다.
액티브로서 제 1 액티브(32)와 프레임(34) 및 연장 영역(36)을 포함하는 제 2 액티브가 구성되고, 게이트로서 제 1 게이트(38) 및 제 1 양변(40), 제 2 양변(42) 및 연장부(44)를 포함하는 제 2 게이트가 구성된다.
보다 구체적으로 본 발명에 따른 반도체 장치의 단위 블록 회로의 형성 방법에 대하여 설명한다.
먼저, 웰(20) 상에 서브 웰을 이루는 액티브가 형성된다. 제 1 액티브(32)와 제 2 액티브는 동시에 형성되며, 제 1 액티브(32)는 복수 개의 트랜지스터를 이루기 위하여 분할된 영역에 트랜지스터의 채널 길이에 대응되는 길이를 갖도록 장방형상으로 형성되고, 서로 다른 채널 길이를 가질 수 있으므로 각 트랜지스터의 제 1 액티브(32)는 서로 다른 길이를 갖도록 형성될 수 있다. 이때 복수 개의 제 1 액티브(32)는 공정 상 불량을 줄이기 위하여 일 측으로 정렬되어 형성될 수 있다.
그리고, 제 2 액티브는 장방형상의 프레임(34)을 가지며, 프레임(34) 내부에 제 1 액티브(32)가 형성된 영역을 포함하는 공간이 형성되고, 프레임(34)의 변부에 제 1 액티브(32) 방향으로 확장되는 연장 영역(36)이 형성된다. 여기에서, 제 1 액티브(32)와 제 2 액티브는 디자인 룰에서 정의하는 범위 이상의 이격 간격을 갖도록 형성되며, 연장 영역(36)은 이격 간격을 보장하는 만큼 연장됨에 따른 면적을 가질 수 있다. 그에 따라 도 4a와 같은 패턴을 갖는 제 1 액티브(32) 및 제 2 액티브를 포함하는 액티브가 형성될 수 있다.
그 후, 도 4b와 같은 패턴을 갖는 게이트가 형성될 수 있다.
구체적으로, 게이트는 제 1 액티브(32)와 오버랩되며 길이 방향으로 연장되는 제 1 게이트(38)와 그의 주변을 둘러싸도록 형성되는 제 2 게이트를 포함한다.
제 2 게이트는 제 2 액티브의 프레임(34)의 양 변부와 오버랩되며 길이 방향으로 연장되는 한 쌍의 제 1 양변(40)과 한 쌍의 제 1 양변(40)을 이어주는 한 쌍의 제 2 양변(42) 및 제 2 액티브와 오버랩되며 적어도 하나 이상의 제 1 게이트(38)를 포함하는 폭을 가지면서 제 2 양변(42) 중 어느 하나의 변으로부터 제 1 게이트(38) 쪽으로 연장되는 핑거 형태의 연장부(44)를 적어도 하나 이상 포함한다.
여기에서, 제 1 게이트(38)과 갖는 제 2 게이트는 동시에 형성되며, 상기 제 2 게이트는 제 2 양변(42)에 모두 형성될 수 있다.
상기 게이트가 형성된 후 그 상부에 컨택(48)과 비트라인(46)이 형성된다.
먼저, 비트라인(46)은 제 2 게이트의 제 2 양변(40)과 그에 중첩되는 제 2 액티브를 포함하는 제 1 영역 상기 제 1 영역 사이에 제 2 액티브에 포함되는 연장 영역(36)에 대응되는 제 2 영역 및 제 1 게이트(38)의 어느 일측에 해당하는 제 1 액티브 영역(32)과 오버랩되며 상기 제 1 게이트(38)의 길이 방향으로 연장되는 제 3 영역을 포함하고, 상기 제 1 영역 내지 제 3 영역이 일체로 형성된다.
그리고, 컨택(48)은 제 1 양변(40)의 양측, 상기 연장 영역(44)의 양측 및 상기 제 3 영역에 비트라인(46)과 그 하부의 제 1 또는 제 2 액티브 영역 간의 전기적 접속을 위하여 형성된다. 그리고, 연장부(44)에 인접하는 컨택은 공유될 수 있다.
상술한 도 3, 도 4a 및 도 4b와 같이 본 발명에 따른 반도체 장치의 단위 블록 회로가 형성될 수 있으며, 단위 블록 회로는 여유 공간에 레저버 커패시터를 포함할 수 있고, 레저버 커패시터는 제 2 액티브, 제 2 게이트 및 그에 대응하는 컨택 및 비트라인에 의하여 형성된다.
상술한 레저버 커패시터가 단위 블록 회로에 의하여 제공될 수 있으므로, 본 발명에 따른 실시예는 반도체 장치가 고집적화되어 공간이 줄어들더라도 효율적인 구조로 커패시터를 갖도록 설계된 단위 블록 회로에 의하여 전압을 안정화할 수 있는 충분한 커패시턴스를 확보할 수 있다.
도 1은 일반적인 반도체 장치의 단위 블록 회로의 레이아웃을 설명하는 레이아웃도.
도 2a는 도 1의 액티브 패턴을 나타내는 레이아웃도.
도 2b는 도 1의 게이트 패턴을 나타내는 레이아웃도.
도 3은 본 발명에 따른 반도체 장치의 단위 블록 회로의 형성 방법에 의한 레이아웃을 설명하는 레이아웃도.
도 4a는 도 3의 액티브 패턴을 나타내는 레이아웃도.
도 4b는 도 3의 게이트 패턴을 나타내는 레이아웃도.
Claims (3)
- 적어도 하나의 트랜지스터에 대응하여 각각 형성되는 제 1 액티브와, 장방형상의 프레임을 가지며 상기 프레임의 내부에 상기 제 1 액티브가 형성된 영역을 포함하는 공간이 형성되고 상기 프레임의 변부에 상기 제 1 액티브 방향으로 확장되는 연장 영역이 형성되며 상기 제 1 액티브와 상기 제 2 액티브는 디자인 룰에서 정의하는 범위 이상의 이격 간격을 갖도록 형성되는 제 2 액티브를 동시에 형성하는 액티브 형성 단계;상기 제 1 액티브와 오버랩되며 길이 방향으로 연장되는 상기 제 1 게이트와, 상기 제 2 액티브의 상기 프레임의 양 변부와 오버랩되며 길이 방향으로 연장되는 한 쌍의 제 1 양변과 상기 한 쌍의 제 1 양변을 이어주는 한 쌍의 제 2 양변 및 상기 제 2 액티브와 오버랩되며 적어도 하나 이상의 상기 제 1 게이트를 포함하는 폭을 가지면서 상기 제 2 양변 중 어느 하나의 변으로부터 상기 제 1 게이트 쪽으로 연장되는 핑거 형태의 연장부를 적어도 하나 이상 갖는 제 2 게이트를 동시에 형성하는 게이트 형성 단계;상기 제 2 게이트의 제 2 양변과 그에 중첩되는 상기 제 2 액티브를 포함하는 제 1 영역 상기 제 1 영역 사이에 상기 제 2 액티브에 포함되는 상기 연장 영역에 대응되는 제 2 영역 및 상기 제 1 게이트의 어느 일측에 해당하는 상기 제 1 액티브 영역과 오버랩되며 상기 제 1 게이트의 길이 방향으로 연장되는 제 3 영역을 포함하고, 상기 제 1 영역 내지 제 3 영역에 일체로 비트라인이 형성되는 비트라인 형성 단계; 및상기 제 1 양변의 양측, 상기 연장 영역의 양측 및 상기 제 3 영역에 상기 비트라인과 그 하부의 상기 제 1 또는 제 2 액티브 영역 간의 전기적 접속을 위한 컨택들을 형성하는 컨택 형성 단계;를 포함함을 특징으로 하는 반도체 장치의 단위 블록 회로 형성 방법
- 제 1 항에 있어서,상기 제 2 게이트는 상기 제 2 양변에 모두 형성되는 상기 연장부를 포함하는 반도체 장치의 단위 블록 회로 형성 방법.
- 제 1 항에 있어서,상기 연장부는 인접하는 것끼리 컨택을 공유하도록 형성되는 반도체 장치의 단위 블록 회로 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090070515A KR20110012691A (ko) | 2009-07-31 | 2009-07-31 | 반도체 장치의 단위 블록 회로 형성 방법 |
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| KR1020090070515A KR20110012691A (ko) | 2009-07-31 | 2009-07-31 | 반도체 장치의 단위 블록 회로 형성 방법 |
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| KR (1) | KR20110012691A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136268B2 (en) | 2012-05-09 | 2015-09-15 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor memory device including capacitor |
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2009
- 2009-07-31 KR KR1020090070515A patent/KR20110012691A/ko not_active Application Discontinuation
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