FR2667984A1 - Cellule de memoire dynamique a acces direct et procede pour fabriquer une telle cellule. - Google Patents
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Abstract
Cette cellule de mémoire comporte un transistor et un condensateur comprenant un condensateur en tranchée et un condensateur empilé, qui sont formés à l'emplacement où ledit transistor doit être formé, la profondeur de la tranchée (11) du condensateur en tranchée étant choisie différente de la profondeur de la tranchée (12) du condensateur en tranchée d'une cellule de mémoire voisine, et le condensateur empilé d'une première cellule de mémoire (5, 6, 11) possédant une profondeur de tranchée plus faible étant pourvu d'une surface d'électrode plus étendue que le condensateur de la seconde cellule de mémoire adjacente (6, 7, 12) Application notamment à la fabrication de mémoires à semiconducteurs.
Description
La présente invention concerne une cellule de mé-
moire dynamique à accès direct et un procédé pour fabriquer une telle cellule, et plus particulièrement une cellule de mémoire -dynamique à accès direct et un procédé de formation d'une telle cellule, pour lesquels on utilise un condensa-
teur empilé en tranchée mixte (MIST).
Dans le domaine technique des mémoires à semicon-
ducteurs, des efforts ont été axés sur l'accroissement du
nombre des cellules de mémoire A cet effet, il est impor-
tant de réduire au minimum la surface de chaque cellule du réseau de cellules de mémoire formé sur une microplaquette,
qui possède une étendue limitée.
Par conséquent, on sait parfaitement qu'il est souhaitable de former un transistor et un condensateur dans
une cellule de mémoire, sur la surface la plus faible pos-
sible Cependant, dans une cellule à 1 transistor/i conden-
sateur, le condensateur occupe la majeure partie de la sur-
face C'est pourquoi, il est important que la surface occu-
pée par le condensateur soit réduite au minimum et que, si-
multanément, la capacité du condensateur soit accrue au maximum, de manière à permettre la détection des données
mémorisées avec une haute fiabilité, et de réduire les er-
reurs primaires dues aux particules alpha.
Afin de réduire au minimum la surface d'occupa-
tion du condensateur et d'accroître au maximum sa capacité, il est proposé un condensateur du type en tranchée, qui est constitué au moyen de la formation d'un puits cylindrique
sur la surface de la microplaquette, l'électrode du conden-
sateur étant constituée par la paroi du puits cylindrique.
Un tel condensateur de type en tranchée classique est dé-
crit dans IEDM 85 (pp 710-713, 1985).
On réalise ce condensateur du type en tranchée de la manière indiquée ciaprès C'est-à-dire qu'on utilise une pastille dans laquelle on a fait croître une couche épitaxiale de type p possédant une forte concentration P+ et on forme un puits cylindrique dans la couche à forte concentration P+ Ensuite, on forme une couche isolante sur
la paroi du puits, puis on remplit ce dernier par du poly-
silicium de type n+, et on réalise ensuite un raccordement à la région de source du transistor. Cependant, lors de la formation du condensateur du type en tranchée décrit plus haut, l'épaisseur de la couche épitaxiale est égale à plusieurs microns et c'est
pourquoi il faut que la profondeur de la tranchée soit suf-
fisante pour fournir une valeur correcte de la capacité,
c'est-à-dire une valeur de capacité convenant pour le fonc-
tionnement de la cellule de mémoire DRAM En outre, on forme une mince couche d'oxyde sur la paroi de la tranchée, mais, en raison du caractère à angle vif du coin constitué par le fond de la tranchée, la couche isolante peut être endommagée par la tension appliquée au polysilicium qui est introduit dans la tranchée pour constituer l'électrode du condensateur En outre, lorsque la tension appliquée à la couche de polysilicium varie, une forte couche d'inversion
est formée entre la couche à faible concentration mention-
née précédemment et la surface du puits, ce qui fait appa-
raitre un phénomène de percement dans les condensateurs adja-
cents. Une autre technique permettant de rendre maximale la capacité dans le cas d'une cellule de mémoire limitée a
été proposée et décrite aux pages 31 à 34 de IEDM (Interna-
tional Electron Devices Meeting) ( S Inoue et consorts)
en 1989 Il s'agit d'une cellule DRAM utilisant un conden-
sateur empilé (STC), et la description mentionne également
un condensateur empilé étalé (SSC), qui est un perfection-
nement par rapport à un condensateur empilé.
On va décrire ci-après de façon plus détaillée les techniques classiques mentionnées précédemment, en se
référant aux figures 3 et 4, annexées à la présente de-
mande La figure 3 représente une vue en coupe d'une cel-
lule DRAM comportant un condensateur empilé, et, dans cette cellule DRAM, le Si O 2 est supprimé de manière à simplifier la structure de la cellule de mémoire Sur cette figure, le
chiffre de référence 21 désigne une électrode de mémorisa-
tion, le chiffre de référence 22, une ligne de transmission de mots et le chiffre de référence 23, une couche d'oxyde de champ. Comme cela est représenté sur le dessin,
l'électrode de mémorisation 21 de cette cellule DRAM uti-
lise uniquement sa propre région formant cellule de mé-
moire, et par conséquent ne permet pas d'cbtenir une capa-
cité de mémorisation suffisante dans sa propre région li-
mitée pour un dispositif de mémoire possédant une capacité
élevée dépassant 16 Mbits.
La figure 4 représente une structure dans la-
quelle chacune des électrodes de mémorisation 31,32,33 oc-
cupe deux régions de la cellule de mémoire, ce qui permet
de doubler la capacité de mémorisation de la cellule de mé-
moire de type STC représentée sur la figure 3 Sur la fi-
gure 4, le chiffre de référence 31 désigne l'électrode de mémorisation d'une première cellule de mémoire, le chiffre de référence 32,une électrode de mémorisation d'une seconde
cellule de mémoire, le chiffre de référence 33, une élec-
trode de mémorisation d'une troisième cellule de mémoire, le chiffre de référence 34, une ligne de transmission de bits, le chiffre de référence 35, une région commune de drain, les chiffres de référence 36 et 37, des lignes de transmission de mots destinées à être utilisées en tant qu'électrodes de grille, les chiffres de référence 38 et 39, des électrodes de source et le chiffre de référence 40, une
couche d'oxyde de champ.
Comme représenté sur la figure 4, les deux cel-
lules de mémoire, c'est-à-dire les première et seconde cel-
lules de mémoire, sont formées entre la couche d'oxyde de
champ 40 et une autre couche d'oxyde de champ 40.
L'électrode de mémorisation 31 du condensateur empilé étalé de la première cellule de mémoire est formée de manière à s'étendre, dans la direction verticale, entre la ligne de transmission de bits 34 et l'électrode de mémorisation 32 de la seconde cellule de mémoire, et, dans la direction
longitudinale, sur une longueur équivalente aux deux ré-
gions de cellules de mémoire formées entre la seconde élec-
trode de mémorisation 32 et la troisième électrode de mémo-
risation 33.
Par conséquent, la capacité de mémorisation Cs
est fortement accrue étant donné qu'elle est proportion-
nelle à la surface, mais la distance entre la première
électrode de mémorisation 31 et la seconde électrode de mé-
morisation 32 et la troisième électrode de mémorisation 33 devient trop faible, ce qui conduit à un couplage trop
serré des électrodes et par conséquent entraîne des pertur-
bations dans la structure empilée.
La présente invention a pour but d'éliminer les
inconvénients décrits plus haut des techniques classiques.
C'est-à-dire que la présente invention a pour but de ré-
soudre les problèmes liés auphénomène de-percement et au phénomène de couplage qui apparaissent respectivement dans
le condensateur en tranchée et dans le condensateur empilé.
Il faut réduire dans toute la mesure du possible des intersections entre les électrodes, si le phénomène de couplage présent entre les électrodes doit être réduit En outre, il faut réduire la différence d'étagement et il faut utiliser le type en tranchée dans le cas o il faut réduire
les intersections entre les électrodes et o il faut ac-
croître la capacité En outre, dans le cas de l'utilisation du condensateur en tranchée, il faut modifier la profondeur
de la tranchée pour réduire le courant de fuite dû au per-
cement. C'est pourquoi, un but de la présente invention est de fournir une cellule de mémoire DRAM et un procédé pour fabriquer une telle cellule, moyennant la mise en oeuvre d'un ensemble mixte condensateur empilé-condensateur
en tranchée.
Un autre but de la présente invention est de fournir une structure de condensateur possédant une capa- cité de mémorisation suffisante pour pouvoir être appliquée à un circuit intégré à très grande échelle d'intégration
(ULSI)-.
Pour, atteindre les objectifs indiqués précédem-
ment, conformément à un aspect de la présente invention, il est prévu une-cellule de mémoire dynamique à accès direct
comportant un seul transistor et un seul condensateur, ca-
ractérisée en ce que ledit condensateur comprend: un
condensateur en tranchée réalisé sous la forme d'une tran-
chée et un condensateur empilé verticalement par rapport
audit condensateur en tranchée et formé à l'endroit o le-
dit transistor doit être formé; la profondeur dudit conden-
sateur en tranchée étant choisie de manière à être diffé-
rente de la profondeur du condensateur en tranchée d'une cellule de mémoire adjacente, et ledit condensateur empilé
d'une première cellule de mémoire, qui possède une profon-
deur de tranchée plus faible, comportant une surface d'électrode plus étendue que celle du condensateur d'une
seconde cellule de mémoire adjacente.
Conformément à un autre aspect de l'invention, un procédé pour fabriquer la cellule DRAM comportant un seul
transistor et un seul condensateur et comportant un conden-
sateur en tranchée empilé mixte, comprend: l'étape de for-
mation d'une première tranchée possédant une profondeur re-
quise en utilisant un premier masque lors de la formation
du condensateur en tranchée, l'étape de formation d'une se-
conde tranchée possédant une profondeur supérieure à la première tranchée, moyennant l'utilisation d'un second
masque, et une étape de formation d'un condensateur empilé.
Lors de l'étape de formation du condensateur em-
pilé, on choisit la surface de la première électrode de mé-
morisation du condensateur empilé de la première cellule de mémoire de la première tranchée, supérieure à la surface de la seconde électrode de mémoire du condensateur empilé de la seconde cellule de mémoire de la seconde tranchée.
D'autres caractéristiques et avantages de la pré-
sente invention ressortiront de la description donnée ci-
après prise en référence aux dessins annexés, sur lesquels:
les figures l A à 1 J sont des vues en coupe il-
lustrant le procédé de formation de la cellule de mémoire DRAM comportant le condensateur de type MIST conformément à une forme de mise en oeuvre de la présente invention; la figure 2 représente une vue en perspective, en coupe partielle, de la mémoire DRAM de type MIST conforme à la présente invention, dans laquelle le Si O 2 est retiré; la figure 3, dont il a déjà été fait mention, représente une vue en perspective en coupe partielle d'une cellule de mémoire DRAM comportant le condensateur empilé classique, sur lequel le Si O 2 a été retiré; et la figure 4, dont il a déjà été fait mention, représente une vue en perspective en coupe partielle d'une cellule de mémoire DRAM comportant le condensateur empilé
et étalé classique, et sur lequel le Si O 2 est retiré.
Les figures l A à 1 I sont des vues en coupe illus-
trant le procédé de formation de la cellule de mémoire DRAM comportant le condensateur de type MIST conformément à la
présente invention.
La figure l A illustre une étape de définition d'une région active et d'une région inactive, étape qui est mise en oeuvre en faisant croître une zone de champ 2 sur un substrat en silicium de type P, moyennant l'utilisation
du procédé usuel.
La figure 1 B illustre une étape, lors de laquelle une couche d'isolant de grille 3 est formée par application d'un procédé d'oxydation thermique, puis le polysilicium
est étalé sur une épaisseur de 200 nm Ensuite, une struc-
turation a été exécutée de telle sorte que deux cellules de
mémoire sont affectées à *chaque région active, ce qui per-
met d'obtenir deux électrodes de grille 4, le reste des ré-
gions étant éliminé ultérieurement.
Ensuite, comme représenté sur la figure 1 C, on
forme une région de source 5 de la première cellule de mé-
moire, une région de drain commune 6 et une région de -source 7 de la seconde cellule de mémoire, en exécutant une implantation d'ions arsenic en une dose de 5 x 1015 atomes/cm 2 et avec une énergie de 40 ke V, ce qui permet de
former les sources et le drain commun.
La figure 1 D illustre une étape d'étalement d'une première couche isolante 8 sur la structure obtenue lors de l'étape de la figure 1 C, et lors de cette étape, on dépose du Si O 2 sur une épaisseur de 100 nm et sous la forme d'une couche d'oxyde HTO (oxyde formé au moyen d'une oxydation à
haute température).
La figure l E illustre une étape de formation d'une ligne de transmission de bits 9, cette dernière étant formée par dépôt d'une couche de polysilicium sur une épaisseur de 50 nm et moyennant la mise en oeuvre d'une structuration. La figure 1 F représente une étape de formation d'une seconde couche isolante 10 sur la structure obtenue, lors de l'étape de la figure l E, et on forme la couche 10 sur une épaisseur de 200 nm et sous la forme d'une couche HTO. La figure 1 G illustre une étape de formation
d'une première tranchée 11 possédant une faible profondeur.
De façon spécifique, on effectue un développement par expo-
sition en utilisant un premier masque de tranchée pour for-
mer une tranchée dans la région de source 5 de la première cellule de mémoire située à gauche, faisant partie des deux
cellules de mémoire disposées sur la première région ac-
tive Avant d'exécuter le développement par exposition, on
dépose une résine photosensible sur la surface de la se-
conde couche isolante 10 Ensuite, on exécute une corrosion ionique réactive (RIE) pour former une seconde couche iso- lante 10 et une première couche isolante 8 et une couche d'isolation de grille 3, de manière que la couche isolante entourant la grille 4 ne soit pas corrodée Ensuite, on
exécute le même type de corrosion, c'est-à-dire qu'on ap-
plique une corrosion à la région de source 5 et au substrat en silicium 1 de type P pour former une première tranchée 1, la résine photosensible subsistant sur le substrat étant
ensuite éliminée.
La figure 1 H illustre une étape de formation d'une seconde tranchée 12, cette étape étant exécutée de la
même manière que celle de la figure 1 G, hormis qu'on uti-
lise un second masque de tranchée, utilisé pour former la
tranchée uniquement dans la région de source 7 de la se-
conde cellule de mémoire située à droite, et en dehors du fait que la durée de la corrosion est commandée de manière que la profondeur de la seconde tranchée 12 soit supérieure
à celle de la première tranchée 11.
On peut arrêter les étapes de formation des tran-
chées des figures 1 G et 1 H au moyen d'un seul procédé en formant par avance la différence d'étages dans la partie o
la tranchée doit être formée.
La figure h I illustre une étape de formation d'une première électrode de condensateur, cette étape étant exécutée grâce au fait qu'on forme une couche isolante 13 -30 constituée par une couche d'oxyde de silicium sur les côtés intérieurs des tranchées 11,12 formées lors de l'étape de
la figure 1 H, on dépose une couche de polysilicium 14 des-
tinée à constituer la première électrode du condensateur, en mettant en oeuvre un procédé de dépôt chimique en phase vapeur CVD, puis on applique le matériau d'une première électrode en immergeant le dispositif obtenu dans du POC 13
pour faire diffuser du phosphore ou implanter un ion phos-
phore ou arsenic dans la couche de polysilicium 14.
La figure l J illustre une étape de formation d'une électrode de mémorisation empilée, et cette étape est mise en oeuvre par le fait qu'on donne à la partie de droite de mémorisation 15 du condensateur empilé une forme allongée s'étendant jusqu'à la partie supérieure de l'électrode de grille 3 de la seconde cellule de mémoire, pour compenser la capacité de mémorisation insuffisante de la première cellule de mémoire, qui possède une tranchée de
faible profondeur, et, pour ce qui concerne la seconde cel-
lule de mémoire possédant une tranchée de profondeur suffi- sante, on structure la couche de polysilicium 14 pour don-
ner une forme de faible longueur à la partie de gauche d'une électrode de mémorisation 16 du condensateur empilé, en formant de ce fait une ouverture de contact 17 et en
séparant les électrodes de mémorisation.
Ensuite, on forme une couche isolante 18 formée
par la substance diélectrique possédant une constante di-
électrique élevée et constituée par des pellicules de Si O 2 ou Si O 2, Si 3 N 4 et Si O 2 (désignée par conséquent sous le sigle ONO) sur la première électrode Sur l'ensemble de la surface de la structure y compris la couche isolante 18, on
fait croître une couche de polysilicium 19 destinée à ser-
vir de seconde électrode, et on l'immerge dans du POC 13 pour faire diffuser le phosphore, de manière à former le
matériau de la seconde électrode.
On fabrique la cellule de mémoire DRAM comportant la structure combinée d'un condensateur empilé et d'un
condensateur en tranchée, conforme à la présente invention, en utilisant le procédé décrit précédemment.
Sur la figure 2, on a représenté-une vue en pers-
pective, en coupe partielle, montrant l'état dans lequel la couche isolante est retirée de la cellule de mémoire DRAM terminée Comme on le voit clairement sur ce dessin, la cellule de mémoire DRAM selon la présente invention est constituée de telle sorte que les profondeurs des tranchées des cellules de mémoire adjacentes soient différentes Par conséquent, ceci permet d'empêcher le phénomène de perçage
susceptible d'apparaître entre les cellules de mémoire ad-
jacentes, et de compenser la capacité du condensateur pos-
sédant une plus faible profondeur de tranchée, par rapport à la capacité du condensateur possédant une profondeur de
tranchée plus importante, grâce à une surface de condensa-
teur plus étendue En outre, dans ce cas, la compensation de capacité est obtenue sans l'existence d'une différence
liée à un étagement et sans chevauchement, et par consé-
quent il n'apparaît aucun couplage entre des électrodes de
mémoire adjacentes.
i
Claims (5)
1 Cellule de mémoire dynamique à accès direct
comportant un seul transistor et un seul condensateur, ca-
ractérisée en ce que ledit condensateur comprend un condensateur en tranchée ( 11) réalisé sous la forme d'une tranchée, et un condensateur empilé disposé verticalement par rapport audit condensateur en tranchée et formé à l'endroit o ledit transistor doit être formé; la profondeur dudit condensateur en tranchée ( 11) étant choisie de manière à être différente de la profondeur
du condensateur en tranchée d'une cellule de mémoire adja-
cente, et ledit condensateur empilé d'une première cellule de mémoire ( 5,6,11), qui possède une profondeur de tranchée
plus faible, comportant une surface d'électrode plus éten-
due que celle du condensateur d'une seconde cellule de mé-
moire adjacente ( 6,7,12).
2 Cellule de mémoire dynamique à accès direct selon la revendication 1, caractérisée en ce qu'un couple de cellules de mémoire ( 5,6,11; 6,7, 12) constituées par une
première cellule de mémoire ( 5,6,11) possédant un condensa-
teur et une profondeur de tranchée plus faible ayant une surface d'électrode plus étendue, et une seconde cellule de
mémoire ( 6,7,12) possédant un condensateur ayant une pro-
fondeur de tranchée plus importante et une surface
d'électrode plus faible sont disposées dans une région ac-
tive.
3 Procédé pour fabriquer une cellule de mémoire dynamique à accès direct comportant un condensateur en tranchée empilé mixte, caractérisé en ce qu'il inclut: une étape de formation d'une première tranchée ( 11) possédant une certaine profondeur moyennant
l'utilisation d'un premier masque lors de la formation du-
dit condensateur en tranchée; une étape de formation d'une seconde tranchée ( 12) possédant une profondeur supérieure à celle de ladite première tranchée, moyennant l'utilisation d'un second masque; et une étape de formation d'un condensateur empilé,
pour laquelle la surface d'une première électrode de mémo-
risation dudit condensateur empilé d'une première cellule de mémoire ( 5, 6,11) possédant un premier condensateur en
tranchée est inférieure à la surface d'une seconde élec-
trode de mémorisation dudit condensateur empile d'une se-
conde cellule de mémoire ( 6,7,12) possédant un second
condensateur en tranchée.
4 Procédé pour fabriquer une cellule de mémoire dynamique à accès direct comportant un condensateur en tranchée empilé mixte selon la revendication 3, caractérisé en ce que lesdites première et seconde cellules de mémoire
( 5,6,11; 6,7,12) sont formées à l'intérieur d'une seule ré-
gion active.
Procédé pour fabriquer une cellule de mémoire dynamique à accès direct comportant un
condensateur en tranchée empilé mixte selon la revendica-
tion 3, caractérisé en ce que le procédé de formation des-
dites première et seconde tranchées ( 11,12) est mis en oeuvre au moyen d'une seule étape de corrosion moyennant la formation préalable d'une structure étagée dans la région
o ladite tranchée doit être formée.
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| PATENT ABSTRACTS OF JAPAN, vol. 14, no. 324 (E-951)[4267], 11 juillet 1990; & JP-A-2 106 958 (HITACHI LTD) 19-04-1990 * |
| PATENT ABSTRACTS OF JAPAN, vol. 14, no. 344 (E-955)[4287], 25 juillet 1990; & JP-A-2 116 160 (MATSUSHITA ELECTRON CORP.) 27-04-1990 * |
Also Published As
| Publication number | Publication date |
|---|---|
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| IT1244544B (it) | 1994-07-15 |
| ITMI910245A1 (it) | 1992-08-01 |
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| DE4103596C2 (de) | 1994-02-24 |
| JPH06342887A (ja) | 1994-12-13 |
| JPH0770622B2 (ja) | 1995-07-31 |
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| GB9101316D0 (en) | 1991-03-06 |
| FR2667984B1 (fr) | 1993-01-08 |
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| GB2248720A (en) | 1992-04-15 |
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