DE4103596C2 - DRAM-Zellen-Anordnung und Verfahren zu ihrer Herstellung - Google Patents
DRAM-Zellen-Anordnung und Verfahren zu ihrer HerstellungInfo
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Description
Die Erfindung betrifft eine dynamische Random-Speicherzelle oder
DRAM-Zelle und ein Verfahren zu ihrer Herstellung, insbesondere
eine DRAM-Zelle mit einem Kondensator einer Schacht/Stapel-Mischausführung,
einem sog. MIST-(Mixed-Stacked-Trench)-Kondensator.
Auf dem Gebiet der Halbleiterspeicher wurden bereits Versuche mit dem
Ziel unternommen, die Anzahl der Speicherzellen zu vergrößern. Hierzu
ist es wichtig, die Fläche jeder Zelle des auf einem Chip von begrenzter
Fläche gebildeten Speicherzellenfeldes auf ein Mindestmaß
zurückzuführen.
Deshalb sollen Transistor und Kondensator einer Speicherzelle nur
eine kleinstmögliche Fläche benötigen. In einer Zelle mit einem Transistor
und einem Kondensator nimmt jedoch der Kondensator den größten
Teil der Fläche ein. Deshalb ist es wichtig, daß die vom Kondensator
eingenommene Fläche auf ein Mindestmaß beschränkt wird, wobei gleichzeitig
die Kapazität des Kondensators auf das Höchstmaß gebracht
wird, wodurch ermöglicht wird, die gespeicherten Daten mit großer
Zuverlässigkeit zu erfassen und die durch Alpha-Teilchen bedingten
Soft-Fehler zu verringern.
Für die Zurückführung der Fläche des Kondensators auf ein
Mindestmaß und die Anhebung auf ein Höchstmaß der Kapazität wird ein
Schacht-Kondensator vorgeschlagen, der derart beschaffen ist, daß
auf der Oberfläche des Chips eine zylinderförmige Vertiefung gebildet
ist und daß eine Kondensatorelektrode aus der Wandung der zylinder
förmigen Vertiefung gebildet ist. Ein Kondensator dieser Ausführung ist
in der IEDM 85 (S. 710-713) offenbart.
Der Kondensator der Schacht-Ausführung wird wie folgt gebildet:
Es kommt eine Scheibe zum Einsatz, in der eine p-Epitaxialschicht
auf einem P⁺-Substrat hoher Konzentration heranwächst, und es wird
in die P⁺-Schicht hoher Konzentration hinein eine zylinderförmige
Vertiefung gebildet. Danach wird auf der Wand der Vertiefung eine
Isolierschicht gebildet und dort hinein ein n⁺-Polysilizium
gefüllt, während darauf zur Source-Region des Transi
stors eine Verbindung gebildet wird.
Die Dicke der Epitaxialschicht bei der vorstehend beschriebenen
Bildung des Schacht-Kondensators beträgt einige Mikrometer, weshalb
die Tiefe des Schachts tief genug sein muß, um den richtigen Kapazi
tätswert zu erzielen, der für den Betrieb der DRAM-Zelle geeignet
ist.
Des weiteren wird eine dünne Oxidschicht auf der Schachtwand ge
bildet, wobei jedoch, bedingt durch die Schärfe der Ecken des Bodens
des Schachtes, die Isolierschicht durch die an das in den Schacht
als Kondensatorelektrode gefüllte Polysilizium gelegte Spannung be
schädigt werden kann. Des weiteren wird beim Verändern der Spannung
auf der Polisiliziumschicht eine starke Inversionsschicht zwischen
der oben erwähnten Niederkonzentrationsschicht und der Oberfläche
der Wand gebildet, wodurch ein Durchgreifphänomen zu dem nächstliegen
den Kondensator verursacht wird.
Ein weiteres Verfahren zur Maximierung der Kapazität bei der begrenz
ten Speicherzelle ist von S. Inoue et al. auf den Seiten 31 bis 34
in IEDM (International Electron Devices Meetin) aus dem Jahre 1989
dargelegt. Es handelt sich hier um eine DRAM-Zelle unter Verwendung
eines Stapelkondensators (STC = Stacked Capacitor), und die, Beschrei
bung behandelt auch einen ausgebreiteten Stapelkondensator (SSC =
Spread Stacked Capacitor), der gegenüber dem Stapelkondensator eine
Weiterentwicklung darstellt.
Auf die vorstehenden herkömmlichen Verfahren wird anhand der Fig.
3 und 4 nachstehend näher eingegangen. Hierbei ist die Fig.
3 ein Schnitt durch eine DRAM-Zelle mit einem gestapelten Kondensa
tor, wobei bei dieser DRAM-Zelle Sio2 entfernt wird, um den Aufbau
der Speicherzelle zu vereinfachen. Das Bezugszeichen 21 bezeichnet
hier die Speicherelektrode, 22 eine Wortleitung und 23 eine Feldoxid
schicht.
Nach der Zeichnung benötigt die Speicherelektrode 21 dieser DRAM-Zelle
nur ihre eigene Speicherzellenzone, und deshalb kann sie keine aus
reichende Speicherkapazität innerhalb ihrer begrenzten eigenen Zell
zone für eine Speichervorrichtung mit einer über 16 Megabit liegenden
Großkapazität bieten.
Bei dem in Fig. 4 dargestellten Aufbau nimmt jede der Speicherelektro
den 31, 32, 33 zwei Speicherzellenzonen ein, wodurch die Speicherkapa
zität der STC-Typ-Speicherzelle nach Fig. 3 verdoppelt wird. Nach Fig.
4 kennzeichnet das Bezugszeichen 31 eine Speicherelektrode einer
ersten Speicherzelle, 32 eine Speicherelektrode einer zweiten Speicher
zelle, 33 eine Speicherelektrode einer dritten Speicherzelle, 34 eine
Bit-Leitung, 35 eine gemeinsame Drain-Zone, 36 und 37 als Gate-Elek
troden dienende Wortleitungen, 38 und 39 Source-Elektroden und 40 eine
Feldoxidschicht.
Wie die Fig. 4 zeigt, werden die beiden Speicherzellen, d. h. die
erste und die zweite Speicherzelle zwischen der Feldoxidschicht 40 und
einer weiteren Feldoxidschicht 40 gebildet. Die ausgebreitete Stapel
speicherelektrode (SSS = Spread Stacked Storage Elektrode) 31 der er
sten Speicherzelle wird auf eine Weise gebildet, daß sie sich in ver
tikaler Richtung zwischen der Bit-Leitung 34 und der Speicher
elektrode 32 der zweiten Speicherzelle und in längsweisender
Richtung über eine Länge erstreckt, die gleich ist den beiden
Speicherzellenzonen zwischen der zweiten Speicherelektrode 32
und der dritten Speicherelektrode 33.
Demgemäß wird die Speicherkapazität Cs stark erhöht, weil sie zur
Fläche verhältnisgleich ist, wobei jedoch der Abstand zwischen der
ersten Speicherelektrode 31 und der zweiten Speicherelektrode 32 und
der dritten Speicherelektrode 33 zu eng wird, was zu einer zu engen
Kopplung der Elektrode führt und demzufolge Störungen im Stapelauf
bau verursacht.
Aus der EP 0 223 616 A2 ist der Aufbau einer Anordnung nach dem Oberbegriff des Anspruchs 1 bekannt, bei
der der Kondensator jeweils einen miteinander kombinierten stapelartigen und graben
artigen Teil besitzt, wobei die jeweiligen Flächen senkrecht zueinan
der verlaufen.
Maßnahmen zur Verhinderung des Durchgreif-Phänomens finden hier keine
Erwähnung.
Es ist Aufgabe der Erfindung, die vorgenannten Nachteile der herkömm
lichen Anordnungen zu beseitigen, d. h. die Erfindung zielt darauf ab,
die jeweils bei Schacht- und Stapelkondensatoren auftretenden Probleme
des Durchgreif- und Kopplung-Phänomens zu lösen.
Die Schnittpunkte zwischen den Elektroden müssen so weit wie möglich
verringert werden, wenn die Kopplung zwischen den Speicherelektroden
abgeschwächt werden soll. Andererseits muß der Schrittabstand ver
kleinert und der Graben-Typ eingesetzt werden, wenn die Schnittpunkte
zwischen den Elektroden verringert werden sollen und wenn die Kapazi
tät erhöht werden soll. Bei Verwendung des Grabens wird dessen Tiefe
derart verändert, daß der auf das Durchgreif-Phänomen zurückzuführen
de Kriechstrom gering ist.
Erfindungsgemäß ist bei einer DRAM-Zellen-Anordnung, bei der jede
Zelle aus einem Transistor und einem Kondensator besteht, der aus
einem in Form eines Grabens ausgebildeten Teilkondensator (Graben
kondensator) und einem stapelartig ausgebildeten Teilkondensator
(Stapelkondensator) zusammengesetzt ist, wobei die Kondensatorflächen
der beiden Teilkondensatoren rechtwinklig zueinander verlaufen, die
Tiefe der Gräben der Grabenkondensatoren zweier benachbarter Zellen
unterschiedlich und der Stapelkondensator, der mit einem Grabenkon
densator mit geringer Tiefe kombiniert ist, besitzt eine größere
Kondensatorfläche als der, der mit einem Grabenkondensator mit großer
Grabentiefe kombiniert ist.
Zur Herstellung der DRAM-Zellen-Anordnung mit jeweils einem einzelnen
Transistor und einem einzelnen Kondensator in MIST-Aufbau wird für
die Gräben einer bestimmten Tiefe ein erster Ätzprozeß unter Verwen
dung einer ersten Ätzmaske und zur Herstellung der Gräben der anderen
Tiefe ein zweiter Ätzprozeß unter Verwendung einer zweiten Ätzmaske
durchgeführt.
Bei dem Verfahrensschritt des Bildens der Stapelkondensatoren ist
die Fläche des ersten Stapelkondensators, der mit dem ersten Grabenkondensator
kleiner Tiefe kombiniert ist, größer als die Fläche des
zweiten Stapelkondensators, der mit dem Grabenkondensator großer
Tiefe kombiniert ist .
Die Erläuterung der Erfindung und deren technische Vorteile ergeben
sich aus der nachfolgenden Beschreibung eines bevorzugten Ausführungs
beispiels, in Verbindung mit den Zeichnungen. Hierbei zeigen:
Fig. 1A bis 1J Schnittdarstellungen der Herstellungsschritte
einer mit einem MIST-Typ-Kondensator ausgerüsteten DRAM-Zelle.
Fig. 2 eine perspektivische Ansicht eines Teilschnitts der
erfindungsgemäßen DRAM-Zelle, bei der das SiO2 entfernt ist,
Fig. 3 eine perspektivische Ansicht eines Teilschnitts einer
DRAM-Zelle mit einem herkömmlich ausgeführten Stapel-Kondensator,
von der SiO2 entfernt ist, und
Fig. 4 eine perspektivische Ansicht eines Teilschnitts einer
DRAM-Zelle mit einem herkömmlich ausgeführten ausgebreiteten
Stapel-Kondensator (Spread Stacked Capacitor), bei der das SiO2
entfernt ist.
Die Fig. 1A bis 1J sind Schnittdarstellungen, die den
Herstellungsvorgang einer mit dem erfindungsgemäßen MIST-Typ-
Kondensator ausgestatteten DRAM-Zelle wiedergeben.
In Fig. 1A ist der Schritt der Festlegung der aktiven und der nicht
aktiven Zonen dargestellt; wobei dieser Schritt durchgeführt wird,
indem man eine Feldoxidschicht 2 auf einem P-Siliziumsubstrat unter An
wendung der herkömmlichen Verfahrensweise wachsen läßt.
Die Fig. 1B zeigt den Verfahrensschritt, durch den eine Gate-Isolier
schicht 3 durch Anwenden eines thermischen Oxidationsverfahrens ge
bildet und danach Polysilizium mit einer Dicke von 200 µm aus
gebreitet wird. Hiernach wird die Strukturierung derart durchgeführt,
daß zwei Speicherzellen für jede aktive Zone vorgesehen werden, wo
bei hierdurch zwei Gate-Elektroden 4 gebildet werden und der Rest des
Abschnitts hiernach entfernt wird.
Hierauf werden, wie die Fig. 1C zeigt, eine erste Speicherzellen-Source-
Region 5, eine gemeinsame Drain-Zone 6 und eine zweite Speicherzellen-
Source-Zone 7 gebildet, indem eine Arsenionen-Implantation mit einer
Rate von 5×1015 Atome/cm2 und einer Energie von 40 KeV vorgenommen
wird, wodurch die Sourcen und das gemeinsame Drain gebildet werden.
Die Fig. 1D zeigt den Verfahrensschritt des Aufbringens einer ersten
Isolierschicht 8 auf den durch den Verfahrensschritt der Fig. 1C geschaf
fenen Aufbau, wobei bei diesem Vorgang Sio2 in einer Dicke von 100 µm
in Form einer HTO-(High Temperature Oxidation)Schicht aufgebracht
wird.
Nach dem Verfahrensschritt der Fig. 1E wird eine Bit-Leitung
9 gebildet, indem Polysilizium mit einer Dicke von 50 µm
aufgebracht und eine Musterung durchgeführt wird.
In dem Verfahrensschritt der Fig. 1F wird eine zweite Isolier
schicht 10 auf dem aus der Fig. 1E hervorgegangenen Aufbau mit
einer Dicke von 100 µm Form einer HTO-Schicht gebildet.
Nach dem Verfahrensschritt der Fig. 1G wird ein erster Graben 11
von geringer Tiefe gebildet. Hierbei vollzieht sich die Graben-
Ätzung unter Verwendung einer ersten Graben-Maske, um einen Graben
durch die Source-Zone 5 der (linken) ersten Speicherzelle der beiden
auf der ersten aktiven Zone angeordneten Speicherzellen hindurch zu bilden.
Dazu wird ein Photoresist auf die Oberfläche der zweiten Isolierschicht
10 aufgebracht. Hiernach wird eine reaktive Ionenätzung (RIE =
Reactive Ion Etching) zum Formen einer zweiten Isolierschicht 10,
einer ersten Isolierschicht 8 und einer Gate-Isolierschicht 3 derart
durchgeführt, daß die das Gate 4 umgebende Isolierschicht nicht ge
ätzt wird. Hierauf werden die Source-Zone 5 und das Siliziumsubstrat 1
geätzt, um einen ersten Schacht 11 zu bilden, wonach das auf dem
Substrat verbleibende Photoresist davon entfernt wird.
Nach dem Verfahrensschritt der Fig. 1H zum Bilden eines zweiten
Grabens 12 wird dieser auf dieselbe Weise wie in Fig. 1G durchge
führt, mit dem Unterschied, daß eine zweite Grabenmaske dazu ver
wendet wird und daß der Schacht durch die Source-Zone 7 der (rech
ten) zweiten Speicherzelle hindurch gebildet wird, und mit dem Un
terschied, daß die Ätzungszeit derart gewählt wird, daß die Tiefe
des zweiten Grabens 12 größer ist als die des ersten Grabens 11.
Nach Fig. 1 wird der Verfahrensschritt zur Bildung einer ersten
Elektrode des Kondensators derartig durchgeführt, daß eine aus einer
Siliziumoxidschicht bestehende Isolierschicht 12 auf den Innenseiten
der durch den Schritt nach Fig. 1H gebildeten Gräben 11, 12 erzeugt
wird, daß eine als erste Elektrode des Kondensators dienende Polysiliziumschicht
14 durch Anwendung des CVD-Verfahrens aufgebracht wird
und daß durch Eintauchen der so gewonnenen Vorrichtung in POCl3 zur
Phosphordiffundierung oder Implantierung von Phosphor- oder Arsenionen
in die Polysiliziumschicht 14 ein erstes Elektrodenmaterial gebildet
wird.
Der Verfahrensschritt der Fig. 1J zum Bilden einer Stapel-Speicher
elektrode wird dadurch durchgeführt, daß man den rechten Abschnitt
einer Speicherelektrode 15 des Stapel-Kondensators sich in länglicher
Form bis zum oberen Abschnitt der Gate-Elektrode 4 der zweiten Speicher
zelle erstrecken läßt, um die unzureichende Speicherkapazität der mit
einer geringen Grabentiefe ausgebildeten ersten Speicherzelle auszuglei
chen, und daß für die zweite Speicherzelle mit einer großen Grabentiefe
die Polysiliziumschicht 14 derart strukturiert ist, daß der linke Ab
schnitt einer Speicherelektrode 16 des Stapel-Kondensators in kurzer
Form gebildet ist. Hierdurch wird eine Kontaktöffnung 17 gebildet, und
die Speicherelektroden werden getrennt.
Es wird danach eine Isolierschicht 18 aus einem Dielektrikum, das eine
hohe dielektrische Konstante besitzt und Sio2- oder Sio2, Si3N4 und
Sio2- (sogenannte ONO-)Filme aufweist, auf der ersten Elektrode gebil
det. Auf der gesamten Oberfläche der Struktur, einschließlich der Iso
lierschicht 18, wird eine Polysiliziumschicht 19 abgeschieden, die als
zweite Elektrode dient und die zur Phosphordiffundierung in POCl3 ge
taucht wird, wodurch das Material für die zweite Elektrode gebildet wird.
Die den MIST-Kondensator aufweisende DRAM-Zelle nach der Erfindung wird
durch das vorstehend beschriebene Verfahren hergestellt.
Eine in der Fig. 2 dargestellte perspektivische Ansicht eines
Teilschnitts zeigt den Zustand, in dem die Isolierschicht von der
vervollständigten DRAM-Zelle entfernt ist. Die Zeichnung läßt klar
erkennen, daß die DRAM-Zelle derart aufgebaut ist, daß die Tiefen der
Gräben der benachbarten Speicherzellen unterschiedlich vorgesehen
sind. Demgemäß kann das Durchgreif-Phänomen, das zwischen benach
barten Speicherzellen durchaus aufzutreten pflegt, durch die Ver
ringerung der Berührungsflächen der Raumladungsgebiete zweier benach
barter Grabenkondensatoren unterbunden und auch die Kapazität des
Kondensators, der eine geringere Grabentiefe besitzt, gegenüber der
des Kondensators, der eine größere Grabentiefe besitzt, mittels einer
größeren Kondensatorfläche ausgeblichen werden. In diesem Falle wird
darüber hinaus der Ausgleich der Kapazität ohne das Bestehen eines
Schritt- oder Stufenunterschieds bzw. einer Überlappung der Konden
satorflächen erreicht, wodurch kein zusätzliches Durchgreifen zwischen
benachbarten Speicherelektroden auftritt.
Claims (2)
1. DRAM-Zellen-Anordnung, bei der jede Zelle aus einem Transistor
und einem Kondensator, der aus einem in Form eines Grabens aus
gebildeten Teilkondensator (Grabenkondensator) und einem stapel
artig ausgebildeten Teilkondensator (Stapelkondensator) zusammen
gesetzt ist, wobei die Kondensatorflächen der beiden Teilkonden
satoren rechtwinkling zueinander verlaufen, besteht,
dadurch gekennzeichnet,
daß die Tiefe der Gräben der Gräbenkondensatoren zweier benach
barter Zellen unterschiedlich ist und daß der Stapelkondensator,
der mit einem Grabenkondensator mit geringer Tiefe kombiniert ist,
eine größere Kondensatorfläche besitzt als der, der mit einem Graben
kondensator mit großer Grabentiefe kombiniert, ist.
2. Verfahren zur Herstellung der DRAM-Zellen-Anordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß zur Herstellung der Gräben einer bestimmten Tiefe ein erster
Ätzprozeß unter Verwendung einer ersten Ätzmaske und zur Herstellung
der Gräben der anderen Grabentiefe ein zweiter Ätzprozeß unter Ver
wendung einer zweiten Ätzmaske durchgeführt wird.
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