JPS63122261A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63122261A JPS63122261A JP61269172A JP26917286A JPS63122261A JP S63122261 A JPS63122261 A JP S63122261A JP 61269172 A JP61269172 A JP 61269172A JP 26917286 A JP26917286 A JP 26917286A JP S63122261 A JPS63122261 A JP S63122261A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置における容量素子及びその製造
方法に関するものである。
方法に関するものである。
従来、メガビットクラスのＩＬｓＩダイナミックメモリ
等において使用される容量素子は、その集積度の向上に
伴い、素子１つ１つに対する占有面積の縮小化が要求さ
れている。ま赳、それと番ｉ逆に、単に縮小するだけで
は、外部からのノイズ（特にα線によるソストエラー）
に弱く、あるレベル以上小さくする事は不可能である。
等において使用される容量素子は、その集積度の向上に
伴い、素子１つ１つに対する占有面積の縮小化が要求さ
れている。ま赳、それと番ｉ逆に、単に縮小するだけで
は、外部からのノイズ（特にα線によるソストエラー）
に弱く、あるレベル以上小さくする事は不可能である。
このため、ダイナミックＲＡＭ等のメモリで使用される
容量素子では、基板上での占有面積を小さくする一方基
板に深い溝を掘って作るいわゆるトレンチ型容量素子が
主流を占めてきている。
容量素子では、基板上での占有面積を小さくする一方基
板に深い溝を掘って作るいわゆるトレンチ型容量素子が
主流を占めてきている。
第２図はこのようなトレンチ型容量素子を示し、図にお
いて、１は基板（半導体基板）、２は絶縁膜（−例とし
て酸化膜）、３はポリシリコン、４は導電層、５はバリ
アメタルによるシリサイド層、６はＡ！配線である。
いて、１は基板（半導体基板）、２は絶縁膜（−例とし
て酸化膜）、３はポリシリコン、４は導電層、５はバリ
アメタルによるシリサイド層、６はＡ！配線である。
このようなトレンチ型容量素子では開口部面積が小さい
のにもかかわらず、トレンチ型でないものと同程度の容
量成分が得られるといった利点がある。
のにもかかわらず、トレンチ型でないものと同程度の容
量成分が得られるといった利点がある。
ところが、従来の単なるトレンチ型の容量素子では、非
常に深く溝を掘らなければならず、今後予想される集積
度向上の要求から、開口部面積の縮小化を考えた場合、
これまでと同一容量の素子を作るには、さらに溝を深く
掘らなければならない、このためには、溝の側壁に陶工
にしかも耐摩も良好に誘電体膜を作る必要があり、これ
は技術的に非常に困難であり、従って、事実上ある程度
以上に開口部を縮小化し、溝を深（する事は集積度向上
の見地から、従来の方法ではほとんど限界に近い状態に
なっていた。
常に深く溝を掘らなければならず、今後予想される集積
度向上の要求から、開口部面積の縮小化を考えた場合、
これまでと同一容量の素子を作るには、さらに溝を深く
掘らなければならない、このためには、溝の側壁に陶工
にしかも耐摩も良好に誘電体膜を作る必要があり、これ
は技術的に非常に困難であり、従って、事実上ある程度
以上に開口部を縮小化し、溝を深（する事は集積度向上
の見地から、従来の方法ではほとんど限界に近い状態に
なっていた。
本願第１．第２の発明は、上記の問題点を解消する為に
なされたもので、トレンチ型容量素子のトレンチの開口
部の面積及びトレンチの溝掘り深さを増大することなく
、その容量を２〜３倍に向上できる半導体装置及びその
製造方法を提供すること゛を目的としている。
なされたもので、トレンチ型容量素子のトレンチの開口
部の面積及びトレンチの溝掘り深さを増大することなく
、その容量を２〜３倍に向上できる半導体装置及びその
製造方法を提供すること゛を目的としている。
本願のＩＪｌの発明にかかる半導体装置は、素子−個当
りに２〜３個の溝を有するトレンチ型容量素子を設けた
ものである。
りに２〜３個の溝を有するトレンチ型容量素子を設けた
ものである。
また本願の第２゛の発明にかかる半導体装置の製造方法
は、半導体基板上の所望の゛部分に自己整合的に絶縁膜
を形成し、該ｖＡ縁膜をマスクとして基板上にトレンチ
型容量素子の溝を一素子につき２〜３個形成する工程を
含むものである。
は、半導体基板上の所望の゛部分に自己整合的に絶縁膜
を形成し、該ｖＡ縁膜をマスクとして基板上にトレンチ
型容量素子の溝を一素子につき２〜３個形成する工程を
含むものである。
本願の発明においては、半導体基板上の所望の部分に、
自己整合的に絶縁膜を形成し、該絶縁膜をマスクとして
基板上にトレンチ型容量素子の溝を一素子につき２〜３
個形成するから、トレンチの開口部の面積及びトレンチ
の溝掘り深さを増大することなくコ容易に容量面積を増
大でき、これにより容量成分を２〜３倍に増やすことが
できる。
自己整合的に絶縁膜を形成し、該絶縁膜をマスクとして
基板上にトレンチ型容量素子の溝を一素子につき２〜３
個形成するから、トレンチの開口部の面積及びトレンチ
の溝掘り深さを増大することなくコ容易に容量面積を増
大でき、これにより容量成分を２〜３倍に増やすことが
できる。
以下、本願の発明の一実施例について説明する。
第１図は、本願の発明の一実施例による半導体装置を示
す図、第３図は、該半導体装置の製造プロセスフローを
示す図−であり、図中、１は基板、２は酸化膜、２ａ、
・２ｂは第２．第３の絶縁膜（−例として酸化膜、以下
酸化膜で代表する）、３はポリシリコン、４は導電層、
５はシリサイド層１．６は配ｖＡ（−例としてＡｊ！配
線）、７は第１の絶縁膜（−例として窒化膜）、８はレ
ジストである。
す図、第３図は、該半導体装置の製造プロセスフローを
示す図−であり、図中、１は基板、２は酸化膜、２ａ、
・２ｂは第２．第３の絶縁膜（−例として酸化膜、以下
酸化膜で代表する）、３はポリシリコン、４は導電層、
５はシリサイド層１．６は配ｖＡ（−例としてＡｊ！配
線）、７は第１の絶縁膜（−例として窒化膜）、８はレ
ジストである。
次に、上記半導体装置の製造プロセスについて第３図（
ａ）〜（ｒ）を用いて説明する。
ａ）〜（ｒ）を用いて説明する。
第３図（ａ）において、基板１上に第１の絶縁膜７（こ
こでは窒化膜とする）をデポジットする０次に同図φ）
に示すように写真製版により所望の位置にレジスト８を
パターニングする０次に同図（Ｃ）に示すように、窒化
膜７をレジスト８をアスクとして垂直に異方性エツチン
グして開口を形成する。
こでは窒化膜とする）をデポジットする０次に同図φ）
に示すように写真製版により所望の位置にレジスト８を
パターニングする０次に同図（Ｃ）に示すように、窒化
膜７をレジスト８をアスクとして垂直に異方性エツチン
グして開口を形成する。
さらに同図（（Ｑに示すように、基板１をレジスト８゜
窒化膜７をマスク・とじて垂直に異方性エツチングして
開口を形成する。その後、同１ｆｆｌ （ｅ）に示すよ
うに等方性エツチングにより窒化膜７をエツチングして
窒化膜７の開口を大きくする。こののち、しシスト８を
除去する（同図（ｆ））。
窒化膜７をマスク・とじて垂直に異方性エツチングして
開口を形成する。その後、同１ｆｆｌ （ｅ）に示すよ
うに等方性エツチングにより窒化膜７をエツチングして
窒化膜７の開口を大きくする。こののち、しシスト８を
除去する（同図（ｆ））。
そして、第２の絶縁膜２ａ（ここでは酸化膜とする）を
第３図（ｇ）に示す様に全面に形成した後この酸化膜２
ａを異方性エツチングして同図（ｈ）のように、窒化膜
７及び基板１の段差のある所の側壁にのみ酸化膜２を残
す。この状態では、上述の窒化膜７の等方性エツチング
の際に露出した基板面、及び基板１の異方性エツチング
の際に露出した開口部底の基板面の一部は、酸化膜２に
覆われる事な（露出している。
第３図（ｇ）に示す様に全面に形成した後この酸化膜２
ａを異方性エツチングして同図（ｈ）のように、窒化膜
７及び基板１の段差のある所の側壁にのみ酸化膜２を残
す。この状態では、上述の窒化膜７の等方性エツチング
の際に露出した基板面、及び基板１の異方性エツチング
の際に露出した開口部底の基板面の一部は、酸化膜２に
覆われる事な（露出している。
この後、第３図（１）に示すように、窒化膜７．酸化膜
２をマスクとして基板１を異方性エツチングしである程
度の深さまで溝を掘る。この際、先の工程で、酸化膜２
が４ケ所に分かれて残っているため、従来の単なるトレ
ンチ型キャパシタと異なり、−素子につき３つの溝が形
成される事になる。
２をマスクとして基板１を異方性エツチングしである程
度の深さまで溝を掘る。この際、先の工程で、酸化膜２
が４ケ所に分かれて残っているため、従来の単なるトレ
ンチ型キャパシタと異なり、−素子につき３つの溝が形
成される事になる。
この後、キャパシタの導電層部分を作る為、第、３図（
Ｊ）で示すように、酸化膜２を取り去り、同図色）に示
すよう、に、不純物を拡散し導電層４を形成する。この
不純物拡散方法としては、固体拡散、イオン注入（斜め
イオン注入）、不純物をドープした液体ガラスを拡散源
とする拡散等、いろいろな方法があり、どれを用いても
よい。
Ｊ）で示すように、酸化膜２を取り去り、同図色）に示
すよう、に、不純物を拡散し導電層４を形成する。この
不純物拡散方法としては、固体拡散、イオン注入（斜め
イオン注入）、不純物をドープした液体ガラスを拡散源
とする拡散等、いろいろな方法があり、どれを用いても
よい。
その後、同図＜ｉ＞に示すように、−炭窒化膜７を除去
した後、同図（ホ）に示すように、キャパシタの誘電体
膜として第３の絶縁膜２ｂを形成する。
した後、同図（ホ）に示すように、キャパシタの誘電体
膜として第３の絶縁膜２ｂを形成する。
ここでは、第３の絶縁膜２ｂとして前記第１．第２の絶
縁膜７．２ａつまり、窒化膜、酸化膜以外の他の種類の
誘電体を用いてもよいが、簡単に形成できる安定な膜と
して、第２の絶縁膜２ａと同じ酸化膜を用いるものとす
る。この後、全面にポリシリコン３を埋め込み、平坦に
積み（第３図（ｎ））そして表面を酸化して酸化膜２を
形成する（第３図（０））。
縁膜７．２ａつまり、窒化膜、酸化膜以外の他の種類の
誘電体を用いてもよいが、簡単に形成できる安定な膜と
して、第２の絶縁膜２ａと同じ酸化膜を用いるものとす
る。この後、全面にポリシリコン３を埋め込み、平坦に
積み（第３図（ｎ））そして表面を酸化して酸化膜２を
形成する（第３図（０））。
この後、第３図（ｐ）に示すように、ポリシリコン層３
と導電層４の２ケ所から、キャパシタの電極を取り出す
為、写真製版でパターニングして上記酸化膜２をエツチ
ングする。その後、基板１やポリシリコン層３へのアロ
ーイスバイクの一生を防止するとともにオーミックコン
タクトを取るためにバリアメタルを形成し、熱処理して
より、シリサイド層５を形成する（同図（ｑｌ）＊この
後、配線を施してトレンチ型容量素子を完成する（同図
（ｒ））。
と導電層４の２ケ所から、キャパシタの電極を取り出す
為、写真製版でパターニングして上記酸化膜２をエツチ
ングする。その後、基板１やポリシリコン層３へのアロ
ーイスバイクの一生を防止するとともにオーミックコン
タクトを取るためにバリアメタルを形成し、熱処理して
より、シリサイド層５を形成する（同図（ｑｌ）＊この
後、配線を施してトレンチ型容量素子を完成する（同図
（ｒ））。
このように本実施例によれば従来技術をそのまま応用し
、つまり自己整合技術、エツチング技術（等方性、異方
性の組みあわせ、エツチングレートの差）を用いている
−たけなので、製造装置として新たに特別な機械を導入
する必要もない上、技術的にも困難でな（、さ−らに、
高集積化の要求されるＬＳＩであって同一サイズ、同−
設計基準で、容量が大きく、性能や信頼性が高い半導体
素子を得ることができる。
、つまり自己整合技術、エツチング技術（等方性、異方
性の組みあわせ、エツチングレートの差）を用いている
−たけなので、製造装置として新たに特別な機械を導入
する必要もない上、技術的にも困難でな（、さ−らに、
高集積化の要求されるＬＳＩであって同一サイズ、同−
設計基準で、容量が大きく、性能や信頼性が高い半導体
素子を得ることができる。
なお、上記実施例では、第１の絶縁膜に窒化膜を、第２
．第３の絶縁膜に酸化膜を用いているが、これらは同様
の効果があればＡｊｌ□０．あるいは５ｉＯＮ等の他の
膜を用いてもよい。
．第３の絶縁膜に酸化膜を用いているが、これらは同様
の効果があればＡｊｌ□０．あるいは５ｉＯＮ等の他の
膜を用いてもよい。
以上のように、本願の発明によれば、半導体基板上の所
望の部分に自己整合的に絶縁膜を形成し、該絶縁膜をマ
スクとして基板上にトレンチ型容量素子の溝を一素子に
つき２〜３個形成したので、トレンチ型容量素子の基板
上での占有面積及びトレンチの溝掘り深さを増大するこ
となく容量を２〜３倍に向上できる半導体装置及びその
製造方法を提供することができる。
望の部分に自己整合的に絶縁膜を形成し、該絶縁膜をマ
スクとして基板上にトレンチ型容量素子の溝を一素子に
つき２〜３個形成したので、トレンチ型容量素子の基板
上での占有面積及びトレンチの溝掘り深さを増大するこ
となく容量を２〜３倍に向上できる半導体装置及びその
製造方法を提供することができる。
第１図は本発明の一実施例による半導体装置を示す断面
図、第２図は従来の半導体装置を示す断面図、第３図は
本発明の半導体装置の製造プロセスを工程順に示す図で
ある。 図中、１は基板、２は酸化膜、２ａ、 ２ｂは第２、
第３の絶縁膜（酸化膜）、３はポリシリコン、４は導電
層、５はシリサイド層、６はＡ１配線、７は第１のｖＡ
！！膜（窒化膜）、８はレジスト、１０は溝である。 なお図中同一符号は同−又は相当部分を示す。
図、第２図は従来の半導体装置を示す断面図、第３図は
本発明の半導体装置の製造プロセスを工程順に示す図で
ある。 図中、１は基板、２は酸化膜、２ａ、 ２ｂは第２、
第３の絶縁膜（酸化膜）、３はポリシリコン、４は導電
層、５はシリサイド層、６はＡ１配線、７は第１のｖＡ
！！膜（窒化膜）、８はレジスト、１０は溝である。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）溝掘り型の容量素子を有する半導体装置において
、 上記容量素子は一素子当たり２ないし３個の溝を持つも
のであることを特徴とする半導体装置。 - （２）半導体基板上に溝掘り型の容量素子を形成する半
導体装置の製造方法において、 上記半導体基板上に第１の絶縁膜を形成する第１の工程
、 前記第１の絶縁膜及び半導体基板の所望の部分を異方性
エッチングして開口を形成する第２の工程、 等方性エッチングにより前記開口側壁の第１の絶縁膜を
オーバーエッチングする第３の工程、全面に第２の絶縁
膜を形成した後、異方性エッチングを行い上記第１の絶
縁膜及び半導体基板の開口側壁部分にのみに、前記第２
の絶縁膜を残す第４の工程、 該残った第２の絶縁膜及び前記第１の絶縁膜をマスクと
して異方性エッチングして前記半導体基板に溝を掘る第
５の工程、 前記第２の絶縁膜を除去した後、前記半導体基板の露出
している部分より不純物を拡散する第６の工程 前記第１の絶縁膜を除去した後、全面に前記溝が完全に
埋らない程度に第３の絶縁膜を形成する第７の工程、 全面にポリシリコンを積み前記溝を埋め込む第８の工程
を含むことを特徴とする半導体装置の製造方法。 - （３）前記第１の絶縁膜に窒化膜を、前記第２及び第３
の絶縁膜に酸化膜を使用したことを特徴とする特許請求
の範囲第２項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269172A JPS63122261A (ja) | 1986-11-12 | 1986-11-12 | 半導体装置の製造方法 |
| GB8726250A GB2197534B (en) | 1986-11-12 | 1987-11-10 | Capacitance element for a semiconductor device and method of manufacturing the same |
| US07/119,893 US4849854A (en) | 1986-11-12 | 1987-11-12 | Semiconductor device and method of manufacturing the same |
| US07/227,333 US4859622A (en) | 1986-11-12 | 1988-08-02 | Method of making a trench capacitor for dram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269172A JPS63122261A (ja) | 1986-11-12 | 1986-11-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122261A true JPS63122261A (ja) | 1988-05-26 |
| JPH0581063B2 JPH0581063B2 (ja) | 1993-11-11 |
Family
ID=17468679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61269172A Granted JPS63122261A (ja) | 1986-11-12 | 1986-11-12 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4849854A (ja) |
| JP (1) | JPS63122261A (ja) |
| GB (1) | GB2197534B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920010695B1 (ko) * | 1989-05-19 | 1992-12-12 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
| KR920004028B1 (ko) * | 1989-11-20 | 1992-05-22 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
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