DE4103596A1 - Misi-dram-zelle und verfahren zu ihrer herstellung - Google Patents

Description

Die Erfindung betrifft eine dynamische Random-Speicherzelle oder DRAM-Zelle und ein Verfahren zu ihrer Herstellung, und insbesondere eine DRAM-Zelle sowie ein Verfahren zu ihrer Herstellung, in der bzw. durch das ein Kondensator einer Schacht/Stapel-Mischausführung oder ein MIST-(Mixed-Stacked-Trench)-Kondensator vorgesehen wird.

Auf dem Gebiet der Halbleiterspeicher wurden bereits Versuche mit dem Ziel unternommen, die Anzahl der Speicherzellen zu vergrößern. Hierzu ist es wichtig, die Fläche jeder Zelle des auf einem Chip von begrenzter Fläche gebildeten Speicherzellenfelds auf ein Mindestmaß zurückzuführen.

Es ist bekannt, daß es hierbei erwünscht ist, einen Transistor und einen Kondensator in einer Speicherzelle in der kleinstmöglichen Fläche zu schaffen. In einer 1-Transistor/1-Kondensator-Zelle nimmt jedoch der Kondensator den größten Teil der Fläche ein. Deshalb ist es wichtig, daß die vom Kondensator eingenommene Fläche auf ein Mindestmaß beschränkt wird, wobei gleichzeitig die Kapazität des Kondensators auf das Höchstmaß gebracht wird, wodurch ermöglicht wird, die gespeicherten Daten mit großer Zuverlässigkeit zu erfassen und die durch Alpha-Teilchen bedingten Soft-Fehler zu verringern.

Für die Zurückführung auf ein Mindestmaß der Fläche des Kondensators und die Anhebung auf ein Höchstmaß der Kapazität wird ein Trench- oder Schacht-Kondensator vorgeschlagen, der derart beschaffen ist, daß auf der Oberfläche des Chips eine zylinderförmige Wanne (well) gebildet wird und daß die Kondensatorelektrode aus der Wand der zylinderförmigen Wanne besteht. Ein Kondensator dieser Ausführung ist in der IEDM85 (S.710- 713, 1985) offenbart.

Der Kondensator der Trench- oder Schacht-Ausführung wird wie folgt gebildet. Hierbei kommt eine Scheibe oder Wafer zum Einsatz, in der eine p-Epitaxialschicht auf einem P⁺-Substrat hoher Konzentration heranwächst, und es wird in die P⁺-Schicht hoher Konzentration hinein eine zylinderförmige Wanne gebildet. Danach wird auf der Wand der Wanne eine Isolierschicht gebildet und dorthinein ein n⁺-Polysilizium oder -Polysilicon gefüllt, während darauf zur Quellenzone des Transistors eine Verbindung gebildet wird.

Jedoch beträgt die Dicke der Epitaxialschicht bei der vorstehend beschriebenen Bildung des Schacht- oder Trench-Typ-Kondensators einige Mikrometer, weshalb die Tiefe des Schachts tief genug sein muß, um den richtigen Kapazitätswert, d. h. den Wert der Kapazität zu erzielen, der für den Betrieb der DRAM-Zelle geeignet ist. Des weiteren wird eine dünne Oxidschicht auf der Schachtwand gebildet, wobei jedoch bedingt durch die Schärfe der Ecken des Bodens des Schachts die Isolierschicht durch die an das in den Schacht als Kondensatorelektrode gefüllte Polysilizium gelegte Spannung beschädigt werden kann. Des weiteren wird beim Verändern der Spannung auf der Polysiliziumschicht eine starke Inversionsschicht zwischen der oben erwähnten Niederkonzentrationsschicht und der Oberfläche der Wand gebildet, wodurch ein Durchgreifphänomen an den nächstliegenden Kondensatoren verursacht wird.

Ein weiteres Verfahren zur Maximierung der Kapazität bei der begrenzten Speicherzelle wird vorgeschlagen und ist auf den Seiten 31 bis 34 der "International Electron Devices Meeting" (S. Inoue et al.) aus dem Jahre 1989 dargelegt. Es handelt sich hier um eine DRAM-Zelle unter Verwendung eines Stapelkondensators (STC=Stacked Capacitor), und die Beschreibung behandelt auch einen ausgebreiteten Stapelkondensator (SSC=Spread Stacked Capacitor), der gegenüber dem Stapelkondensator eine Weiterentwicklung darstellt.

Auf die vorstehenden herkömmlichen Verfahren wird anhand der Fig. 3 und 4 nachstehend näher eingegangen. Hierbei ist die Fig. 3 ein Schnitt durch eine DRAM-Zelle mit einem gestapelten (stacked) Kondensator, wobei bei dieser DRAM-Zelle SiO₂ entfernt wird, um den Aufbau der Speicherzelle zu vereinfachen. Das Bezugszeichen 21 bezeichnet hier die Speicherelektrode, 22 eine Word-Line und 23 eine Feldoxidschicht.

Nach der Zeichnung wird in der Speicherelektrode 21 dieser DRAM-Zelle nur ihre eigene Speicherzellenzone verwendet, und deshalb kann sie keine ausreichende Speicherkapazität innerhalb ihrer begrenzten eigenen Zellzone für eine Speichervorrichtung mit einer über 16 Megabit liegenden Großkapazität bieten.

Bei dem in Fig. 4 dargestellten Aufbau nimmt jede der Speicherelektroden 31, 32, 33 zwei Speicherzellenzonen ein, wodurch die Speicherkapazität der STC-Typ-Speicherzelle der Fig. 3 verdoppelt wird. Die Bezugselektrode 31 kennzeichnet nach Fig. 4 eine Speicherelektrode einer ersten Speicherzelle, 32 eine Speicherelektrode einer zweiten Speicherzelle, 33 eine Speicherelektrode einer dritten Speicherzelle, 34 eine Bit-Line, 35 eine gemeinsame Drain- oder Senkezone, 36 und 37 als Gate-Elektroden dienende Word-Lines, 38 und 39 Quelle- Elektroden und 40 eine Feldoxidschicht.

Wie die Fig. 4 zeigt, werden die beiden Speicherzellen, d. h. die erste und die zweite Speicherzelle zwischen der Feldoxidschicht 40 und einer weiteren Feldoxidschicht 40 gebildet. Die ausgebreitete Stapelspeicherelektrode (SSS =Spread Stacked Storage Elektrode) 31 der ersten Speicherzelle wird auf eine Weise gebildet, daß sie sich in vertikaler Richtung zwischen der Bit-Line 34 und der Speicherelektrode 32 der zweiten Speicherzelle und in längsweisender Richtung über eine Länge erstreckt, die gleich ist den beiden Speicherzellenzonen zwischen der zweiten Speicherelektrode 32 und der dritten Speicherelektrode 33.

Demgemäß wird die Speicherkapazität Cs stark erhöht, weil sie zur Fläche verhältnisgleich ist, wobei jedoch der Abstand zwischen der ersten Speicherelektrode 31 und der zweiten Speicherelektrode 32 und der dritten Speicherelektrode 33 zu eng wird, was zu einer zu engen Kopplung der Elektroden führt und demzufolge Störungen im Stapelaufbau verursacht.

Es ist Aufgabe der Erfindung die vorgenannten Nachteile der herkömmlichen Verfahren zu beseitigen, d. h. die Erfindung zielt darauf ab, die jeweils bei Schacht- (Trench-) und Stapel-(Stacked-)kondensatoren auftretenden Probleme des Durchgreif- und Kopplung-Phänomens zu lösen.

Die Schnittpunkte zwischen den Elektroden müssen so weit wie möglich verringert werden, falls das koppelnde Phänomen zwischen den Speicherelektroden abgeschwächt werden soll. Des weiteren muß der Schritt- oder Stufenunterschied verkleinert und der Schacht-Typ eingesetzt werden, falls die Schnittpunkte zwischen den Elektroden verringert werden sollen und falls die Kapazität erhöht werden soll. Auch bei Verwendung des Schachts erhöht werden soll. Auch bei Verwendung des Schachts wird die Tiefe des Schachts verändert, um den auf das Durchgreif-Phänomen zurückzuführenden Stromkriechverlust zu verringern.

Es ist somit Aufgabe der Erfindung eine DRAM-Zelle sowie ein Verfahren zu ihrer Herstellung zu schaffen, in der und durch das ein MIST-Kondensator (Mixed Stacked Trenched Capacitor), d. h. ein Kondensator einer Schacht/Stapel-Mischausführung vorgesehen wird.

Darüber hinaus ist auch Aufgabe der Erfindung, einen Kondensatoraufbau mit einer Speicherkapazität zu schaffen, die ausreichend ist, an Schaltkreisen mit ultrahohem Integrationsgrad (ULSI=Ultra Large Scale Integrated Circuit) angewandt zu werden.

Zur Lösung der vorstehend genannten Aufgabe wird nach einem Aspekt der Erfindung eine DRAM-Zelle mit einem einzelnen Transistor und einem einzelnen Kondensator geschaffen, die dadurch gekennzeichnet ist, daß der Kondensator einen in Form eines Schachts ausgebildeten Kondensator (trenched) und einen stapelartig ausgebildeten (stacked) Kondensator aufweist, der eine vertikale Beziehung zum Schacht-Kondensator hat und auf dem Platz des Transistors gebildet ist, wobei die Tiefe des Schachts des Schacht-Kondensators derart gestaltet ist, daß sie sich von der Tiefe des Schacht-Kondensators der nächstliegenden oder benachbarten Speicherzelle unterscheiden soll, und wobei die Fläche des Stapel-Kondensators der ersten Speicherzelle, der eine flache Schachttiefe hat, mit einer größeren Fläche der Elektrode des Stapel-Kondensators der benachbarten zweiten Speicherzelle bemessen ist, die den Kondensator mit tieferem Schacht aufweist.

Nach einem weiteren Aspekt der Erfindung beinhaltet das Verfahren zum Bilden der DRAM-Zelle mit einem einzelnen Transistor und einem einzelnen Kondensator sowie mit dem MIST-Aufbau die Verfahrensschritte des Bildens eines ersten Schachts einer erforderlichen Tiefe unter Verwendung einer ersten Maske bei der Bildung des Schacht-Kondensators, des Bildens eines zweiten Schachts mit einer gegenüber dem ersten Schacht tieferen Schacht unter Verwendung einer zweiten Maske und des Bildens eines Stapel-Kondensators.

Bei dem Verfahrensschritt des Bildens des Stapel-Kondensators ist die Fläche einer ersten Speicherelektrode des ersten mit dem ersten Schacht- Kondensator ausgerüsteten Speicherzellen-Stapel-Kondensators größer als die Fläche einer zweiten Speicherelektrode einer mit dem zweiten Schacht-Kondensator ausgerüsteten zweiten Speicherzellen-Stapel-Kondensators ausgelegt oder bemessen.

Die Merkmale der Erfindung und deren technische Vorteile ergeben sich aus der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispiels in Verbindung mit den Zeichnungen. Hierbei zeigen

Fig. 1A bis 1J Schnittdarstellungen des Bildungsverfahrens einer mit dem MIST-Typ-Kondensator nach dem Ausführungsbeispiel der Erfindung ausgerüsteten DRAM-Zelle,

Fig. 2 eine perspektivische Ansicht eines Teilschnitts der erfindungsgemäßen MIST-Typ-DRAM-Zelle, von der SiO₂ entfernt ist,

Fig. 3 eine perspektivische Ansicht eines Teilschnitts einer DRAM-Zelle mit einem herkömmlich ausgeführten Stapel-Kondensator, von der SiO₂ entfernt ist, und

Fig. 4 eine perspektivische Ansicht eines Teilschnitts einer DRAM-Zelle mit einem herkömmlich ausgeführten ausgebreiteten Stapel-Kondensator (SSC=Spread Stacked Capacitor), von der SiO₂ entfernt ist.

Die Fig. 1A bis 1J sind Schnittdarstellungen, die den Bildungsvorgang einer mit dem erfindungsgemäßen MIST- Typ-Kondensator ausgestatteten DRAM-Zelle wiedergeben.

In Fig. 1A ist der Schritt des Umreißens einer aktiven und einer nicht aktiven Zone darstellt, wobei dieser Schritt durchgeführt wird, indem man einem Feldoxidschicht 2 auf einem P-Typ-Siliziumsubstrat unter Anwendung der herkömmlichen Verfahrensweise wachsen läßt.

Die Fig. 1B zeigt den Verfahrensschritt, durch den eine Gate-Isolierschicht 3 durch Anwenden eines thermischen Oxidationsverfahrens gebildet und danach Polysilizium mit einer Dicke von 1000 Angström ausgebreitet wird. Hiernach wird die Musterung derart durchgeführt, daß zwei Speicherzellen für jede aktive Zone zugeteilt sein sollten, wobei hierdurch zwei Gate-Elektroden 4 gebildet werden und der Rest des Abschnitts hiernach entfernt wird.

Hierauf werden, wie die Fig. 1C zeigt, eine erste Speicherzellen-Quellenzone 5, eine gemeinsame Drain- oder Senkenzone 6 und eine zweite Speicherzellen-Quellenzone 7 gebildet, indem eine Arsenionenimplantierung zum Satze von 5×10¹⁵ Atome/cm² und einer Energie von 40 KeV vorgenommen wird, wodurch die Quellen und die gemeinsame Senke gebildet werden.

Die Fig. 10 zeigt den Verfahrensschritt des Ausbreitens oder Aufbringens einer ersten Isolierschicht 8 auf den durch den Verfahrensschritt der Fig. 1C geschaffenen Aufbau, wobei bei diesem Vorgang SiO₂ in einer Dicke von 1000 Angström und in Form einer HTO-(High Temperature Oxidation)Schicht aufgebracht wird.

Nach dem Verfahrensschritt der Fig. 1E wird eine Bit-Line 9 gebildet, indem Polysilizium mit einer Dicke von 500 Angström aufgebracht und eine Musterung durchgeführt wird.

Nach dem Verfahrensschritt der Fig. 1F wird eine zweite Isolierschicht 10 auf dem aus der Fig. 1E hervorgegangenen Aufbau gebildet, indem sie mit einer Dicke von 1000 Angström sowie in Form einer HTO-Schicht gebildet wird.

Nach dem Verfahrensschritt der Fig. 1G wird ein erster Schacht 11 von flacher Tiefe gebildet. Hierbei läuft insbesondere eine freiliegende Entwicklung unter Verwendung einer ersten Schacht-Maske ab, um einen Schacht durch die Quellen-Zone 5 der unter den beiden auf der ersten aktiven Zone angeordnet linken ersten Speicherzelle hindurch zu bilden. Vor der Durchführung der freiliegenden Entwicklung wird ein Photoresist auf die Oberfläche der zweiten Isolierschicht 10 aufgebracht und ausgebreitet. Hiernach wird eine reaktive Ionenätzung oder RIE (=Reactive Ion Etching) zum Bilden einer zweiten Isolierschicht 10, einer ersten Isolierschicht 8 und einer Gatter- oder Gate-Isolierschicht 3 derart durchgeführt, daß die das Gate 4 umgebende Isolierschicht nicht geätzt werden sollte. Hierauf wird dieselbe Art Ätzvorgang durchgeführt, d. h. es werden die Quellen-Zone 5 und das P-Typ-Siliziumsubstrat 1 geätzt, um einen ersten Schacht 11 zu bilden, wobei das Photoresist auf dem darauf entfernten Substrat verbleibt.

Nach dem Verfahrensschritt der Fig. 1H zum Bilden eines zweiten Schachts 12 wird dieser auf dieselbe Weise wie in Fig. 1G durchgeführt, ausgenommen, daß eine zweite Schachtmaske dazu verwendet wird, daß der Schacht nur durch die Quellenzone 7 der rechten zweiten Speicherzelle hindurch gebildet wird, und ausgenommen, daß die Ätzungszeit derart geregelt wird, daß die Tiefe des zweiten Schachts 12 tiefer ist als die des ersten Schachts 11.

Die Schritte zum Schachtbilden nach den Fig. 1G und 1H können beendet werden in einem einzigen Vorgang, indem der Schritt- oder Stufenunterschied auf dem Abschnitt, wo der Schacht gebildet werden soll, im voraus gebildet wird.

Nach dem Verfahrensschritt der Fig. 1I zum Bilden einer ersten Elektrode des Kondensators wird dieser Schritt dadurch durchgeführt, daß eine aus einer Siliziumoxidschicht bestehende Isolierschicht 13 auf den Innenseiten der durch den Schritt nach Fig. 1H gebildeten Schächte 11, 12 gebildet wird, daß eine als erste Elektrode des Kondensators dienende Polysiliziumschicht 14 durch Anwenden des CVD-Verfahrens aufgebracht wird und daß durch Eintauchen der so gewonnenen Vorrichtung in POCl₃ zur Phosphordiffundierung oder Implantierung von Phosphor- oder Arsenionen in die Polysiliziumschicht 14 ein erstes Elektrodenmaterial gebildet wird.

Nach dem Verfahrensschritt der Fig. 1J zum Bilden einer Stapel-Speicherelektrode wird dieser Schritt dadurch durchgeführt, daß man den rechten Abschnitt einer Speicherelektrode 15 des Stapel-Kondensators sich in länglicher Form bis zum oberen Abschnitt der Gate-Elektrode 3 der zweiten Speicherzelle erstrecken läßt, um die unzureichende Speicherkapazität der mit einer flachen Schachttiefe ausgebildeten ersten Speicherzelle auszugleichen, und daß für die zweite Speicherzelle mit einer ausreichenden Schachttiefe die Polysiliziumschicht 14 derart gemustert ist, daß der linke Abschnitt einer Speicherelektrode 16 des Stapel-Kondensators in kurzer Form gebildet ist. Hierdurch durch wird eine Kontaktöffnung 17 gebildet und die Speicherelektroden werden getrennt.

Es wird danach eine Isolierschicht 18 aus einem Dielektrikum, das eine hohe dielektrische Konstante besitzt und SiO₂- oder SiO₂, Si₃N₄ und SiO₂- (sogenannte ONO-)Filme aufweist, auf der ersten Elektrode gebildet. Auf der gesamten Oberfläche des Aufbaus einschließlich der Isolierschicht 18 läßt man eine Polysiliziumschicht 19 wachsen, die als zweite Elektrode dienen soll und die zur Phosphordiffundierung in POXl₃ getaucht wird, wodurch ein zweites Elektrodenmaterial gebildet wird.

Die den MIST-Kondensator aufweisende DRAM-Zelle nach der Erfindung wird durch das vorstehend beschriebene Verfahren hergestellt.

Eine in der Fig. 2 dargestellte perspektivische Ansicht eines Teilschnitts zeigt den Zustand, in dem die Isolierschicht von der vervollständigten DRAM-Zelle entfernt wird. Die Zeichnung läßt klar erkennen, daß die DRAM-Zelle derart zusammengesetzt ist, daß die Tiefen der Schächte der benachbarten Speicherzellen unterschiedlich vorgesehen sind. Demgemäß kann das Durchgreif-Phänomen, das zwischen benachbarten Speicherzellen durchaus aufzutreten pflegt, unterbunden und auch die Kapazität des Kondensators, der eine flachere Schachttiefe besitzt, gegenüber der des Kondensators, der eine tiefere Schachttiefe besitzt, mittels einer größeren Kondensatorfläche ausgeglichen oder kompensiert werden. In diesem Fall wird darüber hinaus die Kompensation der Kapazität ohne das Bestehen eines Schritt- oder Stufenunterschieds und einer Überlappung erreicht, weshalb dann auch kein Koppeln zwischen benachbarten Speicherelektroden auftritt.

Claims (5)

1. DRAM-Zelle mit einem einzelnen Transistor und einem einzelnen Kondensator, dadurch gekennzeichnet, daß der Kondensator einen in Form eines Schachts ausgebildeten Kondensator (trenched capacitor) und einen stapelartig ausgebildeten Kondensator (stacked capacitor) aufweist, der zum Schacht-Kondensator (trenched capacitor) in einer senkrechten Beziehung steht und auf dem Platz gebildet ist, wo der Transistor auszubilden ist, wobei die Tiefe des Schachts des Schacht-Kondensators derart gestaltet ist, daß sie sich von der Tiefe des Schacht-Kondensators der nächstliegenden oder benachbarten Speicherzelle unterscheiden soll, und wobei der Stapel-Kondensator (stacked capacitor), der eine flachere Schachttiefe hat, mit einer größeren Elektrodenfläche als die des Kondensators einer benachbarten zweiten Speicherzelle versehen ist.

2. DRAM-Zelle nach Anspruch 1, dadurch gekennzeichnet, daß ein Paar Speicherzellen bestehend aus einer ersten Speicherzelle mit einem Kondensator, der eine flachere Schachttiefe und eine größere Elektrodenfläche hat, und aus einer zweiten Speicherzelle mit einem Kondensator, der eine tiefere Schachttiefe und eine kleinere Elektrodenfläche hat, innerhalb einer aktiven Zone angeordnet sind.

3. Verfahren zum Bilden einer DRAM-Zelle mit einem MIST-Typ-Kondensator (mixed trenched stacked capacitor), gekennzeichnet durch die Verfahrensschritte des Bildens eines ersten Schachts einer bestimmten Tiefe unter Verwendung einer ersten Maske bei der Bildung des Schacht-Kondensators, des Bildens eines zweiten Schachts von einer Tiefe, die tiefer ist als die des ersten Schachts, indem eine zweite Maske verwendet wird, und des Bildens eines Stapel-Kondensators (stacked capacitor), wobei beim Bilden des Stapel-Kondensators die Fläche der ersten Speicherelektrode des Stapel-Kondensators der ersten Speicherzelle mit einem ersten Schacht-Kondensator des ersten Schachts kleiner ist als die Fläche der zweiten Speicherelektrode des Stapel-Kondensators einer zweiten Speicherzelle mit einem zweiten Schacht-Kondensator des zweiten Schachts.

4. Verfahren zum Bilden einer DRAM-Zelle mit einem MIST-Typ-Kondensator nach Anspruch 3, dadurch gekennzeichnet, daß die erste und die zweite Speicherzelle innerhalb einer einzelnen aktiven Zone gebildet sind.

5. Verfahren zum Bilden einer DRAM-Zelle mit einem MIST-Typ-Kondensator nach Anspruch 3, dadurch gekennzeichnet, daß der Bildungsvorgang des ersten und des zweiten Schachts durch einen Einzelätzschritt durchgeführt wird, indem ein abgestufter Aufbau im voraus auf der Zone vorgesehen wird, wo der Schacht ausgebildet werden soll.