JPH06216342A - 高集積半導体接続装置及びその製造方法 - Google Patents

高集積半導体接続装置及びその製造方法

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JPH06216342A
JPH06216342A JP5314068A JP31406893A JPH06216342A JP H06216342 A JPH06216342 A JP H06216342A JP 5314068 A JP5314068 A JP 5314068A JP 31406893 A JP31406893 A JP 31406893A JP H06216342 A JPH06216342 A JP H06216342A
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Abstract

(57)【要約】 （修正有） 【目的】 セル面積を最小にして高集積化を図る。 【構成】 ドレイン領域７の一部から素子分離領域にか
けてコンタクトホールを形成し、そのコンタクトホール
内に伝導物質を充填して、その伝導物質をエッチングす
ることでビット線１６を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は伝導線間の接続面積を最
小化して高集積半導体素子の集積度を増加させる半導体
接続装置及びその製造方法に関する。
【０００２】
【従来の技術】以下、上記の高集積半導体接続装置及び
その製造方法について具体的に説明するために、便宜上
ソース領域に接続されるキャパシターより先にビット線
が形成されるＤＲＡＭセル構造において、ビット線がド
レイン領域に接続される接続装置に限定して説明する。
【０００３】一つの活性領域にゲート領域とソース／ド
レイン領域を形成し、ドレイン領域に接続されるビット
線を形成した後、ソース領域に電荷保存電極コンタクト
を形成するためにビット線をソース領域間の素子分離絶
縁膜上部に位置させながら、ソース領域上部には位置さ
せないようにして、最小化を図らなければならない。
【０００４】即ち、ドレイン領域に接続されるビット線
を形成するとき、ビット線コンタクトと電荷保存電極コ
ンタクトがビット線方向と同じ一直線上に位置する場
合、ビット線をドレイン領域に形成されたビット線コン
タクトに充分に重ね、更に隣のビット線と一定距離離れ
なければならないため、結果的に隣のビット線は隣のソ
ース領域上部に位置して形成される。
【０００５】従来のＤＲＡＭセルを図１及び図２を参照
して詳細に説明すると、図面において１は活性領域、２
はビット線コンタクト、３はビット線、４は電荷保存電
極コンタクト、５は半導体基板、６は素子分離絶縁膜、
７はドレイン領域、８は層間絶縁膜、１４はビット線用
伝導物質、１６はビット線を夫々示す。
【０００６】先ず、図１は従来の方法によりドレイン領
域に接続されるビット線がソース領域に接続されるキャ
パシターより先に形成されるＤＲＡＭセル構造を製作す
るための主要マスク層の平面図である。活性領域１ａに
形成されるソース領域より図面上、下方（以下上方，下
方はいずれも図面上でのものである）に形成されたドレ
イン領域にビット線３を接続させる。その際上記ビット
線３を電荷保存電極コンタクト４が形成されるソース領
域上部に殆ど位置しないようにする反面、ドレイン領域
部位は重ねるようにする。そのためドレイン領域を電荷
保存、電極コンタクト４が形成されるソース領域より下
方に拡張させる。従って隣の活性領域１ｂとの一定距離
を維持するために下方に位置する二つの活性領域１ｂ，
１ｃ間の間隔を一定距離離れるようにするので、全体的
にセル面積が大きくなる。
【０００７】上記図１の平面図のａ−ａ′線に沿う断面
図である図２を通じてより具体的に考察する。図２は従
来の方法によりドレイン領域に接続されるビット線を形
成する過程を示す断面図であって、図１の切断線ａ−
ａ′の断面図である。
【０００８】先ず、同図Ａの通り、半導体基板５の一定
部分に活性領域と素子分離絶縁膜６を形成し、上記活性
領域にゲート領域（図示せず）とソース（図示せず）、
ドレイン領域７を形成して、その上に層間絶縁膜８を形
成する。このとき、上記ドレイン領域７が形成される活
性領域はソース領域が形成される活性領域に比べてより
下方へ拡張して形成する（図１参照）。
【０００９】次いで、同図Ｂの通り、上記ドレイン領域
７上部の一定部分にビット線コンタクトホールを形成
し、全面的にビット線用伝導物質１４を蒸着する。この
とき、上記ビット線コンタクトは、図１の平面図に示す
通り、後続工程のソース領域に形成される電荷貯蔵電極
コンタクトに比べて、より左側（図２ｂ図面上）に位置
するようにする。
【００１０】終わりに、同図Ｃの通り、ビット線マスク
を利用してビット線用伝導物質１４を一定部分エッチン
グしてドレイン領域７に接続されるビット線１６を形成
する。このとき、上記ビット線１６はソース領域が形成
される活性領域に比べてより下方に形成されたドレイン
領域７に接続されることいより、図１の平面図の通り、
ビット線１６は電荷保存電極が形成されるソース領域の
上部には殆ど位置しないようになる。
【００１１】
【発明が解決しようとする課題】上記従来の方法は、隣
接の活性領域と一定距離を維持するために、同一線上に
位置する活性領域間の間隔は一定距離離れなければなら
ないので、全体的にセル面積が大きくなる問題点があっ
た。
【００１２】本発明は、ビット線をドレイン領域に充分
に接続させながら、セル面積を最小化させることができ
る高集積半導体接続装置及びその製造方法を提供するに
その目的がある。
【００１３】
【課題を解決するための手段】従って、上記目的を達成
するために、本発明の一態様による高集積半導体接続装
置は、半導体基板の一定部分に形成される素子分離絶縁
膜、ソース領域、ドレイン領域と；上記素子分離絶縁膜
とドレイン領域上部に形成され、上記素子分離絶縁膜と
ドレイン領域の一部が露出されるコンタクトホールを有
する層間絶縁膜と；上記コンタクトホール領域中の上記
露出されたドレイン領域に接続される厚さが、上記露出
された素子分離絶縁膜上に形成された厚さより薄く形成
される伝導物質プラグ；及び上記伝導物質プラグ及び上
記層間絶縁膜に接続させて形成されるビット線を含むこ
とを特徴とする。
【００１４】本発明の別の態様による高集積半導体接続
装置は、半導体基板の一定部分に形成される素子分離絶
縁膜、ソース領域、ドレイン領域と；上記素子分離絶縁
膜とドレイン領域上部に形成され、上記素子分離絶縁膜
とドレイン領域一部が露出されるコンタクトホールを有
する層間絶縁膜と；上記コンタクトホール領域中の上記
露出されたドレイン領域に接続される厚さが上記露出さ
れた素子分離絶縁膜上に形成された厚さより薄く形成さ
れるビット線を含むことを特徴とする。
【００１５】本発明の又別の態様による高集積半導体接
続装置は、半導体基板の一定部分に形成される素子分離
絶縁膜、ソース領域、ドレイン領域と；上記素子分離絶
縁膜とドレイン領域との上部に形成され、上記素子分離
絶縁膜とドレイン領域一部が露出されるコンタクトホー
ルを有する第１層間絶縁膜、エッチング障壁物質、第２
層間絶縁膜と；上記コンタクトホール側壁に形成される
スペーサー絶縁膜と；上記ドレイン領域と素子分離絶縁
膜一部に、上記ドレイン領域に接続される厚さが、上記
素子分離絶縁膜上に形成された厚さより薄いビット線を
含むことを特徴とする。
【００１６】本発明の一態様による高集積半導体接続方
法は、半導体基板の一定部分に活性領域と素子分離絶縁
膜を形成し、上記活性領域にゲート電極、ソース、ドレ
イン領域を形成した後に層間絶縁膜を塗布する段階、上
記ドレイン領域上部及び素子分離絶縁膜上部の一定部分
に亘ってビット線コンタクトホールを形成し、全体的に
プラグ形成用伝導物質を形成する段階；上記プラグ形成
用伝導物質をエッチングバックして第１伝導物質プラグ
を形成し、全体構造上部にビット線用伝導物質１４を形
成する段階、ビット線コンタクトホール内のドレイン領
域の第１伝導物質プラグ上部に位置するビット線用伝導
物質を完全にエッチングしてビット線を形成する段階；
及びビット線コンタクトホール内のドレイン領域上部の
第１伝導物質プラグを完全にエッチングせず一部のみを
エッチングして、第２伝導物質プラグを形成する段階を
含むことを特徴とする。
【００１７】本発明の別の態様による高集積半導体接続
方法は、半導体基板の一定部分に活性領域と素子分離絶
縁膜を形成し、上記活性領域にゲート電極、ソース、ド
レイン領域を形成した後、層間絶縁膜を塗布する段階；
上記第１段階後に上記ドレイン領域上部及び素子分離絶
縁膜上部の一定部分に亘ってビット線コンタクトホール
を形成し、全体的構造上部にビット線用伝導物質を形成
する段階；及び上記ドレイン領域上部の上記ビット線用
伝導物質を完全にエッチングせず一部分のみをエッチン
グしてビット線を形成する段階を含むことを特徴とす
る。
【００１８】本発明の又別の態様による高集積半導体接
続方法は、半導体基板の一定部分に活性領域と素子分離
絶縁膜を形成し、上記活性領域にゲート電極、ソース、
ドレイン領域を形成する段階；全体構造上部に第１層間
絶縁膜、エッチング障壁物質、第２層間絶縁膜を順次に
形成し、上記ドレイン領域上部及び素子分離絶縁膜の一
定部分が露出されるようビット線コンタクトホールを形
成する段階；上記コンタクトホール側壁にスペーサー絶
縁膜を形成し、全体的構造上部にビット線用伝導物質を
形成する段階；及び上記ドレイン領域上部の上記ビット
線用伝導物質を完全にエッチングせず一部分のみをエッ
チングしてビット線を形成する段階を含み成ることを特
徴とする。
【００１９】
【実施例】以下、添付した図面図３乃至図６を参照して
本発明による製造過程を詳細に説明する。図面において
９，１０は層間絶縁膜、１１はプラグ形成用伝導物質、
１２，１３は伝導物質プラグ、１７はエッチング障壁物
質、１８は絶縁膜スペーサーを夫々示す。
【００２０】図３は本発明によるドレイン領域に接続さ
れるビット線がソース領域に接続されるキャパシターよ
り先に形成されるＤＲＡＭセル構造を製作するための主
要マスク層の平面図である。図面に示す通り、ドレイン
領域として使用される活性領域１ａを従来とは異なり、
下方へ拡張させなく一直線上に形成させる一方、ドレイ
ン領域に形成されるビット線コンタクト２をソース領域
に形成される電荷保存電極コンタクト４からビット線３
の方向へずらすようにしたものである。
【００２１】従って、ドレイン領域に形成されるビット
線コンタクト２をドレイン領域上部及び下方の素子分離
絶縁膜上部の一定部分まで延ばして、その拡張部の一定
部位にビット線を接続させる。即ち、ビット線を形成す
るビット線用伝導物質をビット線コンタクトホールに完
全に埋め込み、ビット線３のマスク工程時にビット線コ
ンタクトホールを完全には埋め込まないようにして、素
子分離絶縁膜の上をビット線が通過するようにする。こ
のようなビット線形成は、ビット線伝導物質エッチング
時にエッチング厚さを適切に調節して、相対的にビット
線用伝導物質がビット線コンタクト２領域の下部では一
定厚さの伝導物質を残すようにすることにより、ビット
線がドレイン領域に充分に接続されるようにする。
【００２２】そして、上記図３の平面図をより具体的に
示す図４を参照して本発明による一実施例を考察してみ
る。図４は本発明の一実施例によりドレイン領域に接続
されるビット線を示す断面図であって、図３の切断線ａ
−ａ′の断面図である。その工程は図７に示す。
【００２３】先ず、図７Ａの通り、半導体基板５の一定
部分に活性領域と素子分離絶縁膜６を形成し、上記活性
領域にゲート電極（図示せず）とソース（図示せず）、
ドレイン領域７が形成された状態でビット線接続のため
に層間絶縁膜８を塗布する。このとき、上記ドレイン領
域７が形成される活性領域は、図３の通り、ソース領域
が形成される活性領域と殆ど同じ直線上に位置するよう
にする。
【００２４】次いで、同図Ｂの通り、上記ドレイン領域
７上部及び素子分離絶縁膜６上部の一定部分に亘ってビ
ット線コンタクトホールを形成し、プラグ形成用伝導物
質１１を、一定厚さに蒸着する。ここで、上記ビット線
コンタクトホールは、後述の同図Ｃ及びＤに示す通り、
ドレイン領域７の一定部分ではドレイン領域７と、伝導
物質プラグ１２との接続を目的とし、素子分離絶縁膜６
の一定部分においてはビット線１６と伝導物質プラグ１
３との接続のためのものである。
【００２５】そして、同図Ｃの通り、上記プラグ形成用
伝導物質１１を一定厚さエッチングバックすることによ
り、ビット線コンタクトホールに伝導物質プラグ１２を
形成し、その上にビット線用伝導物質１４を形成する。
このとき、上記ビット線コンタクトホール領域では、伝
導物質プラグ１２とその上部のビット線用伝導物質１４
が積層されており、ビット線コンタクトホールの外側に
おいては単にビット線用伝導物質１４のみであるため、
上記ビット線コンタクトホール領域における伝導物質の
厚さがビット線コンタクトの外側における伝導物質の厚
さより充分に厚く形成される。
【００２６】終わりに、同図Ｄの通り、ビット線マスク
（図示せず）を形成するが、上記ビット線マスクが上記
ビット線コンタクトホール内で素子分離絶縁膜６領域を
覆い、ドレイン領域は覆わないようにした後、上記ビッ
ト線マスクを利用して露出された一定部分の上記ビット
線用伝導物質１４を完全にエッチングする。その際上記
ビット線マスクにより覆われていないビット線コンタク
トホール内のドレイン領域７上に形成されている伝導物
質プラグ１２が一定厚さにエッチングされるようエッチ
ング程度を適切に調節する。しかし、ドレイン領域７上
に一定厚さの伝導物質プラグ１２が残っているので、ド
レイン領域７にコンタクトが形成される。ここで、上記
プラグ形成用伝導物質１１がビット線用伝導物質１４に
比べてエッチング選択比が大きい伝導物質である場合、
この工程段階を比較的容易に成すことができる。
【００２７】本発明による別の実施例を図５を参照して
詳細に考察する。図５は本発明の別の実施例によるドレ
イン領域に接続されるビット線を形成した断面図であっ
て、上述の実施例において用いた伝導物質プラグを使用
せずビット線コンタクトを形成させた断面図である。そ
の工程図は図８である。
【００２８】先ず、図８Ａの通り、半導体基板５の一定
部分に活性領域７と素子分離絶縁膜６を形成し、上記活
性領域にゲート電極（図示せず）とソース領域（図示せ
ず）、ドレイン領域を形成した後、上記素子分離絶縁膜
６上部の一定部分に亘ってビット線コンタクトホールを
前記実施例と同様に形成し、全体的にビット線用伝導物
質１４を上記ビット線コンタクトホールの幅に比べて半
分以上の厚さに蒸着する。ビット線用伝導物質１４によ
りビット線コンタクトホールが完全に埋め込まれるよう
にする。
【００２９】このとき、上記ビット線コンタクトホール
内では、ビット線用伝導物質１４により完全に埋め込ま
れているので、上記ビット線コンタクト領域における伝
導物質の厚さがビット線コンタクトの外側における伝導
物質の厚さよりほぼコンタクトホールの深さだけより厚
く形成される。
【００３０】次いで、同図Ｂの通り、ビット線マスク
（図示せず）を形成するが、そのビット線マスクは、上
記ビット線コンタクトホールで素子分離絶縁膜領域６を
覆い、ドレイン領域７は覆わないようにする。そのビッ
ト線マスクを利用してビット線用伝導物質１４をエッチ
ングするが、エッチング程度を適切に調節する。すなわ
ち、上記ビット線マスクにより覆われていないビット線
コンタクトホール内のドレイン領域７では伝導物質の厚
さがビット線コンタクトの外側における厚さよりほぼコ
ンタクトホールの深さだけ厚く形成されているので、ビ
ット線コンタクトの外側のビット線用伝導物質１４は完
全にエッチングされるが、ビット線コンタクトホール内
のビット線用伝導物質１４は一定厚さにエッチングさ
れ、残りの一定厚さはビット線コンタクトホール内に残
りビット線１６を形成するようにする。
【００３１】更に、本発明の又別の実施例を図６を参照
して詳細に考察する。図６は本発明のさらに別の実施例
によるドレイン領域に接続されるビット線を形成した断
面図である。上記二つの実施例においてドレイン領域を
形成し、その後に層間絶縁膜の間に層間を形成するのに
対して、エッチング選択比が大きいエッチング障壁物質
を追加してビット線コンタクトホール形成時にビット線
コンタクトホール内の素子分離絶縁膜がエッチングされ
るのを最小にするようにしている。その工程図は図９で
ある。
【００３２】図９Ａの通り、半導体基板５の一定部分に
活性領域と素子分離絶縁膜６を形成し、上記活性領域に
ゲート電極（図示せず）とソース領域（図示せず）、ド
レイン領域７を形成して、第１層間絶縁膜９、選択比が
高いエッチング障壁物質１７、第２層間絶縁膜１０を順
次に形成し、上記ドレイン領域７上部及び素子分離絶縁
膜６上部の一定部分に亘ってビット線コンタクトホール
を形成した後、上記ビット線コンタクトホール側壁にス
ペーサー絶縁膜１８を形成し、全体的にビット線用伝導
物質１４を上記ビット線コンタクトホールの幅に比べて
半分以上の厚さに適切に形成する。ビット線用伝導物質
１４によりビット線コンタクトホールが完全に埋め込ま
れる。
【００３３】ここで、上記ビット線コンタクトをエッチ
ングするとき、上記エッチング障壁物質１７をエッチン
グ障壁にして層間絶縁膜１０を完全にエッチングし、引
き続きエッチング障壁物質１７と層間絶縁膜９をエッチ
ングすることにより、上記コンタクトホール内の素子分
離絶縁膜がエッチングされる厚さを最小とすることがで
きる。
【００３４】そして、上記エッチング障壁物質１７は絶
縁膜であることもあり、シリコン膜のような伝導物質で
あることもある。更に、上記エッチング障壁物質１０が
シリコンや伝導物質であり、メモリセル領域全体に亘っ
て形成される場合、ビット線コンタクトホール形成後に
ビット線コンタクト側壁にスペーサー絶縁膜１８のよう
に絶縁目的の絶縁膜を形成し、上記エッチング障壁物質
１７が絶縁膜である場合には、層間絶縁膜９を別に形成
しなく層間絶縁膜９でエッチング障壁物質１７を形成
し、その上部に層間絶縁膜１０を形成すると、ビット線
コンタクト側壁にスペーサー絶縁膜１８を形成しなくて
も良い。
【００３５】次いで、同図Ｂの通り、ビット線マスク
（図示せず）を形成するが、上記ビット線マスクが上記
ビット線コンタクトホール内で素子分離絶縁膜６の領域
は覆い、ドレイン領域は覆わないようにした後、上記ビ
ット線マスクを利用して別の実施例におけると同様にビ
ット線用伝導物質１４をエッチングしてビット線１６を
形成する。
【００３６】ここで、上記ビット線１６は上記ビット線
コンタクトホール内のドレイン領域７部分で一定厚さ残
ったビット線用伝導物質によりドレイン領域７と接続さ
れて、結果的にドレイン領域７に接続されたビット線１
６は電荷保存電極が形成されるソース領域とは殆ど重ね
られないようにしながら、セル面積を最小とすることが
できる。
【００３７】上記の通り、本発明のビット線は、ビット
線コンタクトホール内の素子分離絶縁膜領域部分で伝導
物質プラグと接続され、上記伝導物質プラグを通じてド
レイン領域と接続されて、結果的にドレイン領域に接続
されたビット線を電荷保存電極が形成されるソース領域
とは殆ど重ねられないようにしながら、セル面積は最小
化して高集積素子を実現することができる効果がある。
【図面の簡単な説明】
【図１】従来の方法によりドレイン領域に接続されるビ
ット線がソース領域に接続されるキャパシターより先に
形成されるＤＲＡＭセル構造を製作するための主要マス
ク層の平面図。
【図２】図１の切断線ａ−ａ′の断面図。
【図３】本発明によりドレイン領域に接続されるビット
線がソース領域に接続されるキャパシターより先に形成
されるＤＲＡＭセル構造を製作するための主要マスク層
の平面図。
【図４】本発明の一実施例による半導体接続装置で図３
の切断線ａ−ａ′に沿う構造図。
【図５】本発明の別の一実施例による半導体接続装置で
図３の切断線ａ−ａ′に沿う構造図。
【図６】本発明の又別の一実施例による半導体接続装置
で図３の切断線ａ−ａ′に沿う構造図。
【図７】図４の工程断面図。
【図８】図５の工程断面図。
【図９】図６の工程断面図。
【符号の説明】
１ａ，１ｂ，１ｃ 活性領域 ２ ビット線コンタクト ３ ビット線 ４ 電荷保存電極コンタクト ５ 半導体基板 ６ 素子分離絶縁膜 ７ ドレイン領域（第１次伝導線） ８，９，１０ 層間絶縁膜 １１ プラグ形成用伝導物質 １２，１３ 伝導物質プラグ １４ ビット線用伝導物質 １６ ビット線（第２次伝導線） １７ エッチング障壁物質 １８ 絶縁膜スペーサー

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 高集積半導体接続装置において、 半導体基板（５）の一定部分に形成される素子分離絶縁
    膜、ソース領域、ドレイン領域（７）と；上記素子分離
    絶縁膜（６）とドレイン領域（７）上部に形成され、上
    記素子分離絶縁膜（６）とドレイン領域（７）の一部が
    露出されるコンタクトホールを有する層間絶縁膜（８）
    と；上記コンタクトホール領域中に上記露出されたドレ
    イン領域（７）に接続される厚さが上記露出された素子
    分離絶縁膜（６）上に形成された厚さより薄く形成され
    る伝導物質プラグ（１３）と；上記伝導物質プラグ（１
    ３）及び上記層間絶縁膜（８）上に接触させて形成され
    るビット線（１８）とを含むことを特徴とする高集積半
    導体接続装置。
  2. 【請求項２】 高集積半導体接続装置において、 半導体基板（５）の一定部分に形成される素子分離絶縁
    膜（６）、ソース領域、ドレイン領域（７）と；上記素
    子分離絶縁膜（６）とドレイン領域（７）上部に形成さ
    れ、上記素子分離絶縁膜（６）とドレイン領域（７）の
    一部が露出されるコンタクトホールを有する層間絶縁膜
    （８）と；上記コンタクトホール領域中の上記露出され
    たドレイン領域（７）に接続される厚さが上記露出され
    た素子分離絶縁膜（８）上に形成された厚さより薄く形
    成されるビット線（１８）を含むことを特徴とする高集
    積半導体接続装置。
  3. 【請求項３】 高集積半導体接続装置において、 半導体基板（３）の一定部分に形成される素子分離絶縁
    膜（６）、ソース領域、ドレイン領域（７）と；上記素
    子分離絶縁膜（６）とドレイン領域（７）の上部に形成
    され、上記素子分離絶縁膜（６）とドレイン領域（７）
    の一部が露出されるコンタクトホールを有する第１層間
    絶縁膜（９）、エッチング障壁物質（１７）、第２層間
    絶縁膜（１０）と；上記コンタクトホール側壁に形成さ
    れるスペーサー絶縁膜（１８）と；上記ドレイン領域
    （７）と素子分離絶縁膜（６）の一部に上記ドレイン領
    域（７）に接続される厚さが上記素子分離絶縁膜（６）
    上に形成された厚さより薄いビット線（１６）を含むこ
    とを特徴とする高集積半導体接続装置。
  4. 【請求項４】 高集積半導体接続方法において、 半導体基板（５）の一定部分に活性領域と素子分離絶縁
    膜（６）を形成し、上記活性領域にゲート電極、ソー
    ス、ドレイン領域（７）を形成した後に層間絶縁膜
    （８）を塗布する段階、 上記ドレイン領域（７）上部及び素子分離絶縁膜（６）
    上部の一定部分に亘ってビット線コンタクトホールを形
    成し、全体的にプラグ形成用伝導物質（１１）を形成す
    る段階；上記プラグ形成用伝導物質（１１）をエッチン
    グバックして第１伝導物質プラグ（１２）を形成し、そ
    の全体構造上部にビット線用伝導物質（１４）を形成す
    る段階、 ビット線コンタクトホール内のドレイン領域（７）の第
    １伝導物質プラグ（１２）上部に位置する伝導物質（１
    ４）を完全にエッチングしてビット線（１６）を形成す
    る段階；及びビット線コンタクトホール内のドレイン領
    域（７）上部の第１伝導物質プラグ（１２）を完全にエ
    ッチングしないで一部のみをエッチングして第２伝導物
    質プラグ（１３）を形成する段階を含むことを特徴とす
    る高集積半導体接続方法。
  5. 【請求項５】 請求項４において、 上記プラグ形成用伝導物質（１１）が以後形成されるビ
    ット線用伝導物質（１４）に比べてエッチング選択比が
    大きい伝導物質であることを特徴とする高集積半導体接
    続方法。
  6. 【請求項６】 請求項５において、 上記ビット線用伝導物質（１４）の厚さを上記ビット線
    コンタクト幅に比べて半分以上の厚さに形成してビット
    線用伝送物質（１４）でビット線コンタクトを埋め込む
    ことを特徴とする高集積半導体接続方法。
  7. 【請求項７】 高集積半導体接続方法において、 半導体基板（５）の一定部分に活性領域と素子分離絶縁
    膜（６）を形成し、上記活性領域にゲート電極、ソー
    ス、ドレイン領域（７）を形成した後に層間絶縁膜
    （８）を塗布する段階；上記第１段階後に上記ドレイン
    領域（７）上部及び素子分離絶縁膜（８）上部のそれぞ
    れの一定部分に亘ってビット線コンタクトホールを形成
    し、全体的構造上部にビット線用伝導物質（１４）を形
    成する段階；及び上記ドレイン領域（７）上部の上記ビ
    ット線用伝導物質（１４）を完全にエッチングしないで
    一部のみをエッチングしてビット線（１６）を形成する
    段階を含むことを特徴とする高集積半導体接続方法。
  8. 【請求項８】 請求項７において、 上記ビット線用伝導物質（１４）の厚さを上記ビット線
    コンタクト幅に比べて半分以上の厚さに形成してビット
    線用伝導物質（１４）でビット線コンタクトを埋め込む
    ことを特徴とする高集積半導体接続方法。
  9. 【請求項９】 高集積半導体接続方法において、 半導体基板（６）の一定部分に活性領域と素子分離絶縁
    膜（６）を形成し、上記活性領域にゲート電極、ソー
    ス、ドレイン領域（７）を形成する段階；全体構造上部
    に第１層間絶縁膜（９）、エッチング障壁物質（１
    ７）、第２層間絶縁膜（１０）を順次に形成し、上記ド
    レイン領域（７）上部及び素子分離絶縁膜（６）の一定
    部分が露出されるようビット線コンタクトホールを形成
    する段階；上記コンタクトホール側壁にスペーサー絶縁
    膜（１８）を形成し、全体的構造上部にビット線用伝導
    物質（１４）を形成する段階；及び上記ドレイン領域
    （７）上部の上記ビット線用伝導物質（１４）を完全に
    エッチングしないで一部のみをエッチングしてビット線
    （１６）を形成する段階を含み成ることを特徴とする高
    集積半導体接続方法。
  10. 【請求項１０】 請求項９において、 上記プラグ形成用伝導物質が以後形成されるビット線用
    伝導物質（１４）に比べてエッチング選択比が大きい伝
    導物質であることを特徴とする高集積半導体接続方法。
  11. 【請求項１１】 請求項９において、 上記ビット線用伝導物質（１４）の厚さを上記ビット線
    コンタクト幅に比べて半分以上の厚さに形成してビット
    線用伝導物質（１４）でビット線コンタクトを埋め込む
    ことを特徴とする高集積半導体接続方法。
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