JPH0322475A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高密度化に好適なＭＯＳダイナミックＲＡＭ（
以降ＤＲＡＭと記す）の製造方法に関するものである。

従来の技術 近年、ＤＲＡＭの集積度の向上が進み、１６Ｍビット以
上の大容量のものが報告されるに至っているが、量産化
するには、より作りやすい構造のものが必要である。

１ビット当たりのメモリーセル面積は、１６Ｍビットで
２〜３μ清以下にしなければならないが、ソフトエラー
やノイズマーシンなどを考慮すると、キャパシタ容量を
小さくすることは困難であり、メモリーセル面積を小さ
くしながら、メモリーセル容量を一定に保つには、メモ
リーセル・キャパシタの構成要素である容量絶縁膜の実
効膜厚を薄くする方法や実効面積を大きくする方法など
あらゆる方法が利用されなければならない。その一例と
して、２層の多結晶シリコン間で絶縁膜を挟み、キャパ
シタをつくり、これを積み上げ構造により、キャパシタ
の実効面積を大きくする製造方法が知られている（日経
マイクロデバイス別冊１９８７年５月、Ｐ．１１７など
）。以下、この方法により製作されたＤＲＡＭメモリー
セルを第３図（ａ），　（ｂ）の構造断面図および平面
図を参照しながら説明する。第３図（ａ），　（ｂ）は
、積層型キャパシタを有するＤＲＡＭメモリーセルであ
る。ビットラインの方向に沿ったｘ−ｘ　’の部分の構
造断面図を第３図（ａ）を用いて説明する。なお、各図
はピットラインの引き出し電極を中心にほぼ２ビットの
メモリーセルが配置された部分を現わしている。まず、
Ｐ型シリコン基板１に素子分離領域２を形成した後、ア
クセス用ＭＯＳ　トランジスタのゲート絶縁膜３、低抵
抗の金属、またはＮ型多結晶シリコン膜からなるゲート
電極４およびこれにつながるワードライン４１を形成し
、さらにアクセス用ＭＯＳトランシスタのソーストレイ
ン領域となるＮ型拡散領域５，６を形成する。次に、層
間絶縁膜７を堆積した後、もう一層の層間絶縁膜９を堆
積する。従来の１ヒット当たりのセル面積を大きくとる
ことができた場合には、前期層間絶縁膜７を開孔し、Ｎ
型拡散領域上５に２層の多結晶シリコン膜と、容量絶縁
膜からなる層積型キャパシタを設置することにより必要
なメモリーセル容量を形成できたが、セル面積が小さく
なったため、必要なメモリーセル容量を確保てきす、第
３図（ａ）に示すように、更に、層間絶縁膜９を堆積し
、段差を大きくし、多結晶シリコン膜からなる蓄積電極
１０の表面積を大きくする方法が示されている。（ＩＥ
ＤＭ８８，Ｐ．６００など）。この上にＢＰＳＧ膜から
なる層間絶縁膜１３を堆積し、ビットライン１５．１６
を引き出す取り出し口を開孔する。Ｎ型拡散領域６上に
開孔し、ここから、Ｎ型多結晶シリコン膜１５、金属珪
化物１６の積層膜からなるヒットライン１５．１６が形
威される。この上に、装置の表面保護膜１７を形威し、
装置が完成される。

発明が解決しようとする課題 従来の方法では、積層型キャパシタの表面積を拡大し、
これを設置することにより三次元的にキャパシタを形成
しているが、シリコン基板面との段差が大きくなり、ヒ
ットラインコンタクトの取り一出しが難しくなっている
。従来例では、コンタクト窓の深さが３〜４μｍあり、
コンタクト窓の直径０．６μｍでは、電極形成は極めて
困難である。この対策として、タングステンなどの高融
点金属をシリコン面に選択的に成長する方法が提３ 案されているが、このように、深いホール内にはボイド
が発生されやすく、更に深い窓に厚い膜の選択威長は極
めて難しく、数μｍのタングステンプラグを隙間なしに
堆積することは、非常に高度な加工技術を必要とし、量
産技術としての課題は多い。

課題を解決するための手段 本発明は、コンタクト窓に形成されたＮ型多結晶シリコ
ンからなる結晶シリコンプラグと同じくＮ型多結晶シリ
コン膜からなる蓄積電極とを同一のＮ型多結晶シリコン
膜の成長により堆積し、蓄積電極と多結晶シリコンプラ
グとの高さの差を小さくすることにより、パイアホイー
ルから電極を引き出し、積層型のキャパシタの上部を跨
いで、電極配線を形戒する半導体装置の製造方法である
。

作用 本発明の製造方法によれば、積層型のキャパシタの蓄積
電極の堆積と同時に、多結晶シリコンプラグをつくり、
これにビットラインを接続するこ４ とが可能となり、深いコンタクト窓から電極を取り出す
必要がなくなり、容易に電極（ビットライン）を形成で
き、半導体装置の製造歩留まりの向上と、同半導体装置
の信頼性の改善を図ることができる。

実施例 本発明を適用した積層型のキャパシタを持つダイナミッ
クメモリー（ＤＲＡＭ）の実施例を第１図の両面および
その製造工程を第２図（ａ）〜（ｅ）の一部工程順断面
図を参照しながら説明する。なお、平面図は、第３画（
ｂ）とほぼ同一であるから、これを参照する。従来例と
同様、各断面図はｘ−ｘ　’の部分を示した。まず、第
１図に示すように、Ｐ型シリコン基板またはＰ型ウエル
１に選択酸化法により素子分離領域２を形成した後、ア
クセス用ＭＯＳトランジスタのゲート絶縁膜３、Ｎ型多
結晶シリコン膜からなるゲート電極４およびこれにつな
がるワードライン４１、アクセス用ＭＯＳトランジスタ
のソースドレイン領域となるＮ型拡散領域５，６、層間
絶縁膜７，９、前記層間絶縁膜５ ６ ７，９の開孔部１０２に２層の多結晶シリコン膜１０．
１２と、容量絶縁膜１１からなる積層型キャパシタが設
置され、Ｎ型拡散層５に接続され、同時にビットライン
を取り出すコンタクト窓１１０には、多結晶シリコン膜
１１０のプラグが設けられ、このプラグを介してビット
ライン（二層膜１５．１６）が接続される。この上に、
装置の表面保護膜を堆積される。次に、この製造工程を
第２図（ａ）〜（ｅ）からなる一部工程順断面図を参照
しながら説明する。まず、第２図（ａ）に示すように、
Ｐ型シリコン基板１に選択酸化法により素子分離領域２
を形成した後、アクセス用ＭＯＳ　トランジスタのゲー
ト絶縁膜３、Ｎ型多結晶シリコン膜からなるゲート電極
４およびこれにつながるワードライン４１を形威し、さ
らにアクセス用ＭＯＳトランジスタのソースドレイン領
域となるＮ型拡散領域５，６を形成し、層間絶縁膜７を
堆積ずる。次に、第２図（ｂ）に示すように、膜厚約３
μｍのＢＰＳＧからなるフローガラス膜９を堆積し、９
００℃の熱処理により、表面を平坦化する。Ｎ型拡散領
域５，６のシリコン表面から約３μｍ以上の高さになっ
ている。次に、ホトレジスト１０１を用いた周知の写真
食剣法により、キャパシタ，ヒットラインコンタクトの
開孔部１０２，１０３に窓開けする。次に、第２図（Ｃ
）に示すように、眉間絶縁膜７，９を開孔したのち、蓄
積電極であるキャパシタの下部電極となるＮ型多結晶シ
リコン膜１０を、膜厚０．３５μｍ堆積する。

ビットラインコンタクトの窓サイズを直径０．６μｍと
すると、Ｎ型多結晶シリコン膜を０．３５μｍの膜厚で
堆積すると、図のようにコンタクトの窓１０３はＮ型多
結晶シリコンで埋まる。次に、第２図（ｄ）に示すよう
に、Ｎ型多結晶シリコン膜１０を蓄積電極のパターニン
グを施し、コンタクトの窓はエッチバックされる形状と
なり、自己整合的に残置される。次に、容量絶縁膜１１
、セルプレートとなるＮ型多結晶シリコン膜１２を堆積
し、再度周知の写真食剣法により、セルプレートのパタ
ーニングを施す。次に、層間絶縁膜１３を堆積し、ビッ
トラインを引き出す電極取り出し７ 口１０４を開孔する。Ｎ型拡散領域６から、この上に堆
積したＮ型多結晶シリコンブラグ１１０を介して、Ｎ型
多結晶シリコン膜１５、金属珪化物１６の積層膜からな
るビットラインに接続される。この上に、装置の表面保
護膜１７を形戒し、第２図（ｅ）に示すように装置が完
戒ずる。なお、この第２図（ｅ）は第１図と同じもので
ある。ビットラインコンタクトは、Ｎ型拡散領域６の上
に立てられた約３μｍの高さのＮ型多結晶シリコンプラ
グ↓１０を介して、これにＮ型多結晶シリコン膜１５，
シリサイドｌ６の積層膜が接続される。コンタクトホー
ルは、プラグ上に一般的な電極取り出しと同じく、写真
食刻法により、層間絶縁膜１３を開孔し、プラグの表面
が露出される。コンタクト抵抗としては、プラグの高さ
３μｍの抵抗が加算されるが、ビットラインとしては、
この増加分は全く問題がない。本発明による方法では、
積層型キャパシタと、同一工程でプラグを形成するため
、深い溝内にキャパシタを埋め込む場合でも、常にコン
タクト窓の段差は一定である。

８ 発明の効果 本発明の半導体装置の製造方法によれば、積層型キャパ
シタの３次元構造化により、蓄積電極の表面積を拡大す
るため、大きな段差を形成し、その内壁面や、外壁面を
利用することが考えられる。しかし、段差を大きくして
表面積を大きくすると、逆に眉間絶縁膜が厚くなり、拡
散層からの電極の取り出しや、ゲート電極、ワードライ
ンからの電極取り出しが、著し？困難になってきた。

しかし、本発明による方法によれば、蓄積電極を埋め込
むホールと電極の取り出し窓を同時に開孔し、Ｎ型多結
晶シリコン膜の蓄積電極を形成すると、同時にＮ型多結
晶シリコン膜を電極の取り出し窓に埋め込む構造とする
ため、実質的に電極の取り出し窓は、従来の一般的なＭ
ＯＳ構造と同じく、深い窓形状とならず、０．５μｍ以
内の深さであり、容易にビットラインを引き出すことが
できる。また、Ｎ型拡散領域から、Ｎ型多結晶シリコン
膜で柱を立て、電極を引き出すため、配線抵抗の増加は
、ＤＲＡＭのビットラインの引き出し９ １　０ では、無視できる程度である。当然、製造工程数の増加
も全くなく、極めて容易に実施できる。本発明による製
造方法は、高密度ＤＲＡＭの実用化を可能にした。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造方法を適用したＤＲ
ＡＭの一部断面図、第２図（ａ）〜（ｅ）はその製造工
程順断面図、第３図（ａ），　（ｂ）は従来例のＤＲＡ
Ｍの要部断面図および平面図である。 ３・・・・・・ゲート絶縁膜、４・・・・・・Ｎ型多結
晶シリコン電極、５，６・・・・・・　Ｎ型拡散領域、
７，９・・・・・・層間絶縁膜、１０・・・・・・蓄積
電極、１１・・・・・・容量絶縁膜、１２・・・・・・
セルプレート、１５．１６・・・・・・ビットライン、
４１・・・・・・ワードライン、１１０・・・・・・多
結晶シリコンプラグ。

Claims (1)

【特許請求の範囲】
1. Ｎ型拡散領域上のコンタクト窓内にＮ型多結晶シリコン
   からなる柱状突起（プラグ）とＮ型多結晶シリコン膜か
   らなる下部電極とを同一のＮ型多結晶シリコン膜の成長
   により堆積し、このコンタクト窓から電極を引き出し、
   二層の多結晶シリコン膜を対向電極とする積層型のキャ
   パシタの上部を跨いで、電極配線をなすことを特徴とす
   る半導体装置の製造方法