JPH03214670A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03214670A JPH03214670A JP2070006A JP7000690A JPH03214670A JP H03214670 A JPH03214670 A JP H03214670A JP 2070006 A JP2070006 A JP 2070006A JP 7000690 A JP7000690 A JP 7000690A JP H03214670 A JPH03214670 A JP H03214670A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目次］
［概要］
［産業上の利用分野］
［従来の技術］ （第３６〜４１図）
［発明が解決しようとする課題］
［課題を解決するための手段］
［作用］
［実施例］
第１の実施例 第１〜１２図）
第２の実施例（第１３〜１７図
第３の実施例（第１８〜２０図
第４の実施例 第２１〜２３図
第５の実施例 第２４〜２６図
第６の実施例 第２７〜２９図
第７の実施例 第３０〜３３図
第８の実施例 第３４〜３５図
１発明の効果］
・・１０
・・・ １１
・・・ １１
・・・１６
・・・１６
・・・１７
・・・１ ８
・・・１ ８
・・・３０
・・・４ ２
・・・４５
・・・４７
・・４９
・・５０
・・５４
・・５５
９
［概要］
半導体記憶装置、特に蓄積容量に情報を記憶する蓄積容
量型ダイナミックＦｔ Ａ Ｍに関し、無駄な領域の少
なく高集積化可能な半導体記憶装置を提供することを目
的とし、 複数のワード線及び複数のビット線を互いに交差するよ
うに配し、情報を記憶する蓄積容量と情報を読み書きす
る転送トランジスタとを有し、前記転送ｌ・ランジスタ
のゲートが前記ワード線に接続され、ソースがビット線
コンタクトを介して前記ビット線に接続され、トレイン
か前記蓄積容旦の蓄積電極に蓄積コンタクトを介して接
続されたメモリセルを縦横に配置し、近接する２つのメ
モリセルを対としてメモリセル対を構成し、前記メモリ
セル対の各メモリセルが前記ビット線コンタク１〜を共
有している半導体記憶装置において、ｊ番目のワード線
とｉ ＋１番目のワード線及び２ｊ番目のビット線と２
（ｊ＋２）番目のビット線とにより囲まれた領域を単位
領域として、前記単位１ ０ 領域内に前記ビット線コンタクトと前記蓄積コンタクト
の個数が１対２の比になるように配置するように構成ず
る。
量型ダイナミックＦｔ Ａ Ｍに関し、無駄な領域の少
なく高集積化可能な半導体記憶装置を提供することを目
的とし、 複数のワード線及び複数のビット線を互いに交差するよ
うに配し、情報を記憶する蓄積容量と情報を読み書きす
る転送トランジスタとを有し、前記転送ｌ・ランジスタ
のゲートが前記ワード線に接続され、ソースがビット線
コンタクトを介して前記ビット線に接続され、トレイン
か前記蓄積容旦の蓄積電極に蓄積コンタクトを介して接
続されたメモリセルを縦横に配置し、近接する２つのメ
モリセルを対としてメモリセル対を構成し、前記メモリ
セル対の各メモリセルが前記ビット線コンタク１〜を共
有している半導体記憶装置において、ｊ番目のワード線
とｉ ＋１番目のワード線及び２ｊ番目のビット線と２
（ｊ＋２）番目のビット線とにより囲まれた領域を単位
領域として、前記単位１ ０ 領域内に前記ビット線コンタクトと前記蓄積コンタクト
の個数が１対２の比になるように配置するように構成ず
る。
［産業上の利用分野］
本発明は半導体記憶装置、特に蓄積容量に情報を記憶す
る蓄積容量型ダイナミックＲＡＭに関ずる。
る蓄積容量型ダイナミックＲＡＭに関ずる。
［従来の技術］
入力された情報をタイナミックに記録し、一定時間毎に
リフレッシュを行うダイナミックＲＡＭとして、情報を
記憶する蓄積容量に、書込み読出し用の転送トランジス
タを接続した蓄積容量型ダイナミックＲＡＭか広く用い
られている。
リフレッシュを行うダイナミックＲＡＭとして、情報を
記憶する蓄積容量に、書込み読出し用の転送トランジス
タを接続した蓄積容量型ダイナミックＲＡＭか広く用い
られている。
この蓄積容量型ダイナミックＲＡＭのメモリセルは、情
報を記憶する蓄積容量と情報の読み書きのための転送ト
ランジスタとで構成され、転送トランジスタのゲートが
ワード線に接続され、ソースがビット線に接続され、ド
レインが蓄積容量の１１ 蓄積電極に接続されている。
報を記憶する蓄積容量と情報の読み書きのための転送ト
ランジスタとで構成され、転送トランジスタのゲートが
ワード線に接続され、ソースがビット線に接続され、ド
レインが蓄積容量の１１ 蓄積電極に接続されている。
蓄積容量型ダイナミックＲＡＭにおいて蓄積電極を半導
体基板上に積み上げたスタック型の蓄積容量は、蓄積電
極の厚さを厚くしたり、フィン型にしたり、蓄積コンタ
クトを深くするなどによって、その表面積を増やすこと
かできるため、高集積化のための微細化が進んでも十分
な容量を得ることができるので、将来においても非常に
有望である。
体基板上に積み上げたスタック型の蓄積容量は、蓄積電
極の厚さを厚くしたり、フィン型にしたり、蓄積コンタ
クトを深くするなどによって、その表面積を増やすこと
かできるため、高集積化のための微細化が進んでも十分
な容量を得ることができるので、将来においても非常に
有望である。
ビット線上に蓄積容量を設けた従来の蓄積容量型ダイナ
ミックＲＡＭを第３６図乃至第３８図に示す。
ミックＲＡＭを第３６図乃至第３８図に示す。
この蓄積容量型ダイナミックＲＡＭのメモリセルは、第
３６図に示すようにレイアウ１・されている。ワード線
ＷＬＩ、ＷＬ２、・・・が緬方向に、ビット線ＢＬ１ａ
，ＢＬ１ｂ、・・・が横方向に配されている。２本ずつ
のビット線Ｂ Ｌ ｉ ａ及びＢＬＩｂ，ＢＬ２ａ及び
ＢＬ２ｂ、・・・が対となってセンスアンプＳＡＩ、Ｓ
Ａ２、・・・に接続されたフォールデッドビット線形式
となっている。
３６図に示すようにレイアウ１・されている。ワード線
ＷＬＩ、ＷＬ２、・・・が緬方向に、ビット線ＢＬ１ａ
，ＢＬ１ｂ、・・・が横方向に配されている。２本ずつ
のビット線Ｂ Ｌ ｉ ａ及びＢＬＩｂ，ＢＬ２ａ及び
ＢＬ２ｂ、・・・が対となってセンスアンプＳＡＩ、Ｓ
Ａ２、・・・に接続されたフォールデッドビット線形式
となっている。
縦横に走るワード線ＷＬＩ，ＷＬ２、・・・とビッ｝ｔ
ｄＢＬ１ ａ，ＢＬＩｂ、・・・の隙間で転送トランジ
スタのドレインが蓄積電極とコンタクトする。
ｄＢＬ１ ａ，ＢＬＩｂ、・・・の隙間で転送トランジ
スタのドレインが蓄積電極とコンタクトする。
すなわち、ワード線ＷＬＩとＷＬ２、ワード線ＷＬ３と
ＷＬ４、・・・、の間で、転送トランジスタと蓄積電極
の蓄積コンタクトＣＳＥ （○）が一列に並んでいる。
ＷＬ４、・・・、の間で、転送トランジスタと蓄積電極
の蓄積コンタクトＣＳＥ （○）が一列に並んでいる。
転送トランジスタとビット線とのビット線コンタクトＣ
ＢＬ （●）は、ワード線ＷＬ２とＷＬ３、ワード線Ｗ
Ｌ４とＷＬ５、・・・、の間でヒット線一本毎に縦に並
んでいる。隣接する２つのメモリセルでメモリセル対を
構成し、ひとつのビット線とのビット線コンタクトＣＢ
Ｌ （，●）を共有している。転送トランジス゛タは、
ビット線とのビット線コンタクトＣＢＬ （●）の左右
に位置する蓄積電極との蓄積コンタクトＣＳＥ（○）と
を結ぶ実線の位置に配されている。
ＢＬ （●）は、ワード線ＷＬ２とＷＬ３、ワード線Ｗ
Ｌ４とＷＬ５、・・・、の間でヒット線一本毎に縦に並
んでいる。隣接する２つのメモリセルでメモリセル対を
構成し、ひとつのビット線とのビット線コンタクトＣＢ
Ｌ （，●）を共有している。転送トランジス゛タは、
ビット線とのビット線コンタクトＣＢＬ （●）の左右
に位置する蓄積電極との蓄積コンタクトＣＳＥ（○）と
を結ぶ実線の位置に配されている。
第３６図に示す従来の蓄積容量型タイナミックＲＡＭの
詳細を第３７図の平面図及び第３８図のＣ−ＣＩ！断面
図に示す。
詳細を第３７図の平面図及び第３８図のＣ−ＣＩ！断面
図に示す。
半導体基板１０表面のフィールド酸化膜１２で分離され
た活性領域１３に転送トランジスタのソース領域１４及
びドレイン領域１６が形成されている。ソース領域１４
とトレイン領域１６間にゲート酸化膜１８を介してワー
ド線ＷＬ５が設けられている。ワード線ＷＬ４はソース
領域１４とその左側に設けられているドレイン領域（図
示せず）の間にゲート酸化膜１８を介して設けられ、ワ
ード線ＷＬ６はフィールド酸化膜１２上に設けられてい
る。ワード線ＷＬ４〜ＷＬ６上には酸化膜２０が形成さ
れ、ビット線ＢＬ１ｂは酸化膜２０に形成されたコンタ
クトホールを介してソース領域１４にコンタクト（ビッ
ト線コンタクｌ− Ｃ Ｂ Ｌ ）している。
た活性領域１３に転送トランジスタのソース領域１４及
びドレイン領域１６が形成されている。ソース領域１４
とトレイン領域１６間にゲート酸化膜１８を介してワー
ド線ＷＬ５が設けられている。ワード線ＷＬ４はソース
領域１４とその左側に設けられているドレイン領域（図
示せず）の間にゲート酸化膜１８を介して設けられ、ワ
ード線ＷＬ６はフィールド酸化膜１２上に設けられてい
る。ワード線ＷＬ４〜ＷＬ６上には酸化膜２０が形成さ
れ、ビット線ＢＬ１ｂは酸化膜２０に形成されたコンタ
クトホールを介してソース領域１４にコンタクト（ビッ
ト線コンタクｌ− Ｃ Ｂ Ｌ ）している。
ビット線ＢＬｌｂ上には酸化膜２２を介して蓄積容量が
形成されている。蓄積容量の一方の電極である蓄積電極
２４はドレイン領域１６にコンタクト（蓄積コンタクト
ＣＳＥ）され、他方の電極である対向電極２６は、蓄積
電極２４の周囲に薄い酸化膜（図示せず）を介して形成
されている。
形成されている。蓄積容量の一方の電極である蓄積電極
２４はドレイン領域１６にコンタクト（蓄積コンタクト
ＣＳＥ）され、他方の電極である対向電極２６は、蓄積
電極２４の周囲に薄い酸化膜（図示せず）を介して形成
されている。
蓄積電＠２４は蓄積コンタクｌ− Ｃ Ｓ Ｅを中心と
しな矩形形状をしている。
しな矩形形状をしている。
また、ビット線上に蓄積容量を設けた蓄積容量型タイナ
ミックＲＡＭの他の従来例をを第３９図及び第４０図に
示す。
ミックＲＡＭの他の従来例をを第３９図及び第４０図に
示す。
第３６図乃至第３８図の蓄積容量型ダイナミックＲＡＭ
では活性領域１３がビット線ＢＬＩ ａ、ＢＬＩ ｂ、
・・・及びワード線ＷＬＩ、ＷＬ２、・・・に対して斜
めに形成されていたが、第３９図及び第４０図の蓄積容
量型タイナミックＲＡＭでは、活性領域１３かＴ字型を
していて、Ｅット線ＢＬＩａ，ＢＬＩ ｂ，−・・及び
ワード線ＷＬＩ、ＷＬ２、・・・に平行に形成され、活
性領域１３における転送トランジスタがワード線ＷＬＩ
，ＷＬ２、・・・に対して直交している−。
では活性領域１３がビット線ＢＬＩ ａ、ＢＬＩ ｂ、
・・・及びワード線ＷＬＩ、ＷＬ２、・・・に対して斜
めに形成されていたが、第３９図及び第４０図の蓄積容
量型タイナミックＲＡＭでは、活性領域１３かＴ字型を
していて、Ｅット線ＢＬＩａ，ＢＬＩ ｂ，−・・及び
ワード線ＷＬＩ、ＷＬ２、・・・に平行に形成され、活
性領域１３における転送トランジスタがワード線ＷＬＩ
，ＷＬ２、・・・に対して直交している−。
蓄積容量上にビット線を形成した従来の蓄積容量型タイ
ナミックＲＡＭを第４１図に示す。
ナミックＲＡＭを第４１図に示す。
ビット線ＢＬ１ａ，ＢＬ１ｂ、・・・に重なる位置にビ
ット線コンタクトＣＢＬ及び蓄積コンタクトＣＳＢが形
成され、これらビット線コンタクトＣＢＬと蓄積コンタ
クトＣＳＥを結んで同じくビッ１５ ト線ＢＬＩ ａ，ＢＬＩ ｂ、・・・に重なる位置に活
性領ｋＡ１３が形成されている。
ット線コンタクトＣＢＬ及び蓄積コンタクトＣＳＢが形
成され、これらビット線コンタクトＣＢＬと蓄積コンタ
クトＣＳＥを結んで同じくビッ１５ ト線ＢＬＩ ａ，ＢＬＩ ｂ、・・・に重なる位置に活
性領ｋＡ１３が形成されている。
［発明が解決しようとする課題］
従来の蓄積容量型ダイナミックＲ Ａ Ｍは様々な種類
があるものの、第３６図、第３９図、第４１図に示すよ
うに基本的に同じメモリセルレイアウトをしている。こ
のセルレイアウ１・では蓄積コンタクト（○）は縦方向
に最も密に並べられているのに対し、ビット線コンタク
ト（●）がビット線一本毎に並べられているため、ビッ
ト線コンタクトのない部分か無駄な領域となっていた。
があるものの、第３６図、第３９図、第４１図に示すよ
うに基本的に同じメモリセルレイアウトをしている。こ
のセルレイアウ１・では蓄積コンタクト（○）は縦方向
に最も密に並べられているのに対し、ビット線コンタク
ト（●）がビット線一本毎に並べられているため、ビッ
ト線コンタクトのない部分か無駄な領域となっていた。
ダイナミックＲＡＭの集積化はますます厳しくなってき
ており、このような無駄な領域をできるたけ少なくする
メモリセルレイアウトが要求されていた。
ており、このような無駄な領域をできるたけ少なくする
メモリセルレイアウトが要求されていた。
本発明は上記事情を考慮してなされたもので、無駄な領
域の少なく高集積化可能な半導体記憶装置を提供するこ
とを目的とする。
域の少なく高集積化可能な半導体記憶装置を提供するこ
とを目的とする。
し課題を解決するための千段］
１
ヘ
上記目的は、複数のワード線及び複数のビット線を互い
に交差するように配し、情報を記憶する蓄積容量と情報
を読み書きする転送トランジスタとを有し、前記転送ト
ランジスタのゲートが前記ワード線に接続され、ソース
がビット線コンタクトを介して前記ビット線に接続され
、ドレインか前記蓄積容量の蓄積電極に蓄積コンタクト
を介して接続されたメモリセルを縦横に配置し、近接す
る２つのメモリセルを対としてメモリセル対を構成し、
前記メモリセル対の各メモリセルが前記ビット線コンタ
ク１・を共有している半導体記憶装置において、ｉ番目
のワード線とｉ＋１番目のワード線及び２ｊ番目のビッ
ト線と２ （ｊ＋２）番目のビット線とにより囲まれた
領域を単位領域として、前記単位領域内に前記ビット線
コンタクトと前記蓄積コンタクトの個数が１対２の比に
なるように配置されていることを特徴とする半導体記憶
装置によって達成される。
に交差するように配し、情報を記憶する蓄積容量と情報
を読み書きする転送トランジスタとを有し、前記転送ト
ランジスタのゲートが前記ワード線に接続され、ソース
がビット線コンタクトを介して前記ビット線に接続され
、ドレインか前記蓄積容量の蓄積電極に蓄積コンタクト
を介して接続されたメモリセルを縦横に配置し、近接す
る２つのメモリセルを対としてメモリセル対を構成し、
前記メモリセル対の各メモリセルが前記ビット線コンタ
ク１・を共有している半導体記憶装置において、ｉ番目
のワード線とｉ＋１番目のワード線及び２ｊ番目のビッ
ト線と２ （ｊ＋２）番目のビット線とにより囲まれた
領域を単位領域として、前記単位領域内に前記ビット線
コンタクトと前記蓄積コンタクトの個数が１対２の比に
なるように配置されていることを特徴とする半導体記憶
装置によって達成される。
［作用］
本発明によれば、ワード線とビット線とにより囲まれた
所定の単位領域内にビット線コンタクトと蓄積コンタク
トの個数が１対２の比になるように配置したので、蓄積
コンタク１〜及びビット線コンタクトを無駄な領域がな
いように隙間無く配列することができる。
所定の単位領域内にビット線コンタクトと蓄積コンタク
トの個数が１対２の比になるように配置したので、蓄積
コンタク１〜及びビット線コンタクトを無駄な領域がな
いように隙間無く配列することができる。
［実施例］
隻上血犬見１
本発明の第１の実施例による半導体記憶装置を第１図乃
至第３図を用いて説明する。第３６図乃至第３８図に示
す従来の半導体記憶装置と同一の構成要素には同一の符
号を付して説明を省略する。
至第３図を用いて説明する。第３６図乃至第３８図に示
す従来の半導体記憶装置と同一の構成要素には同一の符
号を付して説明を省略する。
本実施例の半導体記憶装置のメモリセルレイアウトは、
ワード線ＷＬＩ、ＷＬ２、・・・が順番に縦方向に配列
されていることは同じであるが、横方向に配列されたビ
ット線ＢＬＩ ａ，ＢＬ２ａ，ＢＬｌｂ，ＢＬ２ｂ、・
・・の順番が異なる。２番目のビット線ＢＬ２ａと３番
目のビット線Ｂ Ｌ １ ｂとが交差し、１番上のビッ
ト線ＢＬ１ａと３番目のビット線ＢＬ１ｂが対となって
センスアンプＳＡ１に接続され、２番目のビット線ＢＬ
２ａと４番目のビット線ＢＬ２ｂが対となってセンスア
ンプＳＡ２に接続されている。
ワード線ＷＬＩ、ＷＬ２、・・・が順番に縦方向に配列
されていることは同じであるが、横方向に配列されたビ
ット線ＢＬＩ ａ，ＢＬ２ａ，ＢＬｌｂ，ＢＬ２ｂ、・
・・の順番が異なる。２番目のビット線ＢＬ２ａと３番
目のビット線Ｂ Ｌ １ ｂとが交差し、１番上のビッ
ト線ＢＬ１ａと３番目のビット線ＢＬ１ｂが対となって
センスアンプＳＡ１に接続され、２番目のビット線ＢＬ
２ａと４番目のビット線ＢＬ２ｂが対となってセンスア
ンプＳＡ２に接続されている。
縦横に走るワード線ＷＬＩ、ＷＬ２、・・・とビット線
ＢＬ１ａ，ＢＬ２ａ、・・・の隙間に蓄積コンタクトＣ
ＳＢ＜○）があり、ワード線ＷＬＩ、ＷＬ２、・・・間
のビット線ＢＬ１ａ，ＢＬ２ａ、・・・上にビット線コ
ンタクトＣＢＬ（●）があるが、本実施例ではその配列
に特徴がある。すなわち、第１図に示すように、ワード
線ＷＬＩとＷ Ｌ ２間では、１番目のビット線ＢＬｉ
ａ上にビット線コンタク｝ＣＢＬ （●）、２番目のビ
ット線ＢＬ２ａと３番目のビット線ＢＬＩ ｂの間に蓄
積コンタクトＣＳＥ（Ｏ）、３番目のビット線ＢＬ１ｂ
と４番目のビット線ＢＬ２ｂの間に蓄積コンタクトＣＳ
Ｅ（○）、５番目のビット線ＢＬＢａ上にビット線コン
タクトＣＢＬ（●）、・・・・・・というように、ビッ
ト線コンタクトＣＢＬ （●）、蓄積コンタク１一〇Ｓ
Ｅ（○）、蓄積コンタクトＣＳＥ（○）とい１９ う順番で配列されている。隣のワード線ＷＬ２とＷＬＢ
間では、蓄積コンタク１一〇ＳＥ（○）、ビット線コン
タクトＣＢＬ（●）、蓄積コンタクトＣＳＥ （０）
、蓄積コンタクトＣＳＢ （０） 、・・・・・・とい
うように、ビット線一本分ずれるが同じパターンが繰り
返される。
ＢＬ１ａ，ＢＬ２ａ、・・・の隙間に蓄積コンタクトＣ
ＳＢ＜○）があり、ワード線ＷＬＩ、ＷＬ２、・・・間
のビット線ＢＬ１ａ，ＢＬ２ａ、・・・上にビット線コ
ンタクトＣＢＬ（●）があるが、本実施例ではその配列
に特徴がある。すなわち、第１図に示すように、ワード
線ＷＬＩとＷ Ｌ ２間では、１番目のビット線ＢＬｉ
ａ上にビット線コンタク｝ＣＢＬ （●）、２番目のビ
ット線ＢＬ２ａと３番目のビット線ＢＬＩ ｂの間に蓄
積コンタクトＣＳＥ（Ｏ）、３番目のビット線ＢＬ１ｂ
と４番目のビット線ＢＬ２ｂの間に蓄積コンタクトＣＳ
Ｅ（○）、５番目のビット線ＢＬＢａ上にビット線コン
タクトＣＢＬ（●）、・・・・・・というように、ビッ
ト線コンタクトＣＢＬ （●）、蓄積コンタク１一〇Ｓ
Ｅ（○）、蓄積コンタクトＣＳＥ（○）とい１９ う順番で配列されている。隣のワード線ＷＬ２とＷＬＢ
間では、蓄積コンタク１一〇ＳＥ（○）、ビット線コン
タクトＣＢＬ（●）、蓄積コンタクトＣＳＥ （０）
、蓄積コンタクトＣＳＢ （０） 、・・・・・・とい
うように、ビット線一本分ずれるが同じパターンが繰り
返される。
上述した配列をメモリセル対を用いて説明ずる。
メモリセル対の共有するビッ１一線コンタクｌ− Ｃ
ＢＬ（Φ）が、隣接ずるメモリセル同志では一本のワー
ド線を挟んで配置されている。例えば、ビット線Ｂ Ｌ
１． ａとのビット線コンタクトとビット線ＢＬ２ａ
とのビット線コンタクトとはワード線ＷＬ２を挟んで配
列されている。さらに、各メモリセル対がビット線コン
タクトＣＢＬ（●）を中心として同じ方向く例えば右上
がり）に配向している。
ＢＬ（Φ）が、隣接ずるメモリセル同志では一本のワー
ド線を挟んで配置されている。例えば、ビット線Ｂ Ｌ
１． ａとのビット線コンタクトとビット線ＢＬ２ａ
とのビット線コンタクトとはワード線ＷＬ２を挟んで配
列されている。さらに、各メモリセル対がビット線コン
タクトＣＢＬ（●）を中心として同じ方向く例えば右上
がり）に配向している。
本実施例の半導体記憶装置の詳細を第２図の平面図及び
第３図のＡ−Ａ線断面図に示す。
第３図のＡ−Ａ線断面図に示す。
半導体基板１０表面のフィールド酸化膜１２で分Ｈされ
た活性領域１３に転送トランジスタのソ９ ｎ ース領域１４及びドレイン領域１６か形成されている。
た活性領域１３に転送トランジスタのソ９ ｎ ース領域１４及びドレイン領域１６か形成されている。
ソース領域１４とトレイン領域１６間にゲート酸化膜１
８を介してワード線ＷＬ３が設けられている。ワード線
ＷＬ２はソース領域１４とその左側に設けられているド
レイン領域（図示せず）の間にゲート酸化膜１８を介し
て設けられ、ワード線ＷＬ４はフィールド酸化膜１２上
に設けられている。ワード線Ｗ Ｌ ２〜ＷＬ４上には
酸化膜２０が形成され、ビッＩ・線Ｂ Ｌ ２ ａはビ
ット線コンタクトＣＢＬを介してソース領域１４にコン
タクトしている。
８を介してワード線ＷＬ３が設けられている。ワード線
ＷＬ２はソース領域１４とその左側に設けられているド
レイン領域（図示せず）の間にゲート酸化膜１８を介し
て設けられ、ワード線ＷＬ４はフィールド酸化膜１２上
に設けられている。ワード線Ｗ Ｌ ２〜ＷＬ４上には
酸化膜２０が形成され、ビッＩ・線Ｂ Ｌ ２ ａはビ
ット線コンタクトＣＢＬを介してソース領域１４にコン
タクトしている。
ビット線ＢＬ２ａ上には酸化膜２２を介して蓄積容量が
形成されている。蓄積容量の一方の電極である蓄積電極
２４は蓄積コンタクトＣＳＢを介してドレイン領域１６
にコンタクトされ、他方の電極である対向電［ｉ２６は
、蓄積電極２４の周囲に薄い酸化膜（図示せず）を介し
て形成されている。
形成されている。蓄積容量の一方の電極である蓄積電極
２４は蓄積コンタクトＣＳＢを介してドレイン領域１６
にコンタクトされ、他方の電極である対向電［ｉ２６は
、蓄積電極２４の周囲に薄い酸化膜（図示せず）を介し
て形成されている。
このように本実施例によれば蓄積コンタク１〜とビット
線コンタクトが隙間無く配列されているため、従来のよ
うな無駄な領域がなく高集積化か可能である。
線コンタクトが隙間無く配列されているため、従来のよ
うな無駄な領域がなく高集積化か可能である。
次に、本実施例による半導体記憶装置をレイアウＩ〜す
るための基本的考え方を第４図乃至第７図を用いて順番
に説明する。
るための基本的考え方を第４図乃至第７図を用いて順番
に説明する。
ビット線コンタクトＣＲＴ−と蓄積コンタクトＣＳＥの
位置関係（Ｘ方向の距離ｘ，ｙ方向の距離ｙ）は次の条
件 ■ビット線コンタクトＣＢＬと蓄積コンタクトＣＳＥの
間にはワード線ＷＬが通過すること（第４図）、 ■蓄積コンタクトＣＳＥは、ビット線コンタクトＣＢＬ
にコンタクトするビット線Ｂ Ｔ−からも離れているこ
と（第５図）、 により定まる。
位置関係（Ｘ方向の距離ｘ，ｙ方向の距離ｙ）は次の条
件 ■ビット線コンタクトＣＢＬと蓄積コンタクトＣＳＥの
間にはワード線ＷＬが通過すること（第４図）、 ■蓄積コンタクトＣＳＥは、ビット線コンタクトＣＢＬ
にコンタクトするビット線Ｂ Ｔ−からも離れているこ
と（第５図）、 により定まる。
条件■から、ビット線コンタクトＣＢＬの直径をａ、そ
の余裕幅をｂ、ワード線ＷＬの幅をＣ、蓄積コンタクト
ＣＳＥの直径をｅ、その余裕幅をｄとすると、ビット線
コンタクトＣ Ｂ Ｌと蓄積コンタクトＣＳＥの直線距
離はａ −１− ｂ 十ｃ −１− ｄ 十ｅとなる（
第４図）。また、条件■から、ビット線ＢＬの幅を２ｆ
とすると、ビット線コンタクトＣＢＬと蓄積コンタクト
ＣＳＥのｙ方向の距離ｙはｅｆｄ十ｆとなる（第５図）
。
の余裕幅をｂ、ワード線ＷＬの幅をＣ、蓄積コンタクト
ＣＳＥの直径をｅ、その余裕幅をｄとすると、ビット線
コンタクトＣ Ｂ Ｌと蓄積コンタクトＣＳＥの直線距
離はａ −１− ｂ 十ｃ −１− ｄ 十ｅとなる（
第４図）。また、条件■から、ビット線ＢＬの幅を２ｆ
とすると、ビット線コンタクトＣＢＬと蓄積コンタクト
ＣＳＥのｙ方向の距離ｙはｅｆｄ十ｆとなる（第５図）
。
最も近いビット線コンタクトｅＢＴ一同志の位置関係（
Ｘ方向の距離ｘ’ 、ｙ方向の距離ｙ′）は次の条件 ■ビット線コンタクトＣＢＬ間にはワード線ＷＬが通過
すること、 ■各ビット線コンタクトＣＢＬは異なるビット線ＢＬに
コンタクトすること、 により定まる。
Ｘ方向の距離ｘ’ 、ｙ方向の距離ｙ′）は次の条件 ■ビット線コンタクトＣＢＬ間にはワード線ＷＬが通過
すること、 ■各ビット線コンタクトＣＢＬは異なるビット線ＢＬに
コンタクトすること、 により定まる。
条件■から、ビット線コンタクトＣＢＬ間の直線距離は
ａ 十ｂ ＋ ｃ ＋ ｂ ＋ ａとなる（第５図）。
ａ 十ｂ ＋ ｃ ＋ ｂ ＋ ａとなる（第５図）。
また、条件■から、ビット線ＢＬのコンタクト部分の余
裕をｈとすると、ビット線コンタクトＣＢＬ間のｙ方向
の距離ｙ′はｆ 十ｇ ＋ ｈ． ＋ ａとなる（第６
図）。
裕をｈとすると、ビット線コンタクトＣＢＬ間のｙ方向
の距離ｙ′はｆ 十ｇ ＋ ｈ． ＋ ａとなる（第６
図）。
最も近い蓄積コンタクトＣＳＥ同志の位置関係（Ｘ方向
の距離ｘ”、ｙ方向の距離ｙ″）につい２３ ても同様に定める。
の距離ｘ”、ｙ方向の距離ｙ″）につい２３ ても同様に定める。
このようにして定めた関係に基ついて、ビット線コンタ
クトＣＢＬ及び蓄積コンタクトＣＳＥを配置すると第７
図に定めるようなる。
クトＣＢＬ及び蓄積コンタクトＣＳＥを配置すると第７
図に定めるようなる。
次に、具体的な数値を用いてセル面積を計算する。
コンタクトホールの直径を０．６μｍ、配線幅を０，５
μｍ、コンタクトポールと外部の配線との余裕を０．３
μｍ、コンタクトホールとコンタクトする配線との余裕
を０．２μｍ、配線間の余裕を０．５μｍとすると、 ａ＝ｅ＝０．３μｍ ｂ＝ｄ＝０．３μｍ ｃ＝Ｑ，５μｍ ｆ＝０．２ｊμｍ ｇ＝０．５μｍ ｈ＝０．２μｍ となる。したがって、ｘ，ｙ，ｘ′，ｙ′、ｘｙ ”は
次のようになる。
μｍ、コンタクトポールと外部の配線との余裕を０．３
μｍ、コンタクトホールとコンタクトする配線との余裕
を０．２μｍ、配線間の余裕を０．５μｍとすると、 ａ＝ｅ＝０．３μｍ ｂ＝ｄ＝０．３μｍ ｃ＝Ｑ，５μｍ ｆ＝０．２ｊμｍ ｇ＝０．５μｍ ｈ＝０．２μｍ となる。したがって、ｘ，ｙ，ｘ′，ｙ′、ｘｙ ”は
次のようになる。
ｘ−［ （ａ−１−ｂ＋ｃ＋ｄ＋ｅ）’つＡ
＜ｅ十ｄ＋ｆ ＞ ２ ］１／２
［（０．３＋０、３＋０．５＋０．３
十０．３）２− （０．３＋０．３
＋０．２ｊ）２ ］’／２
＝１．４７２μｍ％１． ５μｍ
ｙ ＝ ｅ ＋ｄ ＋ ｆ
＝０．３＋０．３＋０．２ｊ
＝０． ８５μｍ
ｘ′＝ ［ （ａ＋ｂ＋ｃ＋ｂ十ａ） ２（ｆ＋ｇ＋ｈ
＋ａ） ２ コ ｌ／２一 ［ （０．３−１−０
．３−１−０．５−１−０、３＋０．３１ − （
０．２ｊ＋０．５十０．２＋０．３）２］”’ １． １ ５２μｍｉＦ１． ２μｍｙ ＝ｆ
＋ｇ＋ｈ＋ａ ＝０． ２ｊ＋０． ５＋０． ２＋０． ３
＝１． ２ｊμｍ 以上の数値に基づいて実際にメモリセルをレイアウトし
た具体例を第８図に示す。破線で囲われた平行四辺形の
部分か単位パターンＰとなって繰り返される。この単位
パターンＰには実質的に４つのメモリセル対、すなわち
、８つのメモリセルが含まれることになる。
＋ａ） ２ コ ｌ／２一 ［ （０．３−１−０
．３−１−０．５−１−０、３＋０．３１ − （
０．２ｊ＋０．５十０．２＋０．３）２］”’ １． １ ５２μｍｉＦ１． ２μｍｙ ＝ｆ
＋ｇ＋ｈ＋ａ ＝０． ２ｊ＋０． ５＋０． ２＋０． ３
＝１． ２ｊμｍ 以上の数値に基づいて実際にメモリセルをレイアウトし
た具体例を第８図に示す。破線で囲われた平行四辺形の
部分か単位パターンＰとなって繰り返される。この単位
パターンＰには実質的に４つのメモリセル対、すなわち
、８つのメモリセルが含まれることになる。
単位パターンＰの外形だけを取出してｘ，ｙ方向の寸法
を計算すると、第８図（ｂ）に示すようになる。平行四
辺形形状の単位パターンＰのＸ方向の寸法は、頂点ＡＢ
間で２ｘ−３ｘ′＋ｘ”となり、頂点ＡＤ間で２ｘ−１
−ｘ′＋ｘ″となる。ｙ方向の寸法は、頂点ＡＢ間で２
ｙ＋３ｙ′＋ｙ″となり、頂点ＡＤ間で２ｙ−ｙ′＋ｙ
″となる。
を計算すると、第８図（ｂ）に示すようになる。平行四
辺形形状の単位パターンＰのＸ方向の寸法は、頂点ＡＢ
間で２ｘ−３ｘ′＋ｘ”となり、頂点ＡＤ間で２ｘ−１
−ｘ′＋ｘ″となる。ｙ方向の寸法は、頂点ＡＢ間で２
ｙ＋３ｙ′＋ｙ″となり、頂点ＡＤ間で２ｙ−ｙ′＋ｙ
″となる。
したがって、第８図（ｂ）から明らかなように、ｙ方向
に走るワード線ＷＬのＸ方向のずれは２ｘ＝３ｘ’．＋
ｘ″となり、Ｘ方向に走るビット線ＢＬのｙ方向のずれ
は２ｙ−ｙ’＋ｙ″となる。
に走るワード線ＷＬのＸ方向のずれは２ｘ＝３ｘ’．＋
ｘ″となり、Ｘ方向に走るビット線ＢＬのｙ方向のずれ
は２ｙ−ｙ’＋ｙ″となる。
単位パターンＰの面積ＳＰは、
ＳＰ一（２Ｘ＋Ｘ’−１−ｘ″）Ｘ （２ｙ＋３ｙ′＋
ｙ″）− （２ｘ−３ｘ ＋ｘ″）Ｘ （２ｙ−ｙ’ ＋ｙ″） となり、単位パターンＰには８つのメモリセルか含まれ
るので、メモリセルの面積Ｓは、Ｓ＝Ｓ，／８ となる。
ｙ″）− （２ｘ−３ｘ ＋ｘ″）Ｘ （２ｙ−ｙ’ ＋ｙ″） となり、単位パターンＰには８つのメモリセルか含まれ
るので、メモリセルの面積Ｓは、Ｓ＝Ｓ，／８ となる。
いま、ワード線ＷＬのずれをなくすようにレイアウトす
る場合を考えると、 ２ｘ−３ｘ′＋ｘ″＝０ となる必要かあるから、・ｘ，ｙ″は ｘ″＝−２ｘ＋３ｘ ＝−２Ｘ１，．５＋３ｘ１ ．２ ＝０．６μｍ ｙ”＝（（２ｅ＋２ｄ＋ｃ）’−ｘ”” ）’／２＝１
．５９μｍ となる。したかって、メモリセルの面積Ｓは、Ｓ＝４．
．２２４μｍ２ となる。
る場合を考えると、 ２ｘ−３ｘ′＋ｘ″＝０ となる必要かあるから、・ｘ，ｙ″は ｘ″＝−２ｘ＋３ｘ ＝−２Ｘ１，．５＋３ｘ１ ．２ ＝０．６μｍ ｙ”＝（（２ｅ＋２ｄ＋ｃ）’−ｘ”” ）’／２＝１
．５９μｍ となる。したかって、メモリセルの面積Ｓは、Ｓ＝４．
．２２４μｍ２ となる。
また、ワード線ＷＬのずれをなくすためにはＸｘ′一ｘ
”としてもよいので、ＸとＸ′とｘ″のうち最大の数値
に合わせると、 ｘ＝ｘ′＝ｘ″＝１ ．５μｍ ｙ＝ｙ ＝０．８５μｍ ｙ’−１．２ｊμｍ ２ ７ となり、メモリセルの面積Ｓは、 Ｓ＝４．７２ｊ，ｕｍ２ となる。
”としてもよいので、ＸとＸ′とｘ″のうち最大の数値
に合わせると、 ｘ＝ｘ′＝ｘ″＝１ ．５μｍ ｙ＝ｙ ＝０．８５μｍ ｙ’−１．２ｊμｍ ２ ７ となり、メモリセルの面積Ｓは、 Ｓ＝４．７２ｊ，ｕｍ２ となる。
同じ条件で従来のようなセルレイアウトをした場合のメ
モリセルの面積Ｓは、 Ｓ＝５．１μｍ２ となるから、本実施例によれは少なくとも１０％以上セ
ル面積を減少させることができる。
モリセルの面積Ｓは、 Ｓ＝５．１μｍ２ となるから、本実施例によれは少なくとも１０％以上セ
ル面積を減少させることができる。
次に、本実施例の半導体記憶装置におけるメモリセルア
レイの配置について説明ずる。
レイの配置について説明ずる。
本実施例の半導体記憶装置の場合には、メモリセルアレ
イの外形か長方形でなく平行四辺形になるので、その配
置に工夫が必要となる。
イの外形か長方形でなく平行四辺形になるので、その配
置に工夫が必要となる。
第９図に示すように、本実施例による平行四辺形のメモ
リセルアレイ３０のＸ軸及びｙ軸を半導体チップ３２の
各辺に平行になるように単純に配置すると、メモリセル
アレイ３０の周辺部で無駄な領域（斜線部分）が発生し
てしまう。そこで、本実施例では、第１０図に示すよう
に、平行四辺形のメモリセルアレイ３０の長いほうの一
辺を半９ Ｑ 導体チップ３２の一辺に平行にする。このことにより無
駄な領域（斜線部分）を減少させることができる。
リセルアレイ３０のＸ軸及びｙ軸を半導体チップ３２の
各辺に平行になるように単純に配置すると、メモリセル
アレイ３０の周辺部で無駄な領域（斜線部分）が発生し
てしまう。そこで、本実施例では、第１０図に示すよう
に、平行四辺形のメモリセルアレイ３０の長いほうの一
辺を半９ Ｑ 導体チップ３２の一辺に平行にする。このことにより無
駄な領域（斜線部分）を減少させることができる。
第１０図のように配置した場合でもメモリセルアレイ３
０が平行四辺形形状をしているため依然として無駄な領
域が生ずる。そのため、無駄な領域をさらに減少させる
ために、第１１図に示すように、メモリセルアレイ３０
を２分割し、分割セルアレイ３０Ｂを分割セルアレイ３
０Ａに対して分割線３１で鏡面反転した構造にすれば、
無駄な領域（斜線部分）をさらに減少させることができ
る。
０が平行四辺形形状をしているため依然として無駄な領
域が生ずる。そのため、無駄な領域をさらに減少させる
ために、第１１図に示すように、メモリセルアレイ３０
を２分割し、分割セルアレイ３０Ｂを分割セルアレイ３
０Ａに対して分割線３１で鏡面反転した構造にすれば、
無駄な領域（斜線部分）をさらに減少させることができ
る。
鏡面反転された分割セルアレイ３０Ａと分割セルアレイ
３０Ｂの境界部分の詳細を第１２図に示す。鏡面反転構
造は、分割セルアレイ３０Ａ及び３０Ｂのワード線ＷＬ
Ａ１ 、ＷＬＡ２、・・・、ＷＬＢｌ、ＷＬＢ２、・・
・を平行にして、ビットａＢＬｌａ，ＢＬ１ｂ、・・・
を分割線３１で折り曲げるようにして構成する。ただし
、分割線３ｌ上で両分割メモリセル３０Ａ、３０Ｂが共
有するメモリセ９ ｑ ルが生ずるので、例えば、ワード線ＷＬＢＩを常にオフ
状態にして分割セルアレイ３０Ａに属するものとして取
り扱うようにする。
３０Ｂの境界部分の詳細を第１２図に示す。鏡面反転構
造は、分割セルアレイ３０Ａ及び３０Ｂのワード線ＷＬ
Ａ１ 、ＷＬＡ２、・・・、ＷＬＢｌ、ＷＬＢ２、・・
・を平行にして、ビットａＢＬｌａ，ＢＬ１ｂ、・・・
を分割線３１で折り曲げるようにして構成する。ただし
、分割線３ｌ上で両分割メモリセル３０Ａ、３０Ｂが共
有するメモリセ９ ｑ ルが生ずるので、例えば、ワード線ＷＬＢＩを常にオフ
状態にして分割セルアレイ３０Ａに属するものとして取
り扱うようにする。
なお、本実施例において、この鏡面反転の分割数は２に
限らず、２以上のいくつに分割してもよい。
限らず、２以上のいくつに分割してもよい。
本発明は上記第１の実施例に限らず種々の変形が可能で
ある。上記実施例ではメモリセル対が右上がりに配向し
ていたが、同じ方向であれば左上がりに配向していても
よい。
ある。上記実施例ではメモリセル対が右上がりに配向し
ていたが、同じ方向であれば左上がりに配向していても
よい。
４１血叉ｌ１
本発明の第２の実施例による半導体記憶装置を第１３図
乃至第１７図を用いて説明する。第１の実施例と同一の
構成要素には同一の符号を付して説明を省略または簡略
にする。
乃至第１７図を用いて説明する。第１の実施例と同一の
構成要素には同一の符号を付して説明を省略または簡略
にする。
上述の第１の実施例では従来のような無駄な領域が分散
されて高集積化か可能となったが、第１図に示すように
ビット線が１本おきに対となってしまうと共に、第８図
に示すようワード線とビット線が斜交してメモリセルア
レイの外形が長方形３０ でなく平行四辺形になってしまう。
されて高集積化か可能となったが、第１図に示すように
ビット線が１本おきに対となってしまうと共に、第８図
に示すようワード線とビット線が斜交してメモリセルア
レイの外形が長方形３０ でなく平行四辺形になってしまう。
本実施例の半導体記憶装置のメモリセルレイアウトは、
従来の無駄な領域を分散させて高集積可能である点は第
１の実施例と同じであるが、対となるビット線が隣接し
、ワード線とビット線が直交してメモリセルアレイの外
形が長方形となる点に特徴がある。
従来の無駄な領域を分散させて高集積可能である点は第
１の実施例と同じであるが、対となるビット線が隣接し
、ワード線とビット線が直交してメモリセルアレイの外
形が長方形となる点に特徴がある。
第１３図に本実施例の半導体記憶装置のメモリセルレイ
アウトを示す。本実施例では、ワード線ＷＬＩＷＬ２、
・・・が従来と同様に縦方向に順番に配列され、ビット
線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ、・・・も
従来と同様（こ横方向に順番に配列されている。
アウトを示す。本実施例では、ワード線ＷＬＩＷＬ２、
・・・が従来と同様に縦方向に順番に配列され、ビット
線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ、・・・も
従来と同様（こ横方向に順番に配列されている。
縦横に走るワード線ＷＬＩ、ＷＬ２，・・・とビッ｝１
１ＢＬ１ａ，ＢＬＩ ｂ、・・・の隙間に蓄積コンタク
トＣＳＥ （０）があり、ワード線ＷＬ１、ＷＬ２、・
・・間のビット線ＢＬ１ａ，ＢＬ１ｂ、・・・上にビッ
ト線コンタクトＣＢＬ （●）があるが、本実施例では
その配列に特徴がある。
１ＢＬ１ａ，ＢＬＩ ｂ、・・・の隙間に蓄積コンタク
トＣＳＥ （０）があり、ワード線ＷＬ１、ＷＬ２、・
・・間のビット線ＢＬ１ａ，ＢＬ１ｂ、・・・上にビッ
ト線コンタクトＣＢＬ （●）があるが、本実施例では
その配列に特徴がある。
すなわち、第１３図に示すように、例えば、ワ３１
一ド線ＷＬ２とＷＬ３間では、１番目のビット線ＢＬｌ
ａ上にビット線コンタクトＣＢＬ （●）、２番目のビ
ット線ＢＬ１ｂと３番目のビット線ＢＬ２ａの間に蓄積
コンタクトＣＳＥ（○）、３番目のビット線ＢＬ２ ａ
と４番目のビット線ＢＬ２ｂ．の間に蓄積コンタクトＣ
ＳＢ（○）、５番目のビット線Ｂｌ、３ａ上にビット線
コンタクトＣＢＬ（●）、・・・・・・というように、
ビット線コンタクトＣＢＬ （●》、蓄積コンタクトＣ
ＳＥ （○）、蓄積コンタクトＣＳＥ （０）という順
番で配列されている。隣のワード線ＷＬ３とＷＬ４間で
は、２本下方にずれたビット線ＢＬ２ａ上にビット線コ
ンタクトＣＢＬ （●）が配列され、続いて蓄積コンタ
クトＣＳＥ（○）、蓄積コンタクトＣＳＥ《○〉、・・
・と同様に配列されている。更に隣のワード線ＷＬ４と
ＷＬ５間では、１本上方にずれたビット線ＢＬｌｂ上に
ビット線コンタクトＣＢＬ（●）が配列され、続いて蓄
積コンタクトＣＳＥ（○）、蓄積コンタクトＣＳＥ（○
）、・・・と同様に配列されている。更に隣のワード線
ＷＬ５とＷ３ つ Ｌ６間では、２本下方にずれたビット線ＢＬ２ｂ上にビ
ット線コンタクトＣＢＬ （●）が配列され、続いて蓄
積コンタクトＣＳＢ（○）、蓄積コンタクトＣＳＥ＜○
）、・・・と同様に配列されている。
ａ上にビット線コンタクトＣＢＬ （●）、２番目のビ
ット線ＢＬ１ｂと３番目のビット線ＢＬ２ａの間に蓄積
コンタクトＣＳＥ（○）、３番目のビット線ＢＬ２ ａ
と４番目のビット線ＢＬ２ｂ．の間に蓄積コンタクトＣ
ＳＢ（○）、５番目のビット線Ｂｌ、３ａ上にビット線
コンタクトＣＢＬ（●）、・・・・・・というように、
ビット線コンタクトＣＢＬ （●》、蓄積コンタクトＣ
ＳＥ （○）、蓄積コンタクトＣＳＥ （０）という順
番で配列されている。隣のワード線ＷＬ３とＷＬ４間で
は、２本下方にずれたビット線ＢＬ２ａ上にビット線コ
ンタクトＣＢＬ （●）が配列され、続いて蓄積コンタ
クトＣＳＥ（○）、蓄積コンタクトＣＳＥ《○〉、・・
・と同様に配列されている。更に隣のワード線ＷＬ４と
ＷＬ５間では、１本上方にずれたビット線ＢＬｌｂ上に
ビット線コンタクトＣＢＬ（●）が配列され、続いて蓄
積コンタクトＣＳＥ（○）、蓄積コンタクトＣＳＥ（○
）、・・・と同様に配列されている。更に隣のワード線
ＷＬ５とＷ３ つ Ｌ６間では、２本下方にずれたビット線ＢＬ２ｂ上にビ
ット線コンタクトＣＢＬ （●）が配列され、続いて蓄
積コンタクトＣＳＢ（○）、蓄積コンタクトＣＳＥ＜○
）、・・・と同様に配列されている。
以下、同様な配列パターンが繰り返される。
メモリセル対はビット線コンタクトＣＢＬ ＜●）を中
心として斜めに配向しているが、本実施例ではメモリセ
ル対の配向方向が右上かりのものと左上がりのものが規
則的に混在している。すなわち、ワード線ＷＬＩとＷＬ
２間のビット線コンタクトＣＢＬ （●）を中心とした
メモリセル対は常に右上がりであり、隣のワード線ＷＬ
２とＷＬ３間のビット線コンタクトＣＢＬ （●）を中
心としたメモリセル対は同様に右上がりである。しかし
、隣のワード線ＷＬ３とＷＬ４間のビット線コンタク｝
ＣＢＬ（●）を中心としたメモリセル対は逆に左上がり
であり、更に隣のワード線ＷＬ４とＷＬ５間のビット線
コンタクトＣＢＬ （●）を中心としたメモリセル対は
同様に左上がりである。以下同様にして配向パターンか
繰り返される。
心として斜めに配向しているが、本実施例ではメモリセ
ル対の配向方向が右上かりのものと左上がりのものが規
則的に混在している。すなわち、ワード線ＷＬＩとＷＬ
２間のビット線コンタクトＣＢＬ （●）を中心とした
メモリセル対は常に右上がりであり、隣のワード線ＷＬ
２とＷＬ３間のビット線コンタクトＣＢＬ （●）を中
心としたメモリセル対は同様に右上がりである。しかし
、隣のワード線ＷＬ３とＷＬ４間のビット線コンタク｝
ＣＢＬ（●）を中心としたメモリセル対は逆に左上がり
であり、更に隣のワード線ＷＬ４とＷＬ５間のビット線
コンタクトＣＢＬ （●）を中心としたメモリセル対は
同様に左上がりである。以下同様にして配向パターンか
繰り返される。
本実施例の半導体記憶装置のレイアウトパターンの具体
例を第１４図乃至第１６図に示す。なお、本実施例の半
導体記憶装置の断面は第３図に示す第１の実施例の断面
図と同じである。
例を第１４図乃至第１６図に示す。なお、本実施例の半
導体記憶装置の断面は第３図に示す第１の実施例の断面
図と同じである。
ビット線ＢＬ１ａ，ＢＬ１ｂ、・・・はビット線コンタ
クトＣＢＬを介してソース領域１４にコンタクトしてお
り、細長い活性領域１３ビット線コンタクトＣＢＬを中
心として左右に右上がり又は左上かりに配されている。
クトＣＢＬを介してソース領域１４にコンタクトしてお
り、細長い活性領域１３ビット線コンタクトＣＢＬを中
心として左右に右上がり又は左上かりに配されている。
活性領域１３の左右両端のドレイン領域１６が蓄積コン
タクトＣＳＥを介して蓄積電極２４にコンタクトしてい
る。
タクトＣＳＥを介して蓄積電極２４にコンタクトしてい
る。
第１４図乃至第１６図では蓄積電極２４の形状が異なる
。蓄積電極２４の形状をハッチングにより示す。
。蓄積電極２４の形状をハッチングにより示す。
第１４図の具体例では、縦横に配されているワード線Ｗ
ＬＩ、ＷＬ２、・・・とビット線ＢＬ１ａ、ＢＬ１ｂ、
・・・間に、蓄積コンタクトＣＳＥを含む２マスの横長
領域を占めている。第１４図では、ビット線コンタクト
ＣＢＬを中心とするメモリセル対の蓄積電極２４の形状
が同じである。
ＬＩ、ＷＬ２、・・・とビット線ＢＬ１ａ、ＢＬ１ｂ、
・・・間に、蓄積コンタクトＣＳＥを含む２マスの横長
領域を占めている。第１４図では、ビット線コンタクト
ＣＢＬを中心とするメモリセル対の蓄積電極２４の形状
が同じである。
第１５図の具体例では、第１４図と同様に蓄積電極２４
が２マスの横長領域を占めているが、その形状が、ビッ
ト線コンタクトＣＢＬを中心とするメモリセル対の蓄積
電極２４同志で対称的な形状をしている。
が２マスの横長領域を占めているが、その形状が、ビッ
ト線コンタクトＣＢＬを中心とするメモリセル対の蓄積
電極２４同志で対称的な形状をしている。
第１６図の具体例は、蓄積電極２４がビット線コンタク
トＣＢＬを中心とするメモリセル対の蓄積電極２４同志
で対称的な形状であるが、ワード線ＷＬＩ、ＷＬ２、・
・・とビット線ＢＬ１ａ，ＢＬ１ｂ、・・・に重なるよ
うに形成されている。
トＣＢＬを中心とするメモリセル対の蓄積電極２４同志
で対称的な形状であるが、ワード線ＷＬＩ、ＷＬ２、・
・・とビット線ＢＬ１ａ，ＢＬ１ｂ、・・・に重なるよ
うに形成されている。
につい の
上述の第１及び第２の実施例における集積度向上の主要
因を突き止めるために、これら第１及び第２の実施例の
パターンについて考察する。
因を突き止めるために、これら第１及び第２の実施例の
パターンについて考察する。
ビット線ＢＬ上に蓄積容量を形成するシールドビット線
構造ではビッ１〜線間に蓄積コンタクトＣＳＥか配置さ
れている。また、ビット線コンタクトＣＢしはビット線
ＢＬ上に形成されている。
構造ではビッ１〜線間に蓄積コンタクトＣＳＥか配置さ
れている。また、ビット線コンタクトＣＢしはビット線
ＢＬ上に形成されている。
縦方向の集積度のパラメータを考察するためにセンスア
ンプＳＡのピッチについて考察する。
ンプＳＡのピッチについて考察する。
３ ５
第３６図に示す従来の半導体記憶装置の場合、ワード線
ＷＬ間に着目すると、その基本パターンは、第１７図（
ａ）又は（ｂ）に示す２種類となる。
ＷＬ間に着目すると、その基本パターンは、第１７図（
ａ）又は（ｂ）に示す２種類となる。
第１７図（ａ）の基本パターンは３本のビット線ＢＬの
上下両側のビット線ＢＬにビット線コンタク１−Ｃ Ｂ
Ｌ （●）が形成されている。ビット線ＢＬの幅をし
、ビット線ＢＬ間の隙間をＳ、ビッ１〜線コンタクトＣ
ＢＬ （●）及び蓄積コンタクｌ− Ｃ ＳＥ（○）の
ポールの直径をト■、ホールの内側の余裕をＭｉ、外側
の余裕のＭＯとする。第１７図（ａ）の基本パターンの
センスアンプピッチＰａは、Ｐａ＝Ｈ／２＋Ｍｉ＋Ｓ＋
Ｌ＋Ｓ＋Ｍｉ＋Ｈ／２ となる。第１７図（ｂ）の基本パターンのセンスアンプ
ピッチｐｂは、 Ｐ ｂ ＝ Ｌ ／ ２ ＋ Ｍ ｏ
＋ Ｈ ＋ Ｍ ｏ −ヒ Ｌ＋Ｍｏ−ｌ
− Ｈ ＋Ｍ ｏ 十Ｌ ／ ２ となる。今、ビット線ＢＬの幅し、ビット線Ｂ Ｌ間の
隙間Ｓ、コンタクトホールの直径Ｈを共にＦとし、余裕
Ｍｉ，Ｍｏを共にＭとすると、ピッチ３ 八 Ｐａ，Ｐｂは Ｐａ＝４Ｆ＋２Ｍ Ｐ ｂ ＝ ４ Ｆ −１− ４ Ｍ となり、ピッチｐｂの方が２Ｍだけ多くなる。すなわち
、第１７図（ａ）に示す基本パターンが、第１７図（ｂ
）に示ず基本パターンに律則されてしまい、これが無駄
領域として現れてしまう。
上下両側のビット線ＢＬにビット線コンタク１−Ｃ Ｂ
Ｌ （●）が形成されている。ビット線ＢＬの幅をし
、ビット線ＢＬ間の隙間をＳ、ビッ１〜線コンタクトＣ
ＢＬ （●）及び蓄積コンタクｌ− Ｃ ＳＥ（○）の
ポールの直径をト■、ホールの内側の余裕をＭｉ、外側
の余裕のＭＯとする。第１７図（ａ）の基本パターンの
センスアンプピッチＰａは、Ｐａ＝Ｈ／２＋Ｍｉ＋Ｓ＋
Ｌ＋Ｓ＋Ｍｉ＋Ｈ／２ となる。第１７図（ｂ）の基本パターンのセンスアンプ
ピッチｐｂは、 Ｐ ｂ ＝ Ｌ ／ ２ ＋ Ｍ ｏ
＋ Ｈ ＋ Ｍ ｏ −ヒ Ｌ＋Ｍｏ−ｌ
− Ｈ ＋Ｍ ｏ 十Ｌ ／ ２ となる。今、ビット線ＢＬの幅し、ビット線Ｂ Ｌ間の
隙間Ｓ、コンタクトホールの直径Ｈを共にＦとし、余裕
Ｍｉ，Ｍｏを共にＭとすると、ピッチ３ 八 Ｐａ，Ｐｂは Ｐａ＝４Ｆ＋２Ｍ Ｐ ｂ ＝ ４ Ｆ −１− ４ Ｍ となり、ピッチｐｂの方が２Ｍだけ多くなる。すなわち
、第１７図（ａ）に示す基本パターンが、第１７図（ｂ
）に示ず基本パターンに律則されてしまい、これが無駄
領域として現れてしまう。
一方、第１及び第２の実施例の場合、第１図及び第１３
図から明らかなように、基本パターンは第１７図（Ｃ）
に示す一種類のみである。第１７図（Ｃ）の基本パター
ンのセンスアンプピッチＰｃは、Ｐ ｃ ＝ Ｌ ／
２ ＋ Ｍ ｏ 十Ｈ −｛− Ｍ ｏ ＠− Ｌ ＋
Ｓ＋Ｍｉ＋Ｈ／２ ＝ ４ Ｆ −ｉ− ３ Ｍ となる。このように、第１及び第２の実施例の場合には
、従来よりセンスアンプピッチがＩＭだけ少なくなる。
図から明らかなように、基本パターンは第１７図（Ｃ）
に示す一種類のみである。第１７図（Ｃ）の基本パター
ンのセンスアンプピッチＰｃは、Ｐ ｃ ＝ Ｌ ／
２ ＋ Ｍ ｏ 十Ｈ −｛− Ｍ ｏ ＠− Ｌ ＋
Ｓ＋Ｍｉ＋Ｈ／２ ＝ ４ Ｆ −ｉ− ３ Ｍ となる。このように、第１及び第２の実施例の場合には
、従来よりセンスアンプピッチがＩＭだけ少なくなる。
これが集積度向上の主要因である。
このように上述の第１及び第２の実施例では、そのビッ
ト線コンタクトＣＢＬ及ひ蓄積コンタクトＣＳＥの配列
の基本パターンにより集積度向上が実現できていること
がわかる。すなわち、上記基本パターンを採用したメモ
リセルレイアウトであれば同様の高集積化が実現できる
。
ト線コンタクトＣＢＬ及ひ蓄積コンタクトＣＳＥの配列
の基本パターンにより集積度向上が実現できていること
がわかる。すなわち、上記基本パターンを採用したメモ
リセルレイアウトであれば同様の高集積化が実現できる
。
つい
（１）上述の考察■から第１７図（ａ）に示すような基
本パターンを採用することにより従来より集積度が向上
したことがわかったが、ビット線コンタクトＣＢＬ及び
蓄積コンタクトＣＳＥの配列には種々の配列パターンが
考えられる。ここではセンスアンプピッチが最小になる
配列パターンの一般原則を求める。
本パターンを採用することにより従来より集積度が向上
したことがわかったが、ビット線コンタクトＣＢＬ及び
蓄積コンタクトＣＳＥの配列には種々の配列パターンが
考えられる。ここではセンスアンプピッチが最小になる
配列パターンの一般原則を求める。
半導体記憶装置においては、ビット線コンタク｝ＣＢＬ
の左右に蓄積コンタクトＣＳＥが配置されているので、
メモリセルアレイ全体として、ビット線コンタクトＣＢ
Ｌの数ＮＢＬと蓄積コンタク｝ＣＳＥの数ＮＳＥの比率
は、 ＮＢＬ： ＮＳＥ＝ １ ： ２ である。したがって、あるワード線ＷＬ間で２ＮＢＬ＞
Ｎ ＳＥとなると、他のワード線ＷＬ間では必然的に
２ＮＢＬ＜ＮＳＥと蓄積コンタクトＣＳＥか過剰になる
。蓄積コンタクトＣＳＥが過剰なると、その配列パター
ンのセンスアンプピッチが最大となり、この配列パター
ンのセンスアンプピッチにより全体のメモリセルアレイ
の大きさが律則される。
の左右に蓄積コンタクトＣＳＥが配置されているので、
メモリセルアレイ全体として、ビット線コンタクトＣＢ
Ｌの数ＮＢＬと蓄積コンタク｝ＣＳＥの数ＮＳＥの比率
は、 ＮＢＬ： ＮＳＥ＝ １ ： ２ である。したがって、あるワード線ＷＬ間で２ＮＢＬ＞
Ｎ ＳＥとなると、他のワード線ＷＬ間では必然的に
２ＮＢＬ＜ＮＳＥと蓄積コンタクトＣＳＥか過剰になる
。蓄積コンタクトＣＳＥが過剰なると、その配列パター
ンのセンスアンプピッチが最大となり、この配列パター
ンのセンスアンプピッチにより全体のメモリセルアレイ
の大きさが律則される。
したがって、全てのワード線ＷＬ間で、ビット線コンタ
クトＣＢＬの数ＮＢＬと蓄積コンタクトＣＳＥの数ＮＳ
Ｅの比率か１：２となる場合に、センスアンプピッチか
最小になる。
クトＣＢＬの数ＮＢＬと蓄積コンタクトＣＳＥの数ＮＳ
Ｅの比率か１：２となる場合に、センスアンプピッチか
最小になる。
（２）次に、ビット線コンタクトＣＢＩ−と蓄積コンタ
クトＣＳＥの配列パターンの繰り返しの基本ユニットの
大きさについて考察する。
クトＣＳＥの配列パターンの繰り返しの基本ユニットの
大きさについて考察する。
ワード線ＷＬピッチとセンスアンプＳＡピッチ（ビット
線ＢＬピッチの２倍）により画定される最小単位ユニッ
ト中には平均１個の蓄積コンタク｝ＣＳＥが存在してい
る。一方、蓄積コンタクトＣＳＥとビット線コンタクト
ＣＢＬの比率は２：１であることが必要である。したが
って、全ての最小基本ユニット中で、蓄積コンタクトＣ
ＳＥの平均個数が１個、ビット線コンタクトＣＢＩ−の
平均個数が１／２個であれば、センスアンプピッチ３９ が最小となる。
線ＢＬピッチの２倍）により画定される最小単位ユニッ
ト中には平均１個の蓄積コンタク｝ＣＳＥが存在してい
る。一方、蓄積コンタクトＣＳＥとビット線コンタクト
ＣＢＬの比率は２：１であることが必要である。したが
って、全ての最小基本ユニット中で、蓄積コンタクトＣ
ＳＥの平均個数が１個、ビット線コンタクトＣＢＩ−の
平均個数が１／２個であれば、センスアンプピッチ３９ が最小となる。
また、繰り返しの基本ユニツ１〜には蓄積コンタクトＣ
ＳＢもビット線コンタクトＣＢＬも整数個含まなければ
ならない。したがって、繰り返しの基本ユニットは最小
基本ユニットの２ｎ倍（ｎは整数）でなければならない
。すなわち、ひとつのワード線Ｗ＋−ピッチと２ｎ倍の
センスアンプＳＡピッチにより画定されるユニットが繰
り返しの基本ユニットとなる。
ＳＢもビット線コンタクトＣＢＬも整数個含まなければ
ならない。したがって、繰り返しの基本ユニットは最小
基本ユニットの２ｎ倍（ｎは整数）でなければならない
。すなわち、ひとつのワード線Ｗ＋−ピッチと２ｎ倍の
センスアンプＳＡピッチにより画定されるユニットが繰
り返しの基本ユニットとなる。
なお、２倍のワード線ＷＬピッチとひとつのセンスアン
プＳＡピッチでは繰り遅しの基本ユニットとはなり得な
いので、メモリセル配列か１−ビット×ｍピッ１へ配置
の半導体記憶装置ではセンスアンプピッチを最小にでき
ない。
プＳＡピッチでは繰り遅しの基本ユニットとはなり得な
いので、メモリセル配列か１−ビット×ｍピッ１へ配置
の半導体記憶装置ではセンスアンプピッチを最小にでき
ない。
（３）次に、センスアンプピッチを最小にする具体的な
レイアウトパターンを導くルールについて考察する。
レイアウトパターンを導くルールについて考察する。
上述の考察（２）からワード線ＷＬの１ピッチとセンス
アンプＳＡの２ピッチが最小の繰り返しパターンである
ことがわかった。この繰り返しパタ４０ ーンはワード線ＷＬ方向で並進対称であるから、最小の
繰り返しパターンは第１７図（ｄ）のようになる。
アンプＳＡの２ピッチが最小の繰り返しパターンである
ことがわかった。この繰り返しパタ４０ ーンはワード線ＷＬ方向で並進対称であるから、最小の
繰り返しパターンは第１７図（ｄ）のようになる。
これによりビット線コンタクトＣＢＬと蓄積コンタクト
ＣＳＥの配列パターンは定まったから、ビット線コンタ
クトＣＢＬがビット線ＢＬ上のどこに位置するかを指定
すれは全体の配列が決定する。ビット線コンタクトＣＢ
Ｌを指定する規則は、■隣接するワード線ＷＬ間では同
一ビット線ＢＬにビット線コンタクトＣＢＩ−を設ける
ことはできない、■ワードＷＩ一間の順番にビット線Ｂ
Ｌａ、ビット線ＢＬｂ、ビット線ＢＬａというような配
列（第１７図（ｅ））はできない、等である。
ＣＳＥの配列パターンは定まったから、ビット線コンタ
クトＣＢＬがビット線ＢＬ上のどこに位置するかを指定
すれは全体の配列が決定する。ビット線コンタクトＣＢ
Ｌを指定する規則は、■隣接するワード線ＷＬ間では同
一ビット線ＢＬにビット線コンタクトＣＢＩ−を設ける
ことはできない、■ワードＷＩ一間の順番にビット線Ｂ
Ｌａ、ビット線ＢＬｂ、ビット線ＢＬａというような配
列（第１７図（ｅ））はできない、等である。
以上の考察から、具体的なレイアウトパターンを決める
には、繰り返しの基本ユニットの大きさを定め、これら
規則に基づいてビット線コンタク｝ＣＢＴ−を指定し、
その後蓄積コンタクトＣＳＥを配置すれはよいことがわ
かる。このようにすれば上述の第１および第２の実施例
とは異なる種々のレイアウトパターンの半導体記憶装置
か実現できる。
には、繰り返しの基本ユニットの大きさを定め、これら
規則に基づいてビット線コンタク｝ＣＢＴ−を指定し、
その後蓄積コンタクトＣＳＥを配置すれはよいことがわ
かる。このようにすれば上述の第１および第２の実施例
とは異なる種々のレイアウトパターンの半導体記憶装置
か実現できる。
乳ｌ立災焦１
本発明の第３の実施例による半導体記憶装置を第１８図
乃至第２０図を用いて説明する。第２の実施例と同一の
構成要素には同一の符号を付して説明を省略または簡略
にする。
乃至第２０図を用いて説明する。第２の実施例と同一の
構成要素には同一の符号を付して説明を省略または簡略
にする。
本実緒例のビット線コンタクｌ− Ｃ Ｂ Ｌと蓄積コ
ンタクトＣＳＢの配列は上述の考察において最も集積度
が高いものであり、その点では第１及び第２の実施例と
同様である。本実施例では、ビッ｝一線対を構成するビ
ット線Ｂ Ｌ ｌ ａとＢＬ１ｂ，ＢＬ ２ ａとＢ
Ｌ ２ ｂ ，・・・のうち、一方のピッ｝〜線ＢＬｌ
ａ，ＢＬ２ａ、・・・にのみビット線コンタクトＣＢＬ
を配置した点に特徴がある。
ンタクトＣＳＢの配列は上述の考察において最も集積度
が高いものであり、その点では第１及び第２の実施例と
同様である。本実施例では、ビッ｝一線対を構成するビ
ット線Ｂ Ｌ ｌ ａとＢＬ１ｂ，ＢＬ ２ ａとＢ
Ｌ ２ ｂ ，・・・のうち、一方のピッ｝〜線ＢＬｌ
ａ，ＢＬ２ａ、・・・にのみビット線コンタクトＣＢＬ
を配置した点に特徴がある。
第１８図に本実施例の半導体記憶装置のメモリセルレイ
アウトを示す。本実施例では、ワード線ＷＬＩ、ＷＬ２
、・・・もＥット線Ｂｌ− ］． ａ， ＢＴ．， １
ｂ．ＢＬ２ａ，ＢＬ２ｂ、・・・も従来と同様に横方向
に順番に配列されている。
アウトを示す。本実施例では、ワード線ＷＬＩ、ＷＬ２
、・・・もＥット線Ｂｌ− ］． ａ， ＢＴ．， １
ｂ．ＢＬ２ａ，ＢＬ２ｂ、・・・も従来と同様に横方向
に順番に配列されている。
縦横に走るワード線Ｗ Ｌ １ 、Ｗ Ｉ．， ２、・
・・とビット線ＢＬＩ ａ，ＢＬＩ ｂ，・・・の隙間
に蓄積コンタクトＯＳ，Ｅ（○）があり、ワード線ＷＬ
１、ＷＬ２、・・・間のビット線対の一方のビット線Ｂ
Ｌ１ａ、ＢＬ２ａ、・・・上のみにビット線コンタクト
ＣＢＬ（●）がある。他方のビット線ＢＬ１ｂ，ＢＬ２
ｂ、・・・には何も接続されていない。
・・とビット線ＢＬＩ ａ，ＢＬＩ ｂ，・・・の隙間
に蓄積コンタクトＯＳ，Ｅ（○）があり、ワード線ＷＬ
１、ＷＬ２、・・・間のビット線対の一方のビット線Ｂ
Ｌ１ａ、ＢＬ２ａ、・・・上のみにビット線コンタクト
ＣＢＬ（●）がある。他方のビット線ＢＬ１ｂ，ＢＬ２
ｂ、・・・には何も接続されていない。
第１８図に示すように、例えば、ビット線ＢＬ１ａには
ビット線コンタクｌ−ＣＢＬ（●）がワード線ＷＬ２と
ＷＬ３間に配置され、ワード線ＷＬ３、ＷＬ４を挾んで
ワード線ＷＬ３とＷＬ４間に配置されている。蓄積コン
タクトＣＳＥ（○）は、ビット線コンタクトＣＢＬ （
●）が形成されていないワード線ＷＬＩとＷＬ２間、Ｗ
Ｌ３とｗ ｒ＝ ４間、・・・に、ビット線ＢＬ１ａを
挟んで上下に配置されている。同様にビット線ＢＬ２ａ
にはビット線コンタクトＣＢＬ （●）が配置され、蓄
積コンタクトＣＳＥ（○）も同様に配置されているが、
全体にワード線ＷＬ１本分だけずれている。ビット線Ｂ
Ｌ３ａにおけるビット線コンタクトＣＢＬ（●）と蓄積
コンタクトＣＳＥ （０）の配置は、４ ３ ビット線Ｂ Ｌ １ ａと同じである。
ビット線コンタクｌ−ＣＢＬ（●）がワード線ＷＬ２と
ＷＬ３間に配置され、ワード線ＷＬ３、ＷＬ４を挾んで
ワード線ＷＬ３とＷＬ４間に配置されている。蓄積コン
タクトＣＳＥ（○）は、ビット線コンタクトＣＢＬ （
●）が形成されていないワード線ＷＬＩとＷＬ２間、Ｗ
Ｌ３とｗ ｒ＝ ４間、・・・に、ビット線ＢＬ１ａを
挟んで上下に配置されている。同様にビット線ＢＬ２ａ
にはビット線コンタクトＣＢＬ （●）が配置され、蓄
積コンタクトＣＳＥ（○）も同様に配置されているが、
全体にワード線ＷＬ１本分だけずれている。ビット線Ｂ
Ｌ３ａにおけるビット線コンタクトＣＢＬ（●）と蓄積
コンタクトＣＳＥ （０）の配置は、４ ３ ビット線Ｂ Ｌ １ ａと同じである。
メモリセル対はビット線コンタク１〜ＣＢＬ （●）を
中心として斜めに配向しているが、本実施例ではメモリ
セル対の配向方向が全て左−ヒがりに配向している。
中心として斜めに配向しているが、本実施例ではメモリ
セル対の配向方向が全て左−ヒがりに配向している。
本実施例ではビット線対の一方のビット線のみにビット
線コンタク１一ＣＢＬが配置されているため、ビット線
容量にアンバランスが発生ずる。このアンバランスを解
消するなめに、セルアレイの途中でビット線コンタクト
ＣＢＩ−か配置されるビット線を入れ換えることが望ま
しい。
線コンタク１一ＣＢＬが配置されているため、ビット線
容量にアンバランスが発生ずる。このアンバランスを解
消するなめに、セルアレイの途中でビット線コンタクト
ＣＢＩ−か配置されるビット線を入れ換えることが望ま
しい。
第１９図はビット線コンタクトＣＢＬ （●）が配置さ
れるビット＃；ＢＬを切換えた接続部分の一具体例のレ
イアウトである。
れるビット＃；ＢＬを切換えた接続部分の一具体例のレ
イアウトである。
ビット線ＢＬ１ａ，ＢＬ２ａ、・・・にビット線コンタ
クトＣＢＬ （●）が配置されたメモリセルアレイ（左
側）も、ビット線ＢＬ１ｂ，ＢＬ２ｂ、・・・にビット
線コンタクトＣＢＬ （拳）か配置されたメモリセルア
レイ（右側）も、メモリセル対が全て左上がりに配向し
ている。
クトＣＢＬ （●）が配置されたメモリセルアレイ（左
側）も、ビット線ＢＬ１ｂ，ＢＬ２ｂ、・・・にビット
線コンタクトＣＢＬ （拳）か配置されたメモリセルア
レイ（右側）も、メモリセル対が全て左上がりに配向し
ている。
Ａ Ａ
接続部分では、切換えをするためにワード線ＷＬを１本
取り除いている。すなわち、ワード線ＷＬ ４とＷＬ１
′間を通常のワード線ＷＬピッチの２倍にしている。
取り除いている。すなわち、ワード線ＷＬ ４とＷＬ１
′間を通常のワード線ＷＬピッチの２倍にしている。
また、接続部分ではビット線コンタクトＣＢＬ（●）に
対して片側だけにメモリセルと蓄積コンタクトＣＳＥ（
○）を形成するようにしている。
対して片側だけにメモリセルと蓄積コンタクトＣＳＥ（
○）を形成するようにしている。
第２０図はビット線コンタクトＣＢＬ （●）が配置さ
れるビット線ＢＬを切換えた接続部分の他の具体例のレ
イアウトである。
れるビット線ＢＬを切換えた接続部分の他の具体例のレ
イアウトである。
第１９図の具体例と異なる点は、ビット線ＢＬ１ ａ，
ＢＬ２ａ、・・・にビット線コンタクトＣＢＬ（●）が
配置されたメモリセルアレイ（左側）ではメモリセル対
が左上がりに配向しているが、ビット線ＢＬ１ｂ，ＢＬ
２ｂ、・・・にビット線コンタクトＣＢＬ （●）が配
置されたメモリセルアレイ〈右側）ではメモリセル対が
右上がりに配向している点である。
ＢＬ２ａ、・・・にビット線コンタクトＣＢＬ（●）が
配置されたメモリセルアレイ（左側）ではメモリセル対
が左上がりに配向しているが、ビット線ＢＬ１ｂ，ＢＬ
２ｂ、・・・にビット線コンタクトＣＢＬ （●）が配
置されたメモリセルアレイ〈右側）ではメモリセル対が
右上がりに配向している点である。
剃土座天ｌ１
本発明の第４の実施例による半導体記憶装置を第２１図
乃至第２３図を用いて説明する。第３の実施例と同一の
構成要素には同一の符号を付して説明を省略または簡略
にする。
乃至第２３図を用いて説明する。第３の実施例と同一の
構成要素には同一の符号を付して説明を省略または簡略
にする。
第３の実施例ではメモリセル対の配向方向か全て同じ方
向に配向していたが、本施例では、ビット線ＢＬ１ａ，
ＢＬ２ａ、・・・によりメモリセル対の配向方向を異な
らせた点に特徴がある。すなわち、ビット線ＢＬ１ａに
配置されたビット線コンタクトＣＢＬ （●）を中心と
するメモリセル対は左上がりに配向されているが、ビッ
ト線ＢＬ２ａに配置されたビット線コンタクトＣＢＬ
（●）を中心とするメモリセル対は逆に右上かりに配向
されている。
向に配向していたが、本施例では、ビット線ＢＬ１ａ，
ＢＬ２ａ、・・・によりメモリセル対の配向方向を異な
らせた点に特徴がある。すなわち、ビット線ＢＬ１ａに
配置されたビット線コンタクトＣＢＬ （●）を中心と
するメモリセル対は左上がりに配向されているが、ビッ
ト線ＢＬ２ａに配置されたビット線コンタクトＣＢＬ
（●）を中心とするメモリセル対は逆に右上かりに配向
されている。
このようにすると、ビット線コンタクトＣＢＬ（●）が
配置されるビット線ＢＬを切換えた接続部分における無
駄領域が発生しないようにできるという利点がある。
配置されるビット線ＢＬを切換えた接続部分における無
駄領域が発生しないようにできるという利点がある。
第２２図はビット線コンタクトＣＢＬ （●〉が配置さ
れるビット線ＢＬを切換えた接続部分のレイアウトであ
り、第２３図は接続部分のレイアウトパターンである。
れるビット線ＢＬを切換えた接続部分のレイアウトであ
り、第２３図は接続部分のレイアウトパターンである。
本実施例では第２２図に示すように、右側のメモリセル
アレイのワード線ＷＬ４に直ぐ隣接して左側のワード線
ＷＬ１′か配置されている。左側のメモリセルアレイで
はビット線ＢＬＩ ａに接続されるメモリセル対は右上
がりに配向しているが、右側のメモリセルアレイでビッ
ト線ＢＬｌａと対をなすビット線ＢＬ１ｂに接続される
メモリセル対は左上かりに配向している。同様に、左側
のメモリセルアレイではビット線ＢＬ２ａに接続される
メモリセル対は左上がりに配向しているが、右側のメモ
リセルアレイでビット線ＢＬ２ａと対をなすビット線Ｂ
Ｌ ２ ｂに接続されるメモリセル対は右上かりに配
向している。
アレイのワード線ＷＬ４に直ぐ隣接して左側のワード線
ＷＬ１′か配置されている。左側のメモリセルアレイで
はビット線ＢＬＩ ａに接続されるメモリセル対は右上
がりに配向しているが、右側のメモリセルアレイでビッ
ト線ＢＬｌａと対をなすビット線ＢＬ１ｂに接続される
メモリセル対は左上かりに配向している。同様に、左側
のメモリセルアレイではビット線ＢＬ２ａに接続される
メモリセル対は左上がりに配向しているが、右側のメモ
リセルアレイでビット線ＢＬ２ａと対をなすビット線Ｂ
Ｌ ２ ｂに接続されるメモリセル対は右上かりに配
向している。
このように本実施例ではメモリセル対の配向方向を接続
部分で適切に噛み合わせることにより無駄な領域か発生
しないようにしている。
部分で適切に噛み合わせることにより無駄な領域か発生
しないようにしている。
亀シ立去１正
本発明の第５の実施例による半導体記憶装置を第２４図
乃至第２６図を用いて説明する。第３の４ ７ 実施例と同一の構成要素には同一の符号を付して説明を
省略または簡略にする。
乃至第２６図を用いて説明する。第３の４ ７ 実施例と同一の構成要素には同一の符号を付して説明を
省略または簡略にする。
第２４図に本実施例の半導体記憶装置のメモリセルレイ
アウトを示し、第２ｊ図にレイアウトパターンを示す。
アウトを示し、第２ｊ図にレイアウトパターンを示す。
本実施例は、ビット線コンタク｝へＣＢＬ （●）と蓄
積コンタクトＣＳＥ＜○）の配列は第３の実施例と同じ
であるが、第３９図に示す従来の半導体記憶装置と同様
に活性領域１３がＴ字型をしていて、ビット線ＢＬＩ
ａ，ＢＬＩ ｂ、・・・及びワードａＷＬ１、ＷＬ２、
・・・に平行に形成され、活性領域１３における転送ト
ランジスタかワード線ＷＬＩ、ＷＬ２、・・・に対して
直交している点に特徴がある。
積コンタクトＣＳＥ＜○）の配列は第３の実施例と同じ
であるが、第３９図に示す従来の半導体記憶装置と同様
に活性領域１３がＴ字型をしていて、ビット線ＢＬＩ
ａ，ＢＬＩ ｂ、・・・及びワードａＷＬ１、ＷＬ２、
・・・に平行に形成され、活性領域１３における転送ト
ランジスタかワード線ＷＬＩ、ＷＬ２、・・・に対して
直交している点に特徴がある。
第２４図では、一方のビット線ＢＬ１ａ，ＢＬ２ａ、・
・・の方にビット線コンタクトＣＢＬ（●）が配置され
ており、Ｔ字型の活性領域１３もビット線ＢＬ１ａ．Ｂ
Ｌ２ａ、・・・に接続されているが、Ｔ字型の方向か交
互に正立又は倒立している。すなわち、ワード線ＷＬ２
とＷＬ３間のビット線ＢＬ１ａに配置されたビット線コ
ンタクトＣ Ｂ Ｌ４ ８ （ｅ）には逆Ｔ字型の活性領域１３が接続され、ビット
線ＢＬ１ａ下方の蓄積コンタクトＣＳＥに接続されてい
る。隣のワード線ＷＬ４とＷＬ５間のビット線ＢＬ１ａ
に配置されたビット線コンタクトＣＢＬ （●）には正
Ｔ字型の活性領域１３が接続され、ビット線ＢＬ１ａ上
方の蓄積コンタクトＣＳＢに接続されている。
・・の方にビット線コンタクトＣＢＬ（●）が配置され
ており、Ｔ字型の活性領域１３もビット線ＢＬ１ａ．Ｂ
Ｌ２ａ、・・・に接続されているが、Ｔ字型の方向か交
互に正立又は倒立している。すなわち、ワード線ＷＬ２
とＷＬ３間のビット線ＢＬ１ａに配置されたビット線コ
ンタクトＣ Ｂ Ｌ４ ８ （ｅ）には逆Ｔ字型の活性領域１３が接続され、ビット
線ＢＬ１ａ下方の蓄積コンタクトＣＳＥに接続されてい
る。隣のワード線ＷＬ４とＷＬ５間のビット線ＢＬ１ａ
に配置されたビット線コンタクトＣＢＬ （●）には正
Ｔ字型の活性領域１３が接続され、ビット線ＢＬ１ａ上
方の蓄積コンタクトＣＳＢに接続されている。
第２６図にビット線コンタクトＣＢＬ （●）が配置さ
れるビット線ＢＬを切換えた接続部分の一具体例のレイ
アウトを示す。右側のメモリセルアレイと左側のメモリ
セルアレイによりビット線コンタクトＣＢ］ｉ●）が接
続されるビット線ＢＬ１ ａ，ＢＬＩ ｂ，ＢＬ２ａ，
ＢＬ２ｂ、・・・か切換えられている。
れるビット線ＢＬを切換えた接続部分の一具体例のレイ
アウトを示す。右側のメモリセルアレイと左側のメモリ
セルアレイによりビット線コンタクトＣＢ］ｉ●）が接
続されるビット線ＢＬ１ ａ，ＢＬＩ ｂ，ＢＬ２ａ，
ＢＬ２ｂ、・・・か切換えられている。
亀ｉ曵太■贋
本発明の第６の実施例による半導体記憶装置を第２７図
乃至第２９図を用いて説明する。第５の実施例と同一の
構成要素には同一の符号を付して説明を省略または簡略
にする。
乃至第２９図を用いて説明する。第５の実施例と同一の
構成要素には同一の符号を付して説明を省略または簡略
にする。
第２４図に本実施例の半導体記憶装置のメモリセルレイ
アウトを示し、第２ｊ図にレイアウトパターンを示し、
第２６図に接続部分の具体例のレイアウトを示す。
アウトを示し、第２ｊ図にレイアウトパターンを示し、
第２６図に接続部分の具体例のレイアウトを示す。
本実施例は、ビット線コンタクトＣＢＬ （●）と蓄積
コンタクトＣＳＥ （０）の配列については第５の実施
例と同じであるが、活性領域１３の形状がＴ字型ではな
くＶ字型をしている点が異なる。
コンタクトＣＳＥ （０）の配列については第５の実施
例と同じであるが、活性領域１３の形状がＴ字型ではな
くＶ字型をしている点が異なる。
すなわち、ビット線ＢＬ１ａ．ＢＬ２ａ、・・・に配置
されたビット線コンタクｌ−ＣＢＬ（Φ）にＶ字型の活
性領域１３が、交互に正立又は倒立して設けられている
。接続部分においてもビット線コンタクトＣＢＬ （●
）と蓄積コンタクトＣＳＢ （○）の配列は第５の実施
例と同じであって、活性領域１３の形状がＶ字型である
点が異なる。
されたビット線コンタクｌ−ＣＢＬ（Φ）にＶ字型の活
性領域１３が、交互に正立又は倒立して設けられている
。接続部分においてもビット線コンタクトＣＢＬ （●
）と蓄積コンタクトＣＳＢ （○）の配列は第５の実施
例と同じであって、活性領域１３の形状がＶ字型である
点が異なる。
亀Ｌム１１１
本発明の第７の実施例による半導体記憶装置を第３０図
乃至第３２図を用いて説明する。第１の実施例と同一の
構成要素には同一の符号を付して説明を省略または簡略
にする。
乃至第３２図を用いて説明する。第１の実施例と同一の
構成要素には同一の符号を付して説明を省略または簡略
にする。
第３０図に本実施例の半導体記憶装置のメモリセルレイ
アウトを示し、第３１図にレイアウトパターンを示し、
第３２図にＢ−Ｂ線断面図を示す。
アウトを示し、第３１図にレイアウトパターンを示し、
第３２図にＢ−Ｂ線断面図を示す。
本実施例の半導体記憶装置のメモリセルレイアウトは、
ワード線ＷＬＩＷＬ２、・・・が順番に縦方向に配列さ
れる、ビッ，ト線ＢＬＩ ａ，Ｂｌ−，１．ｂ、・・・
も順番に横方向に配列されている。第１乃至第６の実施
例はビット線ＢＬ上に蓄積容量を形成するシールドビッ
ト線構造であったが、本実施例では蓄積容量上にビット
線ＢＬを形成ずる構造である点が異なる。
ワード線ＷＬＩＷＬ２、・・・が順番に縦方向に配列さ
れる、ビッ，ト線ＢＬＩ ａ，Ｂｌ−，１．ｂ、・・・
も順番に横方向に配列されている。第１乃至第６の実施
例はビット線ＢＬ上に蓄積容量を形成するシールドビッ
ト線構造であったが、本実施例では蓄積容量上にビット
線ＢＬを形成ずる構造である点が異なる。
本実施例の半導体記憶装置のメモリセルレイアウトは、
第３０図に示すように、ビット線コンタクトＣＢＬ （
●）とビット線ＢＬは当然であるが、ビット線Ｂｌ−と
蓄積コンタクトＣＳＥ（○》をも平面的に重ね合わせて
いる。すなわち、ビッ１〜ＳｔＢＬＩ ａ下には、ワー
ド線ＷＬＩとＷＬ２間には蓄積コンタクトＣＳＥ（○）
が設けられ、ワード線ＷＬ２とＷＬ３間にはビット線コ
ンタクトＣＢＬ（●）が設けられ、ワード線ＷＬ１とＷ
Ｌ ２間には蓄積コンタクトＣＳＥ（○）が設けられ
、こ５１ のビット線コンタクトＣＢＬ（●）を中心としての蓄積
コンタクトＣＳＥ（○）に活性領域１３が伸び、蓄積コ
ンタクトＣＳＥ（○）上に蓄積電極２４が形成されてい
る。ビット線Ｂ ｔ， ｉ ｂにも同様にビット線コン
タクトＣＢＬ（●）、蓄積コンタクトＣＳＥ（○）、活
性領域１３、蓄積電極２４が形成されているが、ワード
線ＷＬが２本分ずれている。
第３０図に示すように、ビット線コンタクトＣＢＬ （
●）とビット線ＢＬは当然であるが、ビット線Ｂｌ−と
蓄積コンタクトＣＳＥ（○》をも平面的に重ね合わせて
いる。すなわち、ビッ１〜ＳｔＢＬＩ ａ下には、ワー
ド線ＷＬＩとＷＬ２間には蓄積コンタクトＣＳＥ（○）
が設けられ、ワード線ＷＬ２とＷＬ３間にはビット線コ
ンタクトＣＢＬ（●）が設けられ、ワード線ＷＬ１とＷ
Ｌ ２間には蓄積コンタクトＣＳＥ（○）が設けられ
、こ５１ のビット線コンタクトＣＢＬ（●）を中心としての蓄積
コンタクトＣＳＥ（○）に活性領域１３が伸び、蓄積コ
ンタクトＣＳＥ（○）上に蓄積電極２４が形成されてい
る。ビット線Ｂ ｔ， ｉ ｂにも同様にビット線コン
タクトＣＢＬ（●）、蓄積コンタクトＣＳＥ（○）、活
性領域１３、蓄積電極２４が形成されているが、ワード
線ＷＬが２本分ずれている。
本実施例の半導体記憶装置の詳細を第３２図の断面図を
用いて説明する。
用いて説明する。
半導体基板１０表面のフィールド酸化膜１２で分離され
た活性領域１３に転送トランジスタのソース領域１４及
びドレイン領域１６が形成されている。中央のソース領
域１４と左右のトレイン領域１６との間にゲー１・酸化
膜１８を介してそれぞれワード線Ｗ１−２とＷ１−３が
設けられている。ワード線ＷＬ１、ＷＬ４は左右のフィ
ールド酸化膜１２上に形成されている。ワード線ＷＬ１
〜Ｗ Ｉ−４上には酸化膜２０か形成され、この酸化膜
２ｏ上に蓄積電極２４が形成され、蓄積電極２４はドｑ
つ レイン領域１６とビット線コンタクトＣＢＬによりコン
タクトされている。対向電極２６は、蓄積電極２４の周
囲に薄い酸化膜（図示せず）を介して形成されている。
た活性領域１３に転送トランジスタのソース領域１４及
びドレイン領域１６が形成されている。中央のソース領
域１４と左右のトレイン領域１６との間にゲー１・酸化
膜１８を介してそれぞれワード線Ｗ１−２とＷ１−３が
設けられている。ワード線ＷＬ１、ＷＬ４は左右のフィ
ールド酸化膜１２上に形成されている。ワード線ＷＬ１
〜Ｗ Ｉ−４上には酸化膜２０か形成され、この酸化膜
２ｏ上に蓄積電極２４が形成され、蓄積電極２４はドｑ
つ レイン領域１６とビット線コンタクトＣＢＬによりコン
タクトされている。対向電極２６は、蓄積電極２４の周
囲に薄い酸化膜（図示せず）を介して形成されている。
対向電極２６」二には酸化膜２８を介してビット線ＢＬ
Ｉ ａか形成され、ビット線ＢＬｉ ａはビット線コン
タクトＣＢＬを介してソース領域１４にコンタクトして
いる。
Ｉ ａか形成され、ビット線ＢＬｉ ａはビット線コン
タクトＣＢＬを介してソース領域１４にコンタクトして
いる。
本実施例の半導体記憶装置の集積度を決定するセンスア
ンプピッチについて前述の考察と同様の手法で検討する
。
ンプピッチについて前述の考察と同様の手法で検討する
。
本実施例のメモリセルレイアウトの基本パターンは第３
３図のようになり、隣接する２本のビット線ＢＬにビッ
ト線コンタクトＣＢＬ （●）と蓄積コンタクトＣＳＥ
（０）が形成されているものである。ビット線コンタ
クトＣＢＬ （●〉と蓄積コンタクトＣＳＥ （０）の
ホールの直径をＨ、内側の余裕をＭｉ、外側の余裕をＭ
Ｏとすると、この基本パターンのセンスアンプピッチＰ
ｄの１／２は、 Ｐ ｄ ／ ２ ＝ Ｈ ／ ２ ＋
Ｍ ｉ ＋ Ｍ ｏ ＋ Ｍ ｉ
−ｔ− Ｈ ／ ２となる。今、コンタクトホー
ルの直径ＨをＦとし、余裕Ｍｕ，Ｍｏを共にＭとすると
、ピッチＰｄはＰｄ＝２ ＜Ｆ＋３Ｍ＞＝２Ｆ＋６Ｍ となる。通常、Ｍ＝Ｆ／２であるから、Ｐｄ＝５Ｆとな
る。従来の基本パターンのセンスアンプピッチは、第４
１図に示すように蓄積コンタクトの間隔で律則され、ホ
ールの直径Ｈ内側の余裕Ｍｉ、蓄積電極の間隔Ｓを考慮
して、 Ｐ ｂ ／ ２ ＝ Ｈ ／ ２ ＋
Ｍ ｉ −ト Ｓ −１− Ｍ ｉ
＋ Ｔ−ｉ ／ ２となる。上記と同様にしてＰｂ
＝６Ｆとなるから、ＰｄはｐｂよりＩＦだけ少なくなり
、集積度が向上する。
３図のようになり、隣接する２本のビット線ＢＬにビッ
ト線コンタクトＣＢＬ （●）と蓄積コンタクトＣＳＥ
（０）が形成されているものである。ビット線コンタ
クトＣＢＬ （●〉と蓄積コンタクトＣＳＥ （０）の
ホールの直径をＨ、内側の余裕をＭｉ、外側の余裕をＭ
Ｏとすると、この基本パターンのセンスアンプピッチＰ
ｄの１／２は、 Ｐ ｄ ／ ２ ＝ Ｈ ／ ２ ＋
Ｍ ｉ ＋ Ｍ ｏ ＋ Ｍ ｉ
−ｔ− Ｈ ／ ２となる。今、コンタクトホー
ルの直径ＨをＦとし、余裕Ｍｕ，Ｍｏを共にＭとすると
、ピッチＰｄはＰｄ＝２ ＜Ｆ＋３Ｍ＞＝２Ｆ＋６Ｍ となる。通常、Ｍ＝Ｆ／２であるから、Ｐｄ＝５Ｆとな
る。従来の基本パターンのセンスアンプピッチは、第４
１図に示すように蓄積コンタクトの間隔で律則され、ホ
ールの直径Ｈ内側の余裕Ｍｉ、蓄積電極の間隔Ｓを考慮
して、 Ｐ ｂ ／ ２ ＝ Ｈ ／ ２ ＋
Ｍ ｉ −ト Ｓ −１− Ｍ ｉ
＋ Ｔ−ｉ ／ ２となる。上記と同様にしてＰｂ
＝６Ｆとなるから、ＰｄはｐｂよりＩＦだけ少なくなり
、集積度が向上する。
このように本実緒例によれば蓄積コンタク１−とピッ１
・線コンタクトが隙間無く配列されているため、従来の
ような無駄な領域がなく高集積化か可能である。
・線コンタクトが隙間無く配列されているため、従来の
ような無駄な領域がなく高集積化か可能である。
第８の実施例
本発明の第８の実施例による半導体記憶装置を第３４図
及び第３５図を用いて説明する。第３４図は本実施例の
半導体記憶装置のメモリセルレイアウトであり、第３５
図に実際のレイアウトパターンである。
及び第３５図を用いて説明する。第３４図は本実施例の
半導体記憶装置のメモリセルレイアウトであり、第３５
図に実際のレイアウトパターンである。
本実施例は、第７の実施例と同様に蓄積容量上にビット
線を形成する構造の半導体記憶装置であって、ビット線
コンタクトＣＢＬと蓄積コンタクトＣＳＥを第１の実施
例と同じ配置にしたものである。第３５図に示すように
ビット線ＢＬ下にも蓄積電極２４が形成されている。
線を形成する構造の半導体記憶装置であって、ビット線
コンタクトＣＢＬと蓄積コンタクトＣＳＥを第１の実施
例と同じ配置にしたものである。第３５図に示すように
ビット線ＢＬ下にも蓄積電極２４が形成されている。
本実施例によれば蓄積電極をビット線と平面的に重なる
ように形成できるので、大きな蓄積容量を確保しながら
、高集積化が実現できる。
ように形成できるので、大きな蓄積容量を確保しながら
、高集積化が実現できる。
［発明の効果］
以上の通り、本発明によれば、無駄な領域を極力少なく
することができ、より一層の高集積化が可能である。
することができ、より一層の高集積化が可能である。
第１図は本発明の第１の実施例による半導体記憶装置に
おける配列を示す概念図、 ５５ 第２図は同半導体記憶装置の要部のパターンを示す平面
図、 第３図は同半導体記憶装置の要部の断面図、第４図乃至
第７図は同半導体記憶装置のレイアウトの基本的考え方
の説明図、 第８図は同半導体記憶装置におけるメモリセルレイアウ
トの具体例を示す平面図、 第９図は同半導体記憶装置の半導体チップ内の配置の一
具体例を示す図、 第１０図は同半導体記憶装置の半導体チップ内の配置の
他の具体例を示す図、 第１１図は同半導体記憶装置の半導体チップ内の配置の
更に他の具体例を示す図、 第１２図は第１１図に示す具体例におけるメモリセルレ
イアウトの具体例を示す図、 第１３図は本発明の第２の実施例による半導体記憶装置
における配列を示す概念図、 第１４図乃至第１６図は同半導体記憶装置の要部のパタ
ーンを示す平面図、 第１７図は本発明の第１及び第２の実施例によ５６ る半導体記憶装置のレイアウトの基本的考え方の説明図
、 第１８図は本発明の第３の実施例による半導体記憶装置
における配列を示す概念図、 第１９図及び第２０図は同半導体記憶装置における接続
部分の配列を示す概念図、 第２１図は本発明の第４の実施例による半導体記憶装置
における配列を示す概念図、 第２２図は同半導体記憶装置における接続部分の配列を
示す概念図、 第２３図は同半導体記憶装置の要部のパターンを示す平
面図、 第２４図は本発明の第５の実飽例による半導体記憶装置
における配列を示す概念図、 第２ｊ図は同半導体記憶装置の要部のパターンを示す平
面図、 第２６図は同半導体記憶装置にお（Ｊる接続部分の配列
を示す概念図、 第２７図は本発明の第６の実施例による半導体記憶装置
における配列を示す概念図、 第２８図は同半導体記憶装置の要部のパターンを示す平
面図、 第２９図は同半導体記憶装置における接続部分の配列を
示す概念図、 第３０図は本発明の第７の実施例による半導体記憶装置
における配列を示ず概念図、 第３１図は同半導体記憶装置の要部のパターンを示す平
面図、 第３２図は同半導体記憶装置の要部の断面図、第３３図
は同半導体記憶装置のレイアウ１・の基本的考え方の説
明図、 第３４図は本発明の第８の実施例による半導体記憶装置
における配列を示す概念図、 第３５図は同半導体記憶装置の要部のパターンを示す平
面図、 第３６図は従来の半導体記憶装置における配列を示す概
念図、 第３７図は従来の半導体記憶装置の要部のパターンを示
す平面図、 第３８図は従来の半導体記憶装置の要部の断面図である
。 第３９図は従来の半導体記憶装置における配列を示す概
念図、 第４０図は従来の半導体記憶装置の要部のパターンを示
す平面図、 第４１図は従来の半導体記憶装置における配列を示す概
念図である。 図において、 １０・・・半導体基板 １２・・・フィールド酸化膜 １３・・・活性領域 １４・・・ソース領域 １６・・・ドレイン領域 １８・・・ゲート酸化膜 ２０・・・酸化膜 ２２・・・酸化膜 ２４・・・蓄積電極 ２６・・・対向電極 ２８・・・酸化膜 ５９ ３０・・・メモリセルアレイ ３０Ａ、３０Ｂ・・・分割セルアレイ ３１・・・分割線 ３２・・・半導体チップ ＷＬＩ〜ＷＬ５・・・ワード線 ＷＬＡ１〜ＷＬＡ５・・・ワード線 ＷＬＢＩ〜ＷＬＢ５・・・ワード線 ＢＬ１ａ〜ＢＬ２ａ・・・ビット線 ＳＡＩ〜ＳＡ３・・・センスアンプ ＣＳＥ・・・蓄積コンタクト ＣＢＬ・・・ビット線コンタク９ト
おける配列を示す概念図、 ５５ 第２図は同半導体記憶装置の要部のパターンを示す平面
図、 第３図は同半導体記憶装置の要部の断面図、第４図乃至
第７図は同半導体記憶装置のレイアウトの基本的考え方
の説明図、 第８図は同半導体記憶装置におけるメモリセルレイアウ
トの具体例を示す平面図、 第９図は同半導体記憶装置の半導体チップ内の配置の一
具体例を示す図、 第１０図は同半導体記憶装置の半導体チップ内の配置の
他の具体例を示す図、 第１１図は同半導体記憶装置の半導体チップ内の配置の
更に他の具体例を示す図、 第１２図は第１１図に示す具体例におけるメモリセルレ
イアウトの具体例を示す図、 第１３図は本発明の第２の実施例による半導体記憶装置
における配列を示す概念図、 第１４図乃至第１６図は同半導体記憶装置の要部のパタ
ーンを示す平面図、 第１７図は本発明の第１及び第２の実施例によ５６ る半導体記憶装置のレイアウトの基本的考え方の説明図
、 第１８図は本発明の第３の実施例による半導体記憶装置
における配列を示す概念図、 第１９図及び第２０図は同半導体記憶装置における接続
部分の配列を示す概念図、 第２１図は本発明の第４の実施例による半導体記憶装置
における配列を示す概念図、 第２２図は同半導体記憶装置における接続部分の配列を
示す概念図、 第２３図は同半導体記憶装置の要部のパターンを示す平
面図、 第２４図は本発明の第５の実飽例による半導体記憶装置
における配列を示す概念図、 第２ｊ図は同半導体記憶装置の要部のパターンを示す平
面図、 第２６図は同半導体記憶装置にお（Ｊる接続部分の配列
を示す概念図、 第２７図は本発明の第６の実施例による半導体記憶装置
における配列を示す概念図、 第２８図は同半導体記憶装置の要部のパターンを示す平
面図、 第２９図は同半導体記憶装置における接続部分の配列を
示す概念図、 第３０図は本発明の第７の実施例による半導体記憶装置
における配列を示ず概念図、 第３１図は同半導体記憶装置の要部のパターンを示す平
面図、 第３２図は同半導体記憶装置の要部の断面図、第３３図
は同半導体記憶装置のレイアウ１・の基本的考え方の説
明図、 第３４図は本発明の第８の実施例による半導体記憶装置
における配列を示す概念図、 第３５図は同半導体記憶装置の要部のパターンを示す平
面図、 第３６図は従来の半導体記憶装置における配列を示す概
念図、 第３７図は従来の半導体記憶装置の要部のパターンを示
す平面図、 第３８図は従来の半導体記憶装置の要部の断面図である
。 第３９図は従来の半導体記憶装置における配列を示す概
念図、 第４０図は従来の半導体記憶装置の要部のパターンを示
す平面図、 第４１図は従来の半導体記憶装置における配列を示す概
念図である。 図において、 １０・・・半導体基板 １２・・・フィールド酸化膜 １３・・・活性領域 １４・・・ソース領域 １６・・・ドレイン領域 １８・・・ゲート酸化膜 ２０・・・酸化膜 ２２・・・酸化膜 ２４・・・蓄積電極 ２６・・・対向電極 ２８・・・酸化膜 ５９ ３０・・・メモリセルアレイ ３０Ａ、３０Ｂ・・・分割セルアレイ ３１・・・分割線 ３２・・・半導体チップ ＷＬＩ〜ＷＬ５・・・ワード線 ＷＬＡ１〜ＷＬＡ５・・・ワード線 ＷＬＢＩ〜ＷＬＢ５・・・ワード線 ＢＬ１ａ〜ＢＬ２ａ・・・ビット線 ＳＡＩ〜ＳＡ３・・・センスアンプ ＣＳＥ・・・蓄積コンタクト ＣＢＬ・・・ビット線コンタク９ト
Claims (1)
- 【特許請求の範囲】 １、複数のワード線及び複数のビット線を互いに交差す
るように配し、 情報を記憶する蓄積容量と情報を読み書きする転送トラ
ンジスタとを有し、前記転送トランジスタのゲートが前
記ワード線に接続され、ソースがビット線コンタクトを
介して前記ビット線に接続され、ドレインが前記蓄積容
量の蓄積電極に蓄積コンタクトを介して接続されたメモ
リセルを縦横に配置し、 近接する２つのメモリセルを対としてメモリセル対を構
成し、 前記メモリセル対の各メモリセルが前記ビット線コンタ
クトを共有している半導体記憶装置において、 ｉ番目のワード線とｉ＋１番目のワード線及び２ｊ番目
のビット線と２（ｊ＋２）番目のビット線とにより囲ま
れた領域を単位領域として、前記単位領域内に前記ビッ
ト線コンタクトと前記蓄積コンタクトの個数が１対２の
比になるように配置されていることを特徴とする半導体
記憶装置。 ２、複数のワード線及び複数のビット線を互いに交差す
るように配し、 情報を記憶する蓄積容量と情報を読み書きする転送トラ
ンジスタとを有し、前記転送トランジスタのゲートが前
記ワード線に接続され、ソースがビット線コンタクトを
介して前記ビット線に接続され、ドレインが前記蓄積容
量の蓄積電極に蓄積コンタクトを介して接続されたメモ
リセルを縦横に配置し、 近接する２つのメモリセルを対としてメモリセル対を構
成し、 前記メモリセル対の各メモリセルが前記ビット線コンタ
クトを共有している半導体記憶装置において、 ２ｊ番目のビット線に接続されたメモリセル対と、２ｊ
＋１番目のビット線に接続されたメモリセル対のビット
線コンタクトが１本のワード線を挟んで配され、 各メモリセル対が同一方向に配向されていることを特徴
とする半導体記憶装置。 ３、請求項２記載の半導体記憶装置において、前記複数
のメモリセル対を配列した単位セルアレイの形状である
平行四辺形の一辺が、半導体チップの一辺に平行である
ことを特徴とする半導体記憶装置。 ４、請求項３記載の半導体記憶装置において、前記単位
セルアレイが、前記単位セルアレイの１辺に平行な直線
により２の整数倍に分割され、各々の分割セルアレイが
互いに鏡面反転に構成されていることを特徴とする半導
体記憶装置。 ５、複数のワード線及び複数のビット線を互いに交差す
るように配し、 情報を記憶する蓄積容量と情報を読み書きする転送トラ
ンジスタとを有し、前記転送トランジスタのゲートが前
記ワード線に接続され、ソースがビット線コンタクトを
介して前記ビット線に接続され、ドレインが前記蓄積容
量の蓄積電極に蓄積コンタクトを介して接続されたメモ
リセルを縦横に配置し、 近接する２つのメモリセルを対としてメモリセル対を構
成し、 前記メモリセル対の各メモリセルが前記ビット線コンタ
クトを共有している半導体記憶装置において、 ２ｊ番目のビット線に接続されたメモリセル対と、２ｊ
＋１番目のビット線に接続されたメモリセル対のビット
線コンタクトが２本のワード線を挟んで配され、 ２ｊ番目のビット線に接続されたメモリセル対と、２ｊ
＋２番目のビット線に接続されたメモリセル対のビット
線コンタクトが１本のワード線を挟んで配され、 ２ｊ番目のビット線に接続されたメモリセル対の配向方
向と、２ｊ＋１番目のビット線に接続されたメモリセル
対の配向方向と２ｊ＋２番目のビット線に接続されたメ
モリセル対の配向方向とが交差し、 ２ｊ番目のビット線と２ｊ＋１番目のビット線が対とし
て同一のセンスアンプに接続されていることを特徴とす
る半導体記憶装置。 ６、請求項５記載の半導体記憶装置において、前記ビッ
ト線上に前記蓄積容量が形成されていることを特徴とす
る半導体記憶装置。 ７、複数のワード線及び複数のビット線を互いに交差す
るように配し、 情報を記憶する蓄積容量と情報を読み書きする転送トラ
ンジスタとを有し、前記転送トランジスタのゲートが前
記ワード線に接続され、ソースがビット線コンタクトを
介して前記ビット線に接続され、ドレインが前記蓄積容
量の蓄積電極に蓄積コンタクトを介して接続されたメモ
リセルを縦横に配置し、 近接する２つのメモリセルを対としてメモリセル対を構
成し、 前記メモリセル対の各メモリセルが前記ビット線コンタ
クトを共有している半導体記憶装置において、 前記ビット線上に前記蓄積容量が形成され、２ｊ番目の
ビット線と２ｊ＋１番目のビット線が対として同一のセ
ンスアンプに接続され、２ｊ番目のビット線にのみメモ
リセル対が接続され、これらメモリセル対は互いに２本
のワード線を挟んで配されていることを特徴とする半導
体記憶装置。 ８、請求項７記載の半導体記憶装置において、２ｊ番目
のビット線に接続されたメモリセル対を構成する２つの
メモリセルが、この２ｊ番目のビット線の両側に配置さ
れていることを特徴とする半導体記憶装置。 ９、請求項８記載の半導体記憶装置において、２ｊ番目
のビット線に接続されたメモリセル対がビット線に対し
て斜めの同一方向に配向されていることを特徴とする半
導体記憶装置。 １０、請求項８記載の半導体記憶装置において、 ２ｊ番目のビット線に接続されたメモリセル対の配向方
向と、２ｊ＋２番目のビット線に接続されたメモリセル
対の配向方向とが交差することを特徴とする半導体記憶
装置。 １１、請求項７記載の半導体記憶装置において、 ２ｊ番目のビット線に接続されたメモリセル対を構成す
る２つのメモリセルが、この２ｊ番目のビット線の片側
に配置され、 ２本のワード線を挟んで配されたメモリセル対を構成す
る２つのメモリセルが、ビット線に対して両側に配置さ
れていることを特徴とする半導体記憶装置。 １２、請求項１１記載の半導体記憶装置において、 ２ｊ番目のビット線に接続されたメモリセル対がビット
線コンタクトを中心とするＴ字型又はＶ字型であること
を特徴とする半導体記憶装置。 １３、請求項７乃至１２記載の半導体記憶装置において
、 ２ｊ番目のビット線にのみメモリセル対が接続されてい
るセルアレイ領域と、２ｊ＋１番目のビット線にのみメ
モリセル対が接続されているセルアレイ領域とに分割さ
れていることを特徴とする半導体記憶装置。 １４、請求項５記載の半導体記憶装置において、 前記蓄積容量上にビット線が形成されていることを特徴
とする半導体記憶装置。 １５、請求項１４記載の半導体記憶装置において、 前記メモリセル対が前記ビット線に平行な方向に配向さ
れていることを特徴とする半導体記憶装置。 １６、請求項１４記載の半導体記憶装置において、 前記メモリセル対が前記ビット線に対して斜めの方向に
配向されていることを特徴とする半導体記憶装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070006A JP2974252B2 (ja) | 1989-08-19 | 1990-03-20 | 半導体記憶装置 |
| EP96115377A EP0762502B1 (en) | 1989-08-19 | 1990-08-17 | DRAM cell array layout |
| EP96115376A EP0756327B1 (en) | 1989-08-19 | 1990-08-17 | Semiconductor memory device with bit line contact areas and storage capacitor contact areas |
| DE69030426T DE69030426T2 (de) | 1989-08-19 | 1990-08-17 | Halbleiterspeicherbauteil mit verbessertem "Layout" der Kontakte |
| EP90309036A EP0428247B1 (en) | 1989-08-19 | 1990-08-17 | Semiconductor memory device with improved contact layout |
| DE69033914T DE69033914T2 (de) | 1989-08-19 | 1990-08-17 | Layout einer DRAM-Zellen-Matrix |
| DE69034021T DE69034021T2 (de) | 1989-08-19 | 1990-08-17 | Halbleiter-Speicherbauteil mit Bitleitungskontaktfläche und Speicherelektrodenkontaktfläche |
| KR1019900012802A KR950009388B1 (ko) | 1989-08-19 | 1990-08-20 | 비트라인 접촉영역과 스토레이지 캐패시터 접촉영역을 갖는 반도체 메모리 장치 |
| US08/669,765 US5812444A (en) | 1989-08-19 | 1996-06-25 | Semiconductor memory device with bit line contact areas and storage capacitor contact areas |
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