DE69033914T2

DE69033914T2 - Layout einer DRAM-Zellen-Matrix

Info

Publication number: DE69033914T2
Application number: DE69033914T
Authority: DE
Inventors: Taiji Ema; Koichi Hashimoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1989-08-19
Filing date: 1990-08-17
Publication date: 2002-06-06
Anticipated expiration: 2010-08-18
Also published as: DE69034021T2; DE69033914D1; DE69034021D1

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung. Die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist auf einen dynamischen Speicher mit wahlfreiem Zugriff [dynamic random access memory (dynamischer RAM)] des Speicherkapazitätstyps anwendbar, bei dem Informationen in einem Speicherkondensator gespeichert werden.
Eine Speicherzelle eines dynamischen RAM des Speicherkapazitätstyps ist aus einem Speicherkondensator zum Speichern von Informationen und einem Transfertransistor zum Lesen und Schreiben von Informationen gebildet. Das Gate des Transfertransistors ist mit einer Wortleitung verbunden, die Source des Transfertransistors ist mit einer Bitleitung verbunden, und das Drain des Transfertransistors ist mit der Speicherelektrode des Speicherkondensators verbunden.
In einem Speicherzellenarray des dynamischen RAM des Speicherkapazitätstyps ist eine Vielzahl von Bitleitungen in einer Längsrichtung und eine Vielzahl von Wortleitungen in einer Querrichtung angeordnet. Die zwei benachbarten Bitleitungen, die mit demselben Leseverstärker an einem Ende von jeder der zwei Bitleitungen verbunden sind, bilden eine Anordnung des gefalteten Bitleitungstyps.
Ein Transfertransistor ist mit einer Bitleitung durch einen Bitleitungskontaktbereich verbunden. In den Räumen, die durch eine Folge von Bitleitungen und eine Folge von Wortleitungen definiert sind, ist das Drain eines Transfertransistors mit einer Speicherkondensatorelektrode durch einen Speicherkondensatorkontaktbereich verbunden. Zwischen zwei benachbarten Wortleitungen sind die Bitleitungskontaktbereiche für jede zweite Bitleitung angeordnet. Zwischen zwei benachbarten Wortleitungen sind die Speicherkondensatorkontaktbereiche in Folge angeordnet.
Zwei benachbarte Speicherzellen bilden ein Speicherzellenpaar, das einen einzelnen gemeinsamen Bitleitungskontaktbereich hat. Ein Transfertransistor von einer Seite ist zwischen einem Speicherkondensatorkontaktbereich und dem Bitleitungskontaktbereich von einer Seite verbunden, und der Transfertransistor von der anderen Seite ist zwischen dem Speicherkondensatorkontaktbereich und dem Bitleitungskontaktbereich von der anderen Seite verbunden.
Bei einer Anordnung nach Stand der Technik eines Arrays von Speicherzellen eines dynamischen RAM des Speicherkapazitätstyps sind die Speicherkondensatorkontaktbereiche dicht in Folge in einer Querrichtung angeordnet, aber die Bitleitungskontaktbereiche sind nur für jede zweite Bitleitung in einer Längsrichtung angeordnet. Daher bildet der Abschnitt, wo kein Bitleitungskontaktbereich vorhanden ist, einen ungenutzten, vergeudeten Raum. Zum Realisieren eines hochintegrierten dynamischen RAM des Speicherkapazitätstyps ist dies nicht von Vorteil.
EP-A-0 031 490 offenbart eine Halbleiterspeichervorrichtung gemäß der Präambel des beiliegenden Anspruchs 1. In dieser Vorrichtung ist die Spaltenanordnung von Speicherzellen ineinandergreifend, so daß die Speicherzellen, die einer gegebenen Bitleitung zugeordnet sind, in zwei parallelen Linien längs linker und rechter Seiten der Bitleitung angeordnet sind, die zwischen Speicherzellen auf den linken und rechten Seiten alternierend im Zickzack verläuft. Die Bitleitungen sind jedoch in einer Richtung im allgemeinen orthogonal zu den Wortleitungen angeordnet; im besonderen sind drei konsekutive Bitleitungskontakte, die zu einer gegebenen Bitleitung gehören, längs einer Richtung angeordnet, die zu einer Richtung orthogonal ist, die durch die Kanalzonen von Transfertransistoren längs einer gegebenen Wortleitung definiert ist.
Das IBM Technical Disclosure Bulletin, Bd. 24, Nr. 7B, Seiten 3815-3816, offenbart eine Konstruktion für eine Halbleiterspeichervorrichtung, in der drei Speicherzellen pro Bitleitungskontakt vorgesehen sind. Wiederholungseinheiten der drei Speicherzellen bilden ein T-förmiges Muster mit dem Bitleitungskontakt, der in der Mitte des Kopfes von dem T gebildet ist. Dies erfordert eine Anordnung der Bitleitungen, die zu den Wortleitungen nicht orthogonal ist.
Es ist eine Aufgabe der vorliegenden Erfindung, eine verbesserte Halbleiterspeichervorrichtung vorzusehen, in der der Nutzungsgrad des Raumes für die Anordnung der Bitleitungskontaktbereiche und der Speicherkondensatorkontaktbereiche erhöht und die Menge von ungenutztem, vergeudetem Raum reduziert wird, so daß eine hohe Integration der Halbleiterspeichervorrichtung realisiert werden kann.
Gemäß der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung vorgesehen, die umfaßt: eine Vielzahl von Wortleitungen und eine Vielzahl von Bitleitungen, die durch die Vielzahl von Wortleitungen gekreuzt wird und eine Vielzahl von Speicherzellen, die an Schnittpunkten der Wortleitungen und der Bitleitungen angeordnet sind, von welchen Speicherzellen jede einen Kondensator zum Speichern einer elektrischen Ladung umfaßt, die Informationen repräsentiert, und einen Transfertransistor zum Lesen der elektrischen Ladung aus dem Kondensator und zum Schreiben einer elektrischen Ladung in ihn, wobei das Gate des Transfertransistors mit einer Wortleitung verbunden ist, die Source des Transfertransistors durch einen Bitleitungskontakt mit einer Bitleitung verbunden ist, das Drain des Transfertransistors durch einen Speicherkondensatorkontakt mit der Speicherelektrode des Kondensators verbunden ist ein Speicherzellenpaar, das aus zwei benachbarten Speicherzellen gebildet ist, die einen gemeinsamen Bitleitungskontakt haben; wenigstens drei konsekutive Bitleitungskontakte, die zu derselben Bitleitung gehören, die längs einer ersten Richtung angeordnet ist; bei der eine zweite Richtung von einer Kanalzone eines ersten Transfertransistors zu der Kanalzone des nächsten Transfertransistors, der zu derselben Wortleitung wie der erste Transfertransistor gehört, zu der ersten Richtung nicht orthogonal ist; die erste Richtung oder die zweite Richtung parallel zu einer Seite eines Halbleiterchips ist, auf dem die Halbleiterspeichervorrichtung angeordnet ist; und ein Einheitsspeicherzellenarray ein geteiltes Speicherzellenarray ist, das durch eine gerade Linie, die zu einer Seite des Einheitsspeicherzellenarrays parallel ist, in Abschnitte geteilt ist, deren Anzahl ein ganzzahliges Vielfaches von zwei ist, wobei zwei benachbarte Abschnitte zwei identische Hälften bilden, die Spiegelbilder voneinander sind.
Zum besseren Verstehen der Erfindung und um zu zeigen, wie dieselbe verwirklicht werden kann, wird nun nur als Beispiel Bezug auf die beiliegenden Zeichnungen genommen, in denen:
Fig. 1 die Anordnung einer Speicherkapazität und eines Transfertransistors bezüglich einer Bitleitung des gefalteten Typs zeigt, die mit einem Leseverstärker verbunden ist, worauf die vorliegende Erfindung anzuwenden ist;
Fig. 2 eine Speichervorrichtung nach Stand der Technik mit Bitleitungskontaktbereichen und Speicherkondensatorkontaktbereichen zeigt;
Fig. 3 das Muster der Speichervorrichtung von Fig. 2 zeigt;
Fig. 4 eine Querschnittsansicht längs der Linie IV-IV der Speichervorrichtung von Fig. 3 ist;
Fig. 5 eine andere Speichervorrichtung nach Stand der Technik mit Bitleitungskontaktbereichen und Speicherkondensatorkontaktbereichen zeigt;
Fig. 6 das Muster der Speichervorrichtung von Fig. 5 zeigt;
Fig. 7 noch eine andere Speichervorrichtung nach Stand der Technik mit Bitleitungskontaktbereichen und Speicherkondensatorkontaktbereichen zeigt;
Fig. 8 einen dynamischen RAM des Speicherkapazitätstyps zeigt, der zum Verstehen der vorliegenden Erfindung hilfreich ist;
Fig. 9 das Muster der Speichervorrichtung von Fig. 8 zeigt;
Fig. 10 eine Querschnittsansicht längs der Linien X-X der Speichervorrichtung von Fig. 9 ist;
Fig. 11 bis 14 die Dimensionen und räumliche Anordnung der Bitleitungskontaktbereiche und der Speicherkondensatorkontaktbereiche der Speichervorrichtung von Fig. 8 zeigen;
Fig. 15 und 16 die Dimensionen und räumliche Anordnung der Muster der Speichervorrichtung von Fig. 8 zeigen;
Fig. 17 und 18 die Anordnung von Speicherzellenarrays in einem Halbleiterchip für die Speichervorrichtung von Fig. 8 zeigen;
Fig. 19 die Anordnung von Speicherzellenarrays in einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 20 das Muster der Speicherzellenarrays in der Ausführungsform von Fig. 19 zeigt;
Fig. 21A und 21B die Dimensionen des Bitleitungskontaktbereichs, des Speicherkondensatorkontaktbereichs und der Bitleitung in der Speichervorrichtung nach Stand der Technik zeigen;
Fig. 22 die Dimensionen des Bitleitungskontaktbereichs, des Speicherkondensatorkontaktbereichs und der Bitleitung in einer Speichervorrichtung zeigt; und
Fig. 23A und 23B Anordnungen des Bitleitungskontaktbereichs und des Speicherkondensatorkontaktbereichs zeigen.
Bevor die bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben wird, werden unter Bezugnahme auf Fig. 1 bis 7 einige der Halbleiterspeichervorrichtungen nach Stand der Technik mit Bitleitungskontaktbereichen und Speicherkondensatorkontaktbereichen beschrieben. Im allgemeinen ist ein Speicherzellenarray eines dynamischen RAM des Speicherkapazitätstyps aus Wortleitungen (WL), Bitleitungen (BL, ), Leseverstärkern (As), Speicherkondensatoren zum Speichern von Informationen und Transfertransistoren zum Lesen und Schreiben von Informationen aus den und in die Speicherkondensatoren gebildet, wie in Fig. 1 gezeigt. Das Gate des Transfertransistors ist mit einer Wortleitung verbunden, die Source ist mit einer Bitleitung verbunden, und das Drain ist mit einer Speicherelektrode eines Speicherkondensators verbunden.
In dem schematischen planaren Muster eines Speicherzellenarrays nach Stand der Technik des dynamischen RAM des Speicherkapazitätstyps, das in Fig. 2 gezeigt ist, ist eine Vielzahl von Bitleitungen BL (1a), BL (1b), ... in der Längsrichtung angeordnet, und eine Vielzahl von Wortleitungen WL (1), WL (2), ... ist in der Querrichtung angeordnet. Die benachbarten Bitleitungen BL (1a) und BL (1b), BL (2a) und BL (2b), ... sind mit Leseverstärkern As (1), As (2), ... verbunden, um Bitleitungspaare des gefalteten Bitleitungstyps zu bilden.
In den Räumen, die durch die längs verlaufenden Bitleitungen BL (1a), BL (1b), ... und die quer verlaufenden Wortleitungen WL (1), WL (2), ... definiert sind, kontaktieren Drains der Transfertransistoren Elektroden der Speicherkondensatoren, um Speicherkondensatorkontaktbereiche Cs zu bilden. Auf den längs verlaufenden Bitleitungen BL (1a), BL (1b), ... kontaktieren Verbindungen zwischen benachbarten Transfertransistoren eine Bitleitung, um Bitleitungskontaktbereiche Cb zu bilden.
Eine Folge von Speicherkondensatorkontaktbereichen CS ist in den Räumen zwischen den Wortleitungen WL (1) und WL (2) angeordnet. Bitleitungskontaktbereiche Cb sind auf jeder zweiten Bitleitung zwischen den Wortleitungen WL (2) und WL (3) angeordnet.
Die zwei benachbarten Speicherzellen, die ein Speicherzellenpaar bilden, haben gemeinsam einen Bitleitungskontaktbereich Cb. Ein Bitleitungskontaktbereich Cb ist auf der Linie angeordnet, die Speicherkondensatorkontaktbereiche Cs und Cs verbindet.
Die Draufsicht auf den dynamischen RAM des Speicherkondensatortyps von Fig. 2 ist in Fig. 3 gezeigt, und die Querschnittsansicht längs der Linie IV-IV von Fig. 3 ist in Fig. 4 gezeigt. Die Sourcezone 14 und die Drainzone 16 des Transfertransistors sind in der aktiven Zone 13 längs der Oberfläche des Halbleitersubstrates 10 gebildet, die durch die Feldoxidschicht 12 getrennt ist. Die Wortleitung WL (5) ist mittels der Gateoxidschicht 18 zwischen der Sourcezone 14 und der Drainzone 16 angeordnet. Die Wortleitung WL (4) ist mittels der Gateoxidschicht 18 zwischen der Sourcezone 14 und einer Drainzone angeordnet, die links davon vorzusehen ist. Die Wortleitung (6) ist über der Feldoxidschicht 12 angeordnet. Die Oxidschicht 20 ist über den Wortleitungen WL (4), WL (5) und WL (6) angeordnet. Die Bitleitung BL (1b) kontaktiert die Sourcezone 14 durch ein Kontaktloch, das in der Oxidschicht 20 gebildet ist, um den Bitleitungskontaktbereich Cb zu bilden.
Der Speicherkondensator ist über der Bitleitung BL (1b) mittels der Oxidschicht 22 gebildet. Eine Elektrode 24 des Speicherkondensators kontaktiert die Drainzone 16, um einen Speicherkondensatorkontaktbereich Cs zu bilden, während die Gegenelektrode 26 als die andere Elektrode um die Elektrode 24 herum mittels einer dünnen Oxidschicht 25 gebildet ist. Die Elektrode 24 hat eine rechteckige Form, wobei der Speicherkondensatorkontaktbereich Cs in ihrer Mitte angeordnet ist.
Ein anderer dynamischer RAM des Speicherkapazitätstyps nach Stand der Technik ist in Fig. 5 und 6 gezeigt. In der Vorrichtung von Fig. 2 und 3 ist die aktive Zone 13 in der schrägen Richtung bezüglich der Wortleitung angeordnet. In der Vorrichtung von Fig. 5 und 6 hat die aktive Zone 13 eine T-Form, die zu der Bitleitung und der Wortleitung parallel ist, und der Transfertransistor in der aktiven Zone 13 ist senkrecht zu der Wortleitung angeordnet.
Ferner ist ein anderer dynamischer RAM des Speicherkapazitätstyps nach Stand der Technik in Fig. 7 gezeigt. Die Bitleitungskontaktbereiche Cb und die Speicherkondensatorkontaktbereiche Cs sind längs einer Bitleitung auf eine die Bitleitung überlappende Weise angeordnet. Die aktive Zone 13, die dem Bitleitungskontaktbereich und den Speicherkondensatorkontaktbereichen entspricht, ist längs einer Bitleitung auf eine die Bitleitung überlappende Weise angeordnet.
Ein dynamischer RAM des Speicherkapazitätstyps ist in Fig. 8, 9 und 10 gezeigt. Das schematische planare Muster ist in Fig. 8 gezeigt, die Draufsicht auf die Vorrichtung in Fig. 9 und die Querschnittsansicht längs der Linie X-X in Fig. 10. In der Vorrichtung von Fig. 8 sind die erste Bitleitung BL (1a) und die dritte Bitleitung BL (1b) mit dem Leseverstärker As (1) verbunden, um ein Bitleitungspaar zu bilden, und die zweite Bitleitung BL (2a) und die vierte Bitleitung BL (2b) sind mit dem Leseverstärker As (2) verbunden, um ein Bitleitungspaar zu bilden.
Zwischen den Wortleitungen WL (1) und WL (2) sind der Bitleitungskontaktbereich Cb auf der Bitleitung BL (1a), der Speicherkondensatorkontaktbereich Cs zwischen den Bitleitungen BL (2a) und BL (1b), der Speicherkondensatorkontaktbereich Cs zwischen den Bitleitungen BL (1b) und BL (2b) und der Bitleitungskontaktbereich Cb auf der Bitleitung BL (3a) in Folge angeordnet. Zwischen den Wortleitungen WL (2) und WL (3) ist eine Folge von dem Bitleitungskontaktbereich Cb und dem Speicherkondensatorkontaktbereich es ähnlich wie zwischen den Wortleitungen WL (1) und WL (2) angeordnet.
In der Vorrichtung von Fig. 8 sind der Bitleitungskontaktbereich zwischen den Wortleitungen WL (1) und WL (2) auf der Bitleitung BL (1a) und der Bitleitungskontaktbereich zwischen den Wortleitungen WL (2) und WL (3) auf der Bitleitung BL (2a) auf gegenüberliegenden Seiten der Wortleitung WL (2) angeordnet. Ferner hat jedes der Speicherzellenpaare, die einen gemeinsamen Bitleitungskontaktbereich haben, dieselbe Richtung, das heißt, die Richtung von links unten nach rechts oben.
In der Vorrichtung von Fig. 8 sind in einer Einheitszone, die durch die Wortleitungen Nr. "i" und "i + 1", zum Beispiel WL (2) und WL (3), und die Bitleitungen Nr. "j" und "j + 4", zum Beispiel BL (1a) und BL (3a), definiert sind, Bitleitungskontaktbereiche und Speicherkondensatorkontaktbereiche mit einem Verhältnis von 1 : 2 zwischen der Anzahl der Bitleitungskontaktbereiche und der Speicherkondensatorkontaktbereiche vorgesehen.
Wie in Fig. 9 als Draufsicht und in Fig. 10 als Querschnittsansicht gezeigt, sind die Sourcezone 14 und die Drainzone 16 eines Transfertransistors in der aktiven Zone 13, die durch die Feldoxidschicht 12 getrennt ist, längs der Oberfläche des Halbleitersubstrates 10 gebildet. Die Wortleitung WL (3) ist zwischen der Sourcezone 14 und der Drainzone 16 mittels der Gateoxidschicht 18 angeordnet. Die Wortleitung WL (2) ist zwischen der Sourcezone 14 und der links davon vorzusehenden Drainzone mittels der Gateoxidschicht 18 angeordnet. Die Wortleitung WL (4) ist über der Oxidschicht 12 angeordnet. Die Oxidschicht 20 ist über den Wortleitungen WL (2), WL (3) und WL (4) angeordnet. Die Bitleitung BL (2a) kontaktiert die Sourcezone 14 durch den Bitleitungskontaktbereich Cb. Ein Speicherkondensator ist über der Bitleitung BL (2a) mittels der Oxidschicht 22 gebildet. Eine Elektrode 24 als Speicherelektrode eines Speicherkondensators kontaktiert die Drainzone 16 durch den Speicherkondensatorkontaktbereich Cs, während die Gegenelektrode 26 als die andere Elektrode um die Elektrode 14 herum mittels der dünnen Oxidschicht 25 gebildet ist. In einer abgewandelten Vorrichtung kann die Querschnittskonfiguration der Elektrode 24 des Speicherkondensators eine Konfiguration aus mehreren Schichten haben, d. h., eine rippenartige Konfiguration.
Eine Analyse der Anordnung des dynamischen RAM des Speicherkapazitätstyps von Fig. 8 wird wie folgt unter Bezugnahme auf Fig. 11, 12, 13 und 14 beschrieben.
Der Abstand in X-Richtung x und der Abstand in Y-Richtung y zwischen einem Bitleitungskontaktbereich Cb und einem Speicherkondensatorkontaktbereich Cs werden gemäß einer ersten Bedingung bestimmt, daß eine Wortleitung WL zwischen dem Bitleitungskontaktbereich Cb und dem Speicherkondensatorkontaktbereich Cs verläuft (Fig. 11), und gemäß einer zweiten Bedingung, daß der Speicherkondensatorkontaktbereich Cs von der Bitleitung BL getrennt ist, mit der der Bitleitungskontaktbereich Cb gebildet wird (Fig. 12).
Es wird angenommen, daß der Radius des Bitleitungskontaktbereichs Cb "a" ist, seine Breitentoleranz "b" ist, die Breite der Wortleitung WL "c" ist, der Radius des Speicherkondensatorkontaktbereichs "e" ist und dessen Breitentoleranz "d" ist. Dann ist der Abstand zwischen dem Bitleitungskontaktbereich Cb und dem Speicherkondensatorkontaktbereich Cs gemäß der ersten Bedingung gegeben, um "a + b + c + d + e" zu sein (Fig. 11).
Es wird angenommen, daß die Breite der Bitleitung BL "2f" ist. Dann ist der Abstand in Y-Richtung y zwischen dem Bitleitungskontaktbereich Cb und dem Speicherkondensatorkontaktbereich Cs gemäß der zweiten Bedingung gegeben, um "e + d + f" zu sein.
Der Abstand in X-Richtung x' und der Abstand in Y-Richtung y' zwischen den nächsten Bitleitungskontaktbereichen werden gemäß einer dritten Bedingung bestimmt, daß eine Wortleitung WL zwischen den Bitleitungskontaktbereichen verläuft, und gemäß einer vierten Bedingung, daß jeder der Bitleitungskontaktbereiche eine verschiedene Bitleitung kontaktiert.
Gemäß der dritten Bedingung ist der Abstand zwischen den Bitleitungskontaktbereichen gegeben, um "a + b + c + b + a" zu sein (Fig. 13).
Es wird angenommen, daß die Toleranz der Breite des Bitleitungskontaktbereichs "h" ist. Dann ist der Abstand in Y-Richtung y' zwischen den Bitleitungskontaktbereichen gemäß der vierten Bedingung gegeben, um "f + g + h + a" zu sein (Fig. 13).
Der Abstand in X-Richtung x" und der Abstand in Y-Richtung y" zwischen den nächsten Speicherkondensatorkontaktbereichen werden auf ähnliche Weise bestimmt.
Daraus ergibt sich die Anordnung der Bitleitungskontaktbereiche Cb und der Speicherkondensatorkontaktbereiche Cs, wie in Fig. 14 gezeigt.
Eine Berechnung des Bereichs der Speicherzelle wird zum Beispiel wie folgt ausgeführt. Es wird angenommen, daß der Durchmesser des Kontaktlochs 0,6 um beträgt, die Breite des Verdrahtungsleiters 0,5 um, die Toleranz des Kontaktlochs und des externen Verdrahtungsleiters 0,3 um, die Toleranz des Kontaktlochs und des Verdrahtungsleiters, der das Kontaktloch kontaktiert, 0,2 um, und der Spalt zwischen den Verdrahtungsleitern 0,5 um. Die Maße sind wie folgt gegeben:
a = e = 0,3 um b = d = 0,3 um
c = 0,5 um f = 0,25 um
g = 0,5 um h = 0,2 um
Dann werden die Berechnungen wie folgt ausgeführt:
x = [(a + b + c + d + e)² - (e + d + f)²]1/2 = [(0,3 + 0,3 + 0,5 + 0,3 + 0,3)² - (0,3 + 0,3 + 0,25)²]1/2 = 1,472 um = 1,5 um
y = e + d + f = 0,3 + 0,3 + 0,25 = 0,85 um
x' = [(a + b + c + b + a)² - (f + g + h + a)²]1/2 = [(0,3 + 0,3 + 0,5 + 0,3 + 0,3)² - (0,25 + 0,5 + 0,2 + 0,3)²]1/2 = 1,152 um = 1,2 um
y' = f + g + h + a = 0,25 + 0,5 + 0,2 + 0,3 = 1,25 um
Eine Anordnung des Speicherzellenarrays, das auf den Werten basiert, die durch die oben beschriebenen Berechnungen erhalten werden, ist in Fig. 15 gezeigt. Vier Speicherzellenpaare, d. h., acht Speicherzellen, bilden ein Einheitsmuster, das durch ein Parallelogramm ABCD definiert ist. In dem planaren Muster der Vorrichtung ist dieses Einheitsmuster wiederholt angeordnet.
Die Konfiguration des Parallelogramms ABCD ist in Fig. 16 gezeigt. Das Maß in der X-Richtung zwischen den Spitzen A und B beträgt "2x - 3x' + x"" und jenes zwischen den Spitzen A und D " 2x + x' + x"". Das Maß in der Y-Richtung zwischen den Spitzen A und B beträgt "2y + 3y' + y"" und jenes zwischen den Spitzen A und D "2y - y' + y"". Daher beträgt die Verschiebung in der X-Richtung der quer verlaufenden Wortleitung WL "2x - 3x' + x"" und die Verschiebung in der Y-Richtung der längs verlaufenden Bitleitung BL "2y - y' + y"". Dann wird der Bereich des Einheitsmusters ABCD wie folgt berechnet.
(2x + x' + x")(2y + 3y' + y") - (2x - 3x' + x")(2y - y' + y")
Da acht Speicherzellen ein Einheitsmuster ABCD bilden, beläuft sich der Bereich 5 von einer Speicherzelle auf ein Achtel des Bereichs des Einheitsmusters ABCD.
Der Einfachheit der Berechnung halber wird angenommen, daß keine Verschiebung einer Wortleitung WL vorhanden ist. In diesem Fall ist es erforderlich, daß 2x - 3x' + x" = 0 ist, und daher sind die Werte von x" und y" wie folgt:
x" = -2x + 3x' = (-2)(1,5) + (3)(1,2) = 0,6 um
y" = [(2e + 2d + c)² - (x")²]1/2 = 1,59 um
Demzufolge hat der Bereich von einer Speicherzelle folgenden Betrag:
S = 4,224 um²
Um eine Verschiebung der Wortleitung WL zu eliminieren, ist es möglich anzunehmen, daß x = x' = x" ist. In diesem Fall wird der Maximalwert zwischen x, x' und x" wie folgt verwendet:
x = x' = x" = 1,5 um
y = y" = 0,85 um
y' = 1,25 um
Demzufolge hat der Bereich von einer Speicherzelle folgenden Betrag:
S = 4,725 um²
Bei der Anordnung der Speicherzelle nach Stand der Technik wird für den Bereich von einer Speicherzelle ein Betrag von 5,1 um² errechnet.
Als Resultat des Vergleichs auf der Basis der oben beschriebenen Berechnung kann der Bereich von einer Speicherzelle gemäß der Vorrichtung von Fig. 8 mehr als 10% kleiner als jener gemäß anderen Vorrichtungen nach Stand der Technik sein.
Mögliche Anordnungen des Speicherzellenarrays der Vorrichtung von Fig. 8 in einem Halbleiterchip (nicht gemäß der Erfindung) sind in Fig. 17 und 18 gezeigt.
Bei der in Fig. 17 gezeigten Anordnung sind, wenn die X-Achse und die Y-Achse des Speicherzellenarrays 30 jeweilig parallel zu den zwei Seiten des Halbleiterchips 32 sind, ungenutzte Räume 301 und 302 um die Speicherzellenarrayeinheit 30 gebildet, und somit wird diese Anordnung nicht als vorteilhaft angesehen.
Bei einer anderen Anordnung, die in Fig. 18 gezeigt ist, ist die längere Seite des Parallelogramms der Speicherzellenarrayeinheit 30 so festgelegt, um zu einer Seite des Halbleiterchips 32 parallel zu sein. Die in Fig. 18 gezeigte Anordnung ist besser als jene in Fig. 17, da der Bereich der ungenutzten Räume 303 und 304 kleiner als im Fall von Fig. 17 ist.
Fig. 19 zeigt eine Ausführungsform der Erfindung. Hier ist die Speicherzellenarrayeinheit 30 durch die zentrale Teilungslinie 31 in zwei Teile 30A und 30B geteilt, um eine spiegelbildliche Symmetrie der Teile 30A und 30B zu bilden, und die zentrale Teilungslinie 31 verläuft parallel zu einer Seite des Halbleiterchips 32. Die in Fig. 19 gezeigte Anordnung ist besser als jene in Fig. 18, da der Bereich der ungenutzten Räume 305, 306 und 307 kleiner als im Fall von Fig. 18 ist.
Die Einzelheiten der Anordnung des in Fig. 19 gezeigten Speicherzellenarrays in der Nähe der Teilungslinie 31 sind in Fig. 20 gezeigt. In der Anordnung, die in Fig. 20 gezeigt ist, existiert eine gemeinsame Speicherzelle, die den beiden Teilspeicherzellenarrays 30A und 30B gemeinsam gehört. In diesem Fall wird die Wortleitung BL (B1) in dem Teilspeicherzellenarray 30B immer in einem AUS-Zustand gehalten, so daß die gemeinsame Speicherzelle als zum Teilspeicherzellenarray 30A gehörend behandelt wird.
In einer abgewandelten Ausführungsform kann die Anzahl von Teilungen des Speicherzellenarrays 30 mehr als zwei betragen, beispielsweise ganzzahlige Vielfache von zwei.
Auf der Basis der oben beschriebenen Vorrichtung, die in Fig. 8 gezeigt ist, und anhand der Hintergrunderläuterung werden die Analyse der Erhöhung des Integrationsgrades, die durch die Reduzierung der Teilung der Leseverstärker bewirkt wird, und die allgemeine Regel zum Bestimmen des Musters der Vorrichtung mit der minimalen Leseverstärkerteilung wie folgt unter Bezugnahme auf Fig. 21A, 21B, 22, 23A und 23B beschrieben.
Erstens wird unter Bezugnahme auf Fig. 21A, 21B und 22 die Erhöhung des Integrationsgrades beschrieben, die durch die Reduzierung der Teilung der Leseverstärker bewirkt wird. Fig. 21A und 21B entsprechen der Vorrichtung nach Stand der Technik, und Fig. 22 entspricht der Vorrichtung von Fig. 8. L ist die Breite der Bitleitung BL, S ist der Spalt zwischen den benachbarten Bitleitungen, H ist der Durchmesser des Kontaktlochs (d. h., der Durchmesser des Kontaktbereichs) für den Bitleitungskontaktbereich oder den Speicherkondensatorkontaktbereich, Mi ist die Innentoleranz des Kontaktlochs, und M&sub0; ist die Außentoleranz des Kontaktlochs.
Die Teilungen P (Fig. 21A) und P (Fig. 21B) der Leseverstärker in den Fällen von Fig. 21A und 21B werden wie folgt berechnet:
P (Fig. 21A) = ¹/&sub2;H + Mi + S + L + S + Mi + ¹/&sub2;H
P (Fig. 21B) = ¹/&sub2;L + M&sub0; + H + M&sub0; + L + M&sub0; + H + M&sub0; + ¹/&sub2;L
Falls angenommen wird, daß L, S und H genauso groß wie F sind und Mi und M&sub0; genauso groß wie M sind, ist die Berechnung wie folgt:
P (Fig. 21A) = 4F + 2M
P (Fig. 21B) = 4F + 4M
Diese Berechnung bestätigt, daß die Teilung im Fall von Fig. 21B um 2M größer als die Teilung im Fall von Fig. 21A ist. Somit darf das Muster nicht durch Fig. 21A bestimmt werden, sondern durch Fig. 21B, und demnach wird der ungenutzte, vergeudete Raum verursacht.
Im Fall von Fig. 22 wird die Teilung P (Fig. 22) der Leseverstärker wie folgt berechnet:
P (Fig. 22) = ¹/&sub2;L + M&sub0; + H + M&sub0; + L + S + Mi + ¹/&sub2;H = 4F + 3M
Somit ist die Teilung im Fall von Fig. 22 um TM kleiner als die Teilung im Fall von Fig. 21A und 21B. Dies stellt den Hauptgrund für die Erhöhung des Integrationsgrades in der Vorrichtung von Fig. 8 dar.
Zweitens wird die allgemeine Regel zum Bestimmen des Musters der Vorrichtung mit der minimalen Leseverstärkerteilung unter Bezugnahme auf Fig. 23A und 23B beschrieben. Fig. 23A zeigt eine Anordnung gemäß der allgemeinen Regel, und Fig. 23B zeigt eine imaginäre Anordnung, deren Realisierung unmöglich ist.
Da in der Vorrichtung von Fig. 8 zwei Speicherkondensatorkontaktbereiche für jeden Bitleitungskontaktbereich vorgesehen sind, ist das Verhältnis zwischen der Anzahl der Bitleitungskontaktbereiche Cb und der Anzahl der Speicherkondensatorkontaktbereiche Cs in dem gesamten Speicherzellenarray wie folgt:
N(Cb) : N(Cs) = 1 : 2
Falls übermäßige Anzahlen von Bitleitungskontaktbereichen zwischen einem ersten Raum zwischen zwei benachbarten Wortleitungen vorhanden sind, um die Beziehung 2N(Cb) > N(Cs) zu ergeben, muß in dem zweiten Raum zwischen zwei benachbarten Wortleitungen, der dem ersten Raum am nächsten ist, die Anzahl von Speicherkondensatorkontaktbereichen übermäßig sein, um die Beziehung 2N(Cb) < N(Cs) zu ergeben, um das obige Verhältnis beizubehalten. Falls die Anzahl der Speicherkondensatorkontaktbereiche übermäßig wird, wird die Teilung der Leseverstärker für solche Speicherkondensatorkontaktbereiche maximal, und die Größe des Speicherzellenarrays wird durch solch eine maximale Teilung der Leseverstärker bestimmt, so daß eine Größenreduzierung verhindert wird.
Daraus wird gefolgert, daß die Teilung der Leseverstärker in dem Fall minimal wird, wenn das Verhältnis von N(Cb) und N(Cs) in jedem der Räume zwischen zwei benachbarten Wortleitungen "1 : 2" beträgt.
Die Analyse der Wiederholungsbasiseinheit des Musters der Anordnung der Bitleitungskontaktbereiche und der Speicherkondensatorkontaktbereiche wird wie folgt beschrieben. In der minimalen Basiseinheit des Musters der Anordnung der Bitleitungskontaktbereiche und der Speicherkondensatorkontaktbereiche, die durch die Teilung der Wortleitungen und die Teilung der Leseverstärker (die das Zweifache der Teilung der Bitleitungen beträgt) definiert ist, ist im Durchschnitt ein Speicherkondensatorkontaktbereich vorhanden. Ferner muß das Verhältnis zwischen der Anzahl der Bitleitungskontaktbereiche und der Anzahl der Speicherkondensatorkontaktbereiche 1 : 2 betragen. Somit wird die Teilung der Leseverstärker minimal, wenn in jeder der minimalen Basiseinheiten die durchschnittliche Anzahl der Bitleitungskontaktbereiche ¹/&sub2; und die Anzahl der Speicherkondensatorkontaktbereiche 1 beträgt.
Sowohl die Anzahl der Bitleitungskontaktbereiche als auch die Anzahl der Speicherkondensatorkontaktbereiche in der Wiederholungsbasiseinheit sollte ganzzahlig sein. Daher muß die Anzahl der Wiederholungsbasiseinheiten das 2n-fache der Anzahl der minimalen Basiseinheit betragen, wobei n eine ganze Zahl ist.
Demzufolge ist eine Einheit, die durch eine Teilung der Wortleitungert WL und das 2n-fache der Teilung der Leseverstärker As definiert ist, die Wiederholungsbasiseinheit.
Die allgemeine Regel des Musters der Vorrichtung zum Erreichen der minimalen Teilung der Leseverstärker wird unter Bezugnahme auf Fig. 23A und 23B wie folgt beschrieben. Da das Muster der Wiederholungsbasiseinheit eine Translationssymmetrie aufweist, ist das Muster der Wiederholungsbasiseinheit gemäß der allgemeinen Regel so wie in Fig. 23A gezeigt.
Nachdem die Muster der Bitleitungskontaktbereiche Cb und des Speicherkondensatorkontaktbereichs Cs bestimmt sind, wird die Stelle eines Bitleitungskontaktbereichs auf einer Bitleitung bestimmt, und so wird die gesamte Anordnung der Vorrichtung bestimmt. Es gibt Regeln zum Bestimmen der Stelle des Bitleitungskontaktbereichs, wie etwa folgende: zwischen zwei benachbarten Wortleitungen sollten Bitleitungskontaktbereiche nicht auf derselben Bitleitung angeordnet sein, es ist unmöglich, in den Räumen zwischen der Folge der Wortleitung WL die Folge auf die Weise zu realisieren, daß Cb auf BL (a) ist, Cb auf BL (b) ist und Cb auf BL (a) ist, so wie es in Fig. 23B imaginär gezeigt ist; und dergleichen.
Demzufolge werden bei der Konstruktion der Anordnung der Vorrichtung, nachdem die Wiederholungsbasiseinheit bestimmt ist, die Stellen der Bitleitungskontaktbereiche gemäß den oben beschriebenen Regeln bestimmt, und danach werden die Stellen der Speicherkondensatorkontaktbereiche bestimmt.

Claims

1. Halbleiterspeichervorrichtung mit:

einer Vielzahl von Wortleitungen (WL) und einer Vielzahl von Bitleitungen (BL), die durch die Vielzahl von Wortleitungen gekreuzt wird; und

einer Vielzahl von Speicherzellen, die an Schnittpunkten der Wortleitungen und der Bitleitungen angeordnet sind, von welchen Speicherzellen jede einen Kondensator zum Speichern einer elektrischen Ladung umfaßt, die Informationen repräsentiert, und einen Transfertransistor zum Lesen der elektrischen Ladung aus dem Kondensator und zum Schreiben einer elektrischen Ladung in ihn, wobei das Gate des Transfertransistors mit einer Wortleitung verbunden ist, die Source des Transfertransistors durch einen Bitleitungskontakt (Cb) mit einer Bitleitung verbunden ist, das Drain des Transfertransistors durch einen Speicherkondensatorkontakt (Cs) mit der Speicherelektrode des Kondensators verbunden ist;

einem Speicherzellenpaar, das aus zwei benachbarten Speicherzellen gebildet ist, die einen gemeinsamen Bitleitungskontakt (Cb) haben;

wenigstens drei konsekutiven Bitleitungskontakten (Cb), die zu derselben Bitleitung (BL) gehören, die längs einer ersten Richtung angeordnet ist;

welche Vielzahl von Speicherzellen, Wortleitungen und Bitleitungen wenigstens ein Einheitsspeicherzellenarray (30) bildet;

dadurch gekennzeichnet, daß:

eine zweite Richtung von einer Kanalzone eines ersten Transfertransistors zu der Kanalzone des nächsten Transfertransistors, der zu derselben Wortleitung wie der erste Transfertransistor gehört, zu der ersten Richtung nicht orthogonal ist;

die erste Richtung oder die zweite Richtung zu einer Seite eines Halbleiterchips (32) parallel ist, auf dem die Halbleiterspeichervorrichtung angeordnet ist;

das Einheitsspeicherzellenarray (30) ein geteiltes Speicherzellenarray ist, das durch eine gerade Linie (31), die zu einer Seite des Einheitsspeicherzellenarrays parallel ist, in Abschnitte geteilt ist, deren Anzahl ein ganzzahliges Vielfaches von zwei ist, wobei zwei benachbarte Abschnitte zwei identische Hälften (30A, 30B) sind, die Spiegelbilder voneinander sind, so daß sich entweder die jeweiligen ersten Richtungen oder die jeweiligen zweiten Richtungen innerhalb benachbarter Abschnitte des Einheitsspeicherzellenarrays voneinander unterscheiden.