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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die vorliegende Erfindung bezieht
sich auf eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Anspruchs
1 und insbesondere auf eine Halbleiterspeichervorrichtung mit Bitleitungsabschnitten,
die so konstruiert sind, daß sie
parasitäre Kapazität entlang
der Bitleitungen ausschalten.
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In letzter Zeit fand der dynamische
Direktzugriffsspeicher, der auch als Speicher mit wahlfreiem Zugriff
oder RAM bezeichnet wird (DRAM), als Speichervorrichtung mit großer Kapazität weitverbreite Verwendung.
Derartige Speichervorrichtungen weisen jedoch lange Bitleitungen
auf und deshalb ist ihr Stromverbrauch relativ hoch. Zur Lösung dieses
Problems wurde in der japanischen Offenlegungsschrift Hei 5-54633
eine Halbleitervorrichtung vorgeschlagen. Dieser Halbleiterspeicher
ist ein DRAM, bei dem ein MIS (Metall-Isolator-Halbleiter)-Transistor
und ein Kondensator verwendet wird, und eine Prinzipskizze dieses
Halbleiterspeichers ist in 6 gezeigt.
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Dieser Halbleiterspeicher weist eine
Vielzahl von Speicherzellen 611-618, die in Form einer
Matrix mit Reihen und Spalten angeordnet sind, eine Vielzahl von
Wortleitungen 621-624, damit die Vielzahl von Speicherzellen 611-618 zu
je einer Spalte zugleich ausgewählt
werden kann, und Zellenbereiche 661 und 662 auf,
die die Vielzahl von Speicherzellen 611-618 enthalten und
eine Vielzahl von Bitleitungen 631-634 zur Datenübertragung
von den Speicherzellen 611-618 aufweisen, die durch die
Wortleitungen 621-624 ausgewählt werden. Jeweilige Bitleitungspaare 631 und 632, 633 und 634 sind
mit Leseverstärkern 641 bzw. 642 verbunden.
Die Wortleitungen 621-624 sind mit ei nem Wortleitungs-Dekodierer 65 und
auch mit jeweiligen Speicherzellen 611-618 verbunden. Die
Elemente des Wortleitungs-Dekodierer 65 sind
mit einer Adressleitung 68 verbunden. Die Leseverstärker 641 und 642 und
der Wortleitungs-Dekodierer 65 sind in peripheren Bereichen der
Zellenbereiche 661 und 662 angeordnet.
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Diese Speichervorrichtung weist einen Schalter-Schaltkreis 67 mit
einer Vielzahl von Metalloxid-(MOS)-Transistoren auf. Der Schalter-Schaltkreis 67 ist
zwischen den Speicherzellenbereichen 661 und 662 vorgesehen,
um den in den Bitleitungen 631-634 fließenden Ladungs- und Entladungsstrom zu
verringern. Der Schalter-Schaltkreis 67 und die mit ihm
verbundenen Bitleitungen 633 und 634, die wiederum
auf der rechten Seite des Zellenbereichs 662 mit dem Leseverstärker 642 verbunden
sind, sind mit einer Signalleitung 67a verbunden, während der Schalter-Schaltkreis 67 und
die mit ihm verbundenen Bitleitungen 631 und 632,
die wiederum auf der linken Seite des Zellenbereichs 661 mit
dem Leseverstärker 641 verbunden
sind, sind mit einer Signalleitung 67b verbunden. Wenn
durch den Wortleitungs-Dekodierer 65 eine der Wortleitungen 623 und 624 ausgewählt wird,
macht ein Steuerkreis 69 MOS-Transistoren 671 und 672 in
dem Schalter-Schaltkreis 67 nicht-leitend. Darüberhinaus macht
ein Steuerkreis 69, wenn durch den Wortleitungs-Dekodierer 65 eine
der Wortleitungen 621 und 622 ausgewählt wird,
MOS-Transistoren 673 und 674 im Schalter-Schaltkreis 67 nicht-leitend.
Daher beträgt
der in den Bitleitungen 631-634 fließende Ladungs- und Entladungsstrom
in einem solchen Fall etwa 3/4 dessen, was er bei Nichtvorhandensein
der MOS-Transistoren 671-674 betragen würde.
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Die Speicherzellenbereiche 661 und 662 sind,
wie es in 7 gezeigt
ist, in einer herkömmlichen
Anordnung ausgebildet. Diese zeigt als ein Beispiel die Anordnung
einer gestapelten Zelle, die auf den Bitleitungen 631-634 Kondensatoren
bildet. Diese Zellen sind so angeordnet, daß die Wortleitungen 621-624 und
die Bitleitungen 631-634 orthogonal zueinander liegen,
und gestapelte Kondensatoren 74 derselben Größe auf Kondensatorkontakten 75 angeordnet
sind. Jeder Source-Drain-Bereich 73 ist durch Kontakte 75 mit
einem gestapelten Kondensator 74 verbunden, und Bitleitungen 631-634 sind durch
Kontakte 72 verbunden. Somit weisen alle Speicherzellen
denselben Aufbau auf, und alle Kondensatoren weisen dieselbe Kapazität auf.
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Der oben erwähnte Halbleiterspeicher weist entlang
der Bitleitungen 631-634 eine verringerte parasitäre Kapazität auf, wenn
eine der Speicherzellen 613, 614, 615 und 616 durch
den Wortleitungs-Dekodierer 65 ausgewählt wird, da jede Bitleitung
durch den Steuerkreis 69 in zwei Leitungen geteilt ist.
Infolgedessen verlängert
sich eine Ansprechzeit für
einen Zugriff auf Speicherzellen 613, 614, 615 und 616. Wenn
jedoch durch den Wortleitungs-Dekodierer 65 eine der Speicherzellen 611, 612, 617 und 618 ausgewählt wird,
teilt der Steuerkreis 69 die dazugehörigen Bitleitungen 631-634 nicht
in zwei Leitungen. Infolgedessen verlängert sich eine Ansprechzeit
in diesem Fall nicht. Deshalb gibt es bei dieser herkömmlichen
Speichervorrichtung eine Vielzahl von Ansprechzeiten. Als eine Gegenmaßnahme muß die Betriebszeit
der Leseverstärker 641, 642 entsprechend
der Signaldifferenz geändert
werden, was zu einem komplizierten Schaltkreis führt. Da auch der Mindestwert
des Lesesignals gleich demjenigen in dem Fall ist, in dem die Bitleitungen 631-634 nicht
geteilt sind, muß der
Mindestwert der Zellenkapazität ebenfalls
gleich demjenigen in dem Fall sein, in dem die Bitleitungen 631-634 nicht
in eine Vielzahl von Leitungen geteilt sind.
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Demgegenüber liegt der vorliegenden
Erfindung die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung
gemäß dem Oberbegriff
von Anspruch 1 zu schaffen, die in der Lage ist, mit derselben Ansprechzeit
auf alle ihre Speicherzellen zuzugreifen.
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Diese Aufgabe wird erfindungsgemäß durch Anspruch
1 gelöst.
Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.
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Bevorzugt ist es vorgesehen, daß die Halbleitervorrichtung
der vorliegenden Erfindung eine Bitleitung, eine erste mit der Bitleitung
verbundene Speicherzelle, wobei die erste Speicherzelle einen ersten
Kondensator zur Datenspeicherung aufweist, wobei der erste Kondensator
eine erste Kapazität aufweist,
und eine zweite mit der Bitleitung verbundene Speicherzelle aufweist,
wobei die zweite Speicherzelle einen zweiten Kondensator zur Datenspeicherung
aufweist, wobei der zweite Kondensator eine zweite Kapazität aufweist,
und sich die erste Kapazität
von der zweiten Kapazität
unterscheidet. Deshalb kann eine Zugriffszeit für das Zugreifen auf die erste
Speicherzelle gleich einer Zugriffszeit für das Zugreifen auf die zweite
Speicherzelle gemacht werden, da sich die erste Kapzität um ein
vorher festgelegtes Ausmaß von
der zweiten Kapazität
unterscheidet.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die oben erwähnte und andere Aufgaben und
Merkmale der vorliegenden Erfindung gehen aus der folgenden Beschreibung
in Verbindung mit den beigefügten
Zeichnungen deutlicher hervor.
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Es zeigen:
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1 eine
Prinzipskizze, die einen Halbleiterspeicher gemäß einer ersten Ausführungsform
der vorliegenden Erfindung zeigt;
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2(A) eine
Darstellung, die die Anordnung von Speicherzellen zeigt, die in
dem in 1 gezeigten Halbleiterspeicher
verwendet werden;
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2(B) und 2(C) Querschnittsansichten des
in 2(A) gezeigten Aufbaus;
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3 eine
Prinzipskizze, die einen Halbleiterspeicher gemäß einer zweiten Ausführungsform der
vorliegenden Erfindung zeigt;
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4(A) und 4(B) Schaltkreisdiagramme
jeder der beiden in 3 gezeigten
Speicherzellenarten;
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5(A) eine
Darstellung, die die Anordnung von Speicherzellen zeigt, die in
dem in 3 gezeigten Halbleiterspeicher
verwendet werden;
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5(B) und 5(C) Querschnittsansichten des
in 5(A) gezeigten Aufbaus;
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6 eine
Prinzipskizze, die einen herkömmlichen
Halbleiterspeicher zeigt; und
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7 eine
Darstellung, die die Anordnung von Speicherzellen zeigt, die in
dem in 6 gezeigten herkömmlichen
Halbleiterspeicher verwendet werden.
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Der in 1 gezeigte
Halbleiterspeicher weist eine Vielzahl von Speicherzellen 2101-2116, die
in Form einer Matrix mit Reihen und Spalten angeordnet sind, eine
Vielzahl von Wortleitungen 251-258, um basierend auf einem
Wortleitungs-Dekodierer 25 eine Spalte von Speicherzellen 2101-2116 auszuwählen, und Speicherzellenbereiche 261-264 auf,
von denen jeder eine Spalte von Speicherzellen 2101-2116 enthält und eine
Vielzahl von Bitleitungen 231-234 zur Datenübertragung
von den Speicherzellen 2101-2116 aufweist, die durch den
Wortleitungs-Dekodierer 25 ausgewählt werden. Ein Paar Bitleitungen 231, 232 und 233, 234 sind
mit Leseverstärkern 241 bzw. 242 verbunden.
Der Wortleitungs-Dekodierer 25 ist mit einer Adressenleitung 22 und
mit allen Wortleitungen 251-258 verbunden. Die Leseverstärker 241 und 242 und
der Wortleitungs-Dekodierer 25 sind in peripheren Bereichen der
Zellenbereiche 261-264 angeordnet. Die Leseverstärker 241 und 242 sind
alternativ auf der linken Seite des Speicherzellenbereichs 261 bzw.
auf der rechten Seite des Speicherzellenbereichs 264 angeordnet.
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Eine Vielzahl von MOS-Transistoren 271 und 272, 273 und 274 und 275 und 276 ist
zwischen den Speicherzellenbereichen 261 und 262,
den Speicherzellenbereichen 262 und 263 bzw. den
Speicherzellenbereichen 263 und 264 vorgesehen,
um den in den Bitleitungen 231-234 fließenden Ladungs- und Entladungsstrom
zu verringern. Jede der Bitleitungen 231-234 ist durch
die MOS-Transitoren 271-276 gleichmäßig in vier Leitungen aufgeteilt.
Jeder der MOS-Tranistoren 271, 273 und 275 ist
mit einer zugehörigen
Signalleitung 291a, 292a bzw. 293a verbunden,
und jeder der MOS-Tranistoren 272, 274 und 276 ist
mit einer zugehörigen
Signalleitung 291b, 292b bzw. 293b verbunden.
Wenn durch den Wortleitungs-Dekodierer 25 eine bestimmte
Wortleitung 251-258 ausgewählt wird, werden die angrenzend
an jede Speicherzelle und auf der gegenüberliegenden Seite ihres dazugehörigen Leseverstärkers angeordneten
Schalter 271-273 nichtleitend gemacht. Wenn durch den Wortleitungs-Dekodierer 25 zum
Beispiel die Speicherzelle 2114 aüsgewählt wird, wird der mit der
Signalleitung 293a verbundene MOS-Transistor 275 nichtleitend
gemacht, um die Betriebslänge
der Bitleitung 233 auf ein Viertel ihrer Gesamtlänge zu verringern.
Daher beträgt
der Ladungs- und Entladungsstrom etwa 5/8 desjenigen im Falle des
Nichtvorhandenseins des MOS-Transitors 275.
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Jede der Speicherzellen 2101-2116 weist
einen MOS-Transistor und einen Kondensator auf, und jeder der Kondensatoren
weist als eine Funktion der parasitären Kapazität entlang der Bitleitungen 231-234 eine
unterschiedliche Kapazität
auf. Die Speicherzelle 2104 weist zum Beispiel den kleinsten Kondensator
C1 auf, da die parasitäre
Kapazität
der Bitleitung 231 am geringsten ist, wenn der MOS-Transistor 272 nicht-leitend
gemacht wird und die Speicherzelle 2104 durch den Wortleitungs-Dekodierer 25 ausgewählt wird.
Die Speicherzelle 2108 weist einen Kondensator C2 auf,
der größer ist
als der Kondensator C1 der Speicherzelle 2104, da die parasitäre Kapazität der Bitleitung 231 größer wird, wenn
der MOS-Transitor 274 nichtleitend gemacht wird und die
Speicherzelle 2108 durch den Wortleitungs-Dekodierer 25 ausgewählt wird. Ähnlich weist die
Speicherzelle 2112 einen Kondensator C3 auf, der größer ist
als der Kondensator C2, und die Speicherzelle 2116 weist
den größten Kondensator
C4 auf. Wenn die parasitäre
Kapazität
der Bitleitung am geringsten ist, ist der kleinste Kondensator C1
vorgesehen, die Bitleitung langsam zu laden oder zu entladen, um
die ensprechenden Bitleitungen in einer bestimmten Zeit zu laden
oder zu entladen, und wenn die parasitäre Kapazität der Bitleitung größer oder am
größten ist,
ist der größere oder
größte Kondensator
C2, C3 oder C4 vorgesehen, die Bitleitung schnell zu laden oder
entladen, um die ensprechenden Bitleitungen in einer bestimmten
Zeit zu laden oder zu entladen. Infolgedessen kann die Zugriffszeit zum
Auslesen von Daten aus den verschiedenen Speicherzellen 2104, 2108, 2112 und 2116 gleich
gemacht werden. Somit ist die Kapazität des Zellen-Kondensators vorzugsweise
proportional zur parasitären
Bitleitungs-Kapazität,
wie C1 : C2 : C3 : C4 = PCL1 : PCL2 : PCL3 PCL4 eingestellt. Jedes
der PCL1, PCL2, PCL3 und PCL4 geben eine parasitäre Kapazität der Bitleitung 231 an,
wenn die Transistoren 272 nicht-leitend sind, die Transistoren 274 nicht-leitend
sind, die Transistoren 276 nicht-leitend sind, bzw. alle
Transistoren 272, 274 bzw. 276 leitend sind.
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2(A) zeigt
die Anordnung der Speicherzellen, die in dem in 1 gezeigten Halbleiterspeicher verwendet
werden. Der Aufbau der Speicherzelle entspricht der gestapelten
Zellenart, bei der Kondensatoren 141 und 142 auf
Bitleitungen 231-234 ausgebildet sind. Die Speicherzelle
ist so ausgebildet, daß die
Wortleitungen 257 und 258 orthogonal zu den Bitleitungen 231-234 sind,
und gestapelte Kondensatoren 141 und 142 mit einer
Größe, die
proportional zur Kapazität
der Bitleitungen ist, auf Kondensatorkontakten 15 angeordnet
sind. Jeder Source-Drain-Bereich 16 ist durch die Kondensatorkontakte 15 mit
den gestapelten Kondensator 141 und 142, und durch
Kontakte 17 mit den Bitleitungen 231-234 verbunden. 2(B) und 2(C) zeigen je eine Querschnittsansicht
entlang der Linien a-a' und b-b' gemäß 2(A). Diese Figuren zeigen
den Speicherzellenbereich 264, in dem der Source-Drain-Bereich
auf einem Halbleitersubstrat 11 ausgebildet ist, ein Feld-Isolator
auf einem Halbleitersubstrat 11 ausgebildet ist, jede der
Wortleitungen 257 und 258 über einen (in 2(B) nicht gezeigten) Gate-Isolator auf
einem Halbleitersubstrat 11 ausgebildet ist, und der gestapelte
Kondensator 141 oberhalb der Wortleitung 257 und
der Bitleitung 231 ausgebildet und über den Kondensatorkontakt 15 mit dem
Source-Drain-Bereich verbunden ist, wobei zwischen einer Gegenelektrode 12 und
dem gestapelten Kondensator 141 eine Kapazität hergestellt
wird.
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3 ist
eine Prinzipskizze, die einen Halbleiterspeicher gemäß einer
zweiten Ausführungsform der
vorliegenden Erfindung zeigt. Dieser Halbleiterspeicher weist eine
Vielzahl von Speicherzellen 3101-3116, die in Form einer
Matrix mit Reihen und Spalten angeordnet ist, eine Vielzahl von
Wortleitungen 351-358 zum
Auswählen
einer Spalte von Speicherzellen 3101-3116, und Zellenbereiche 361 und 362 auf,
die eine Vielzahl von Speicherzellen 3101-3116 enthalten
und eine Vielzahl von Bitleitungen 331-334 zur Datenübertragung
von den Speicherzellen 3101-3116 aufweisen, die durch einen Wortleitungs-Dekodierer 35 ausgewählt werden.
Ein Paar Bitleitungen 331 und 333, und 332 und 334 sind mit
Leseverstärkern 341 bzw. 342 verbunden.
Die Wortleitungen 351-358 sind mit dem Wortleitungs-Dekodierer 35 verbunden,
und der Wortleitungs-Dekodierer 35 ist mit einer Adressenleitung 38 verbunden.
Die Leseverstärker 341 und 342 und
der Wortleitungs-Dekodierer 35 sind in peripheren Bereichen
der Zellenbereiche 361 und 362 angeordnet. Die
Leseverstärker 341 und 342 sind
alternativ auf den linken und rechten Seiten der Zellenbereiche 361 bzw. 362 angeordnet.
Die Bitleitungen 331 und 333 sind mit dem linken
Leseverstärker 341 verbunden, und
die Bitleitungen 332 und 334 sind mit dem rechten
Leseverstärker 342 verbunden,
und die Speicherzellen 3101-3116 sind diagonal angeordnet
(vgl. 1989 ISSCC, Seiten 248-249, "A 45 ns 16 Mb DRAM with a Triple-Well
Structure").
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Bei dieser Ausführungsform verringert auch ein
zwischen den Speicherzellenbereichen 361 und 362 vorgesehener
Schalter-Schaltkreis 37 den
in den Bitleitungen 331-334 fließenden Ladungs- und Entladungsstrom.
Jede der Bitleitungen 331-334 ist durch den Schalter-Schaltkreis 37 in
zwei Leitungen geteilt.
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4(A) und 4(B) zeigen den Aufbau jeder der
in 3 gezeigten Speicherzellen.
Die Speicherzellen 3101, 3102, 3105, 3106, 3111, 3112, 3115 und 3116 weisen
einen solchen Aufbau auf, wie er in 4(B) gezeigt
ist, so daß jede
dieser Speicherzellen eine ganze Bitleitung 331-334 lädt. Deshalb
weist jede dieser Speicherzellen zum schnellen Laden der Bitleitungen 331-334 einen
Transistor TR1 und einen größeren Kondensator
C12 auf. Die Speicherzellen 3103, 3104, 3107, 3108, 3109, 3110, 3113 und 3114 weisen
einen solchen Aufbau auf, wie er in 4(A) gezeigt
ist, so daß jede
dieser Speicherzellen die Hälfte
einer Bitleitung 331-334 lädt. Deshalb weist jede dieser
Speicherzellen zum langsamen Laden der Bitleitungen 331-334 einen Transistor
TR1 und einen kleineren Kondensator C11 auf.
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5(A) ist
eine Darstellung, die die Anordnung des Speicherzellenbereichs 361 zeigt,
der in dem in 3 gezeigten
Halbleiterspeicher verwendet wird. Der Aufbau der Speicherzelle
entspricht der gestapelten Zellenart, bei der Kondensato ren, wie
im Falle von 2(A), oberhalb
von Bitleitungen 331-334 ausgebildet sind. Die Wortleitungen 351-354 und
die Bitleitungen 331-334 sind orthogonal zueinander, und
die gestapelten Kondensatoren C11 und C12 mit einer Größe, die
proportional zur zugehörigen
Kapazität
der Bitleitungen ist, sind auf Kondensatorkontakten 45 angeordnet.
Bei diesem Beispiel sind, da die Bitleitungen 331-334 abwechselnd
und die Speicherzellen diagonal angeordnet sind, Kondensatoren mit
einer großen
Fläche
und Kondensatoren mit einer kleinen Fläche in der Richtung der Bitleitungen
angeordnet. Infolgedessen kann, obwohl der Bereich geladen wird,
eine rechtwinklige Form beibehalten werden (vgl. 1991 "Electronic Information
Communication Learned Society Spring Season National Convention", Dokument Nr. C-665).
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5(B) und 5(C) sind Querschnittsansichten
entlang der Linien a-a' und
b-b' gemäß 5(A). Diese Figuren zeigen
den Speicherzellenbereich 361, in dem der Source-Drain-Bereich 40 auf
einem Halbleitersubstrat 11 ausgebildet und über einen Kontakt 44 mit
der Bitleitung 331 verbunden ist, ein Feld-Isolator 13 auf
einem Halbleitersubstrat 11 ausgebildet ist, jede der Wortleitungen 351-354 über einen
(in 5(B) nicht gezeigten)
Gate-Isolator oder direkt auf einem Halbleitersubstrat 11 ausgebildet
ist, und die gestapelten Kondensatoren 41 und 42 oberhalb
der Wortleitung 351-354 und der Bitleitung 331 ausgebildet
und über
den Kondensatorkontakt 45 mit dem Source-Drain-Bereich 40 verbunden
sind, wobei zwischen der Gegenelektrode 12 und den gestapelten
Kondensatoren 41 und 42 eine Kapazität hergestellt
wird.
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Wie oben beschrieben, werden entsprechend
der vorliegenden Erfindung, im Gegensatz zur herkömmlichen
Zellenanordnung, bei der die Zellenverstärker abwechselnd angeordnet
sind und eine Bitleitung durch MOS-Transistoren in eine Vielzahl von
Leitungen geteilt ist, die folgenden Vorteile erzielt:
- 1. Da der Zellen-Kondensator eine zur parasitären Bitleitungs-Kapazität proportional
gesetzte Kapazität
aufweist, werden alle Signale aus den Zellen zueinander gleich.
Infolgedesesen ist eine Anpassung der Lesezeit nicht notwendig,
was eine Vereinfachung des Schaltkreises ermöglicht.
- 2. In dem Fall, in dem eine Bitleitung in m Leitungssegmente
geteilt ist, sind alle Lesesignale durch das Herstellungsverfahren
mit Kondensatorengleichheit {(½m)(m
+ 1)Cbb + Cbs}/(Cbb + Cbs) mal so groß, wie wenn die Bitleitung
ungeteilt ist, wodurch das Herstellungsverfahren eines Zellen-Kondensators
vereinfacht wird.
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Hier ist Cbb = der durch die Bitleitung
beigetragene Teil der Bitleitungs-Kapazität, und
Cbs = der durch
den Leseverstärker
beigetragene Teil der Bitleitungs-Kapazität.
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Es ist festzuhalten, daß der Aufbau
der Speicherzelle der gestapelten Zellenart, bei der Kondensatoren
auf Bitleitungen angeordnet sein können, der gestapelten Zellenart,
bei der Kondensatoren unterhalb der Bitleitungen angeordnet sein
können,
der gefurchten Zellenart, bei der Kondensatoren in Löchern ausgebildet
sind, die in einem Halbleitersubstrat festgelegt sind, oder der
ebenen Zellenart, bei der Kondensatoren auf der Oberfläche des
Halbleitersubstrats ausgebildet sind, entsprechen kann.