KR100201736B1 - 비트라인의 기생용량을 상쇄하기 위한 메모리 셀들을갖는반도체장치 - Google Patents

비트라인의 기생용량을 상쇄하기 위한 메모리 셀들을갖는반도체장치 Download PDF

Info

Publication number
KR100201736B1
KR100201736B1 KR1019960001999A KR19960001999A KR100201736B1 KR 100201736 B1 KR100201736 B1 KR 100201736B1 KR 1019960001999 A KR1019960001999 A KR 1019960001999A KR 19960001999 A KR19960001999 A KR 19960001999A KR 100201736 B1 KR100201736 B1 KR 100201736B1
Authority
KR
South Korea
Prior art keywords
memory cell
bit line
capacitor
bit
memory
Prior art date
Application number
KR1019960001999A
Other languages
English (en)
Other versions
KR960030236A (ko
Inventor
다카노리 사에키
Original Assignee
가네꼬 히사시
닛폰 덴키 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛폰 덴키 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960030236A publication Critical patent/KR960030236A/ko
Application granted granted Critical
Publication of KR100201736B1 publication Critical patent/KR100201736B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell

Abstract

다이내믹 랜덤 억세스 메모리(DRAM)와 같은 반도체 메모리는 비트라인들을 따라 있는 기생용량의 영향을 상쇄하기 위해 설계된 메모리 셀들을 가지고 있다. 한 실시예에서, 한 무리의 메모리 셀들중 비트 저장 캐패시터들이 제2의 메모리 셀들 내에 있는 비트 저장 캐패시터의 용량 값과 다르게 되어지도록 선택된 용량 값을 가지고 있다.
양호한 실시예에서, 주어진 비트 저장 캐패시터의 용량 값이 비트라인을 따라 측정된 것 처럼, 감지 증폭기에 있는 관련된 메모리 셀의 거리 함수로서 선택되어 진다. 발명의 실세 응용으로부터 얻어질 수 있다. 실시예들은 본 발명의 원리와 종래의 기술에 익숙한 기술자들이 여러 가지 실시예들에 있어서 그 발명을 사용할 수 있게 하는 실질적인 응용을 설명하기 위해서 특별한 용도에 알맞게 된 여러 가지 수정들과 함께 선택되어지고 서술되어졌다. 그리고, 본 발명의 범위는 여기에 첨부된 청구항과 그것과 동등한 것에 의해 정의되어 지도록 만들어졌다.

Description

비트 라인의 기생용량을 상쇄하기 위한 메모리 셀들을 갖는 반도체 장치
제1도는 본 발명의 최초의 구현에 따른 반도체 메모리를 도시한 개략도.
제2(a)도는 제1도의 반도체 메모리 내에서 사용되는 메모리 셀들의 구조를 도시한 도면.
제2(b)도 및 제2(c)도는 제2(a)도에 있는 구조의 단면도.
제3도는 본 발명의 제2의 실시예에 따른 반도체 메모리를 도시한 개략도.
제4(a)도 및 제4(b)도는 제3도에 있는 두가지 형태의 메모리 셀에 대한 회로도.
제5(a)도는 제3도에 있는 반도체 메모리에서 사용되는 메모리 셀들의 구조를 도시한 도면.
제5(b)도는 제5(c)도에 제5(a)도에 있는 구조의 단면도.
제6도는 종래의 반도체 메모리를 도시한 도면.
제7도는 제6도에 있는 종래의 반도체에서 사용되는 메모리 셀들의 구조를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
27 : MOS 트랜지스터 38 : 어드레스 라인
65 : 워드라인 디코더 69 : 제어 회로
342 : 감지 증폭기
[발명의 배경]
[발명의 분야]
본 발명은 반도체 메모리 장치 특히, 비트 라인들을 따라 있는 기생 용량(parasitic capacitance)을 상쇄시키기 위해 설계된 메모리 셀들을 갖는 반도체 장치와 관련된 것이다.
[종래의 기술]
최근에는 다이내믹 랜덤 억세스 메모리(DRAM)는 큰 용량을 가진 메모리 장치로서 널리 사용되어지고 있다. 그러나, 이러한 메모리 장치들은 기다란 비트 라인들을 가지고 있으며 그러므로, 전력 소비가 비교적 크다. 이 문제를 해결하기 위해, 한 반도체 메모리가 일본 Raid-Laid-Open Hei 5-54633에서 제한되어 졌었다. 이 반도체 메모리는 MIS(metal insulator semi-conductor) 트랜지스터와 한 개의 캐패시터를 이용한 DRAM 이다. 이 반도체 메모리의 개략도가 제6도에 도시되어 있다.
이 반도체 메모리는 열과 행을 갖는 행렬 형태로 배열된 다수의 메모리 셀들(611-618)과, 다수의 메모리 셀들(611-618)에서 한 번에 한 개의 행이 선택되어지는 것을 허락하는 다수의 워드라인들(621-624)과, 메모리 셀들(611-618)을 포함하고, 워드 라인들(621-624)에 의해 선택된 메모리셀들(611-618)의 데이터 전송을 위해 다수의 비트 라인들(631-634)을 포함하는 셀 어레이들(661,662)로 구성된다.
비트 라인들(631,632), (633,634)의 각 쌍은 각각 감지 증폭기(641), (642)와 연결되어 있다. 워드 라인들 (621-624)은 워드라인 디코더(65)와 메모리 셀들(611-618)에 연결되어 있다. 워드라인 디코더(65)의 요소들은 어드레스 라인(68)에 연결되어 있다. 감지 증폭기(641), (642)와 워드라인 디코더(65)는 셀 어레이(661), (662)의 주변 영역에 증착되어 있다.
이 메모리 장치는 다수의 금속 산화물 반도체(metal oxide semiconducto: MOS) 트랜지스터를 갖고 있는 스위치 회로(67)를 가지고 있다. 그 스위치 회로는 비트 라인들 (631-634)내에서 흐르는 충전과 방전 전류를 줄이기 위해 메모리 셀 어레이들(661), (662) 사이에 있다. 셀 어레이(662)의 오른쪽에 있는 감지 증폭기(642)에 차례로 연결되어 있는 비트라인들(633), (634)에 접속된 스위치 회로(67)는 신호라인(67a)에 연결되어 있다. 반면에 셀 어레이(661)의 왼쪽에 있는 감지 증폭기(641)에 차례로 연결되어 있는 비트 라인들(631), (632)에 접속된 스위치 회로(67)는 신호 라인(676)에 연결되어 있다. 워드 라인(623), (624)중 한 개가 워드 라인 디코더(65)에 의해 선택되어질 때, 제어 회로(69)는 스위치 회로(67)내의 MOS 트랜지스터(671), (672)를 비전도성으로 만든다. 더욱이, 워드 라인들(621), (622)들중 하나가 워드라인 디코더(65)에 의해 선택될 때, 제어 회로(69)는 스위치 회로(67)내의 MOS 트랜지스터(673), (674)를 비전도성으로 만든다. 이러한 경우에서는 비트 라인들(631-634)내에 흐르는 충전 및 방전 전류는 MOS 트랜지스터(671-674)가 없을 때에 흐르는 전류의 약3/4이다.
제7도에 있는 메모리 셀 어레이들(661), (662)은 종래의 구조로 구성되어 있다. 이것은 비트 라인들(631-634)에 있는 캐패시터를 구성하는 적층 셀의 구조를 보여주고 있다. 이 셀들은 그런 형태로 배열되어 있어서 워드라인(621-624)과 비트라인(631-634)은 서로 직교하며, 같은 크기의 적층 캐패시터(74)들은 캐패시터 접촉부(75)에 배치되어 있다. 각각의 소스-드레인 영역(73)은 접촉부(75)에 의해 적층 캐패시터(74)에 연결되어 있으며, 비트라인(631-634)은 접촉부(72)에 의해 연결되어 있다. 모든 메모리 셀들은 같은 구조를 가지고 있으며, 모든 패캐시터들은 같은 용량을 가지고 있다.
앞에서 언급한 종래의 반도체 메모리의 메모리 셀들(631, 614, 615, 616)중 하나가 워드라인 디코더(65)에 의해 선택될 때, 비트 라인들(631-634)을 따라 감소된 기생 용량을 가지게 된다. 그 이유는 각 비트라인이 제어 회로(69)에 의해 두 라인으로 나누어지기 때문이다. 결과적으로 메모리 셀들(613, 614, 615, 616)에 억세스하는 응답 시간이 늘어난다. 그러나, 메모리 셀들(611, 612, 617, 618)중 하나가 워드라인 디코더(65)에 의해 선택될 때, 제어 회로(69)는 관련 비트라인(631-634)을 두 개의 라인으로 나눈다. 결과적으로 이 경우에서는 응답시간이 증가하지 않는다. 그러므로, 많은 응답 시간들이 이러한 종래의 메모리 장치에 존재하게 된다. 대책으로서 감지 증폭기(641), (642)의 동작 시간이 신호 차이에 따라 바뀌어져야 된다. 이것은 복잡한 회로를 도입하게 된다. 역시, 판독 신호의 최소 값이 비트 라인들(631-634)이 나누어지지 않을 경우의 최소 값과 같기 때문에, 셀 용량의 최소 값은 비트 라인들(631, 634)이 다수의 라인들로 나누어지지 않은 경우의 값과 같아야만 한다.
[발명의 요약]
본 발명의 목적은 같은 응답시간을 가지고 있는 모든 메모리 셀들을 억세스할 수 있는 반도체 메모리 장치를 제공하는 것이다.
위의 목적을 달성하기 위해 본 발명의 반도체 장치는 비트 라인과 비트 라인에 연결된 제1메모리 셀과 비트 라인에 연결된 제2메모리 셀로 구성되어 있다.
상기 제1메모리 셀은 데이터 저장을 위해 제1캐패시터를 가지고 있으며, 상기 제1캐패시터는 제1용량을 가지고 있다.
상기 제2메모리 셀은 데이터 저장을 위해 제2캐패시터를 가지고 있으며, 상기 제2 캐패시터는 제2용량을 가지고 있다. 그리고, 제1용량과 제2용량은 다르다. 그러므로, 제1메모리 셀을 억세스하는 시간은 제2메모리 셀을 억세스 하는 시간과 같아질 수 있다. 그 이유는 제1용량은 제2용량과 이미 결정된 양만큼 다르기 때문이다.
[양호한 실시예들에 관한 설명]
제1도에 나타난 반도체 메모리는 열과 행을 갖는 행렬 형태로 배열된 다수의 메모리 셀들(2101-2116)과 워드 라인 디코더(25)에 근거하여 메모리 셀들(2101-2116)중 한 칼럼을 선택하기 위한 다수의 워드 라인들(251-258)과, 메모리 셀들(2101-2116)중 한 칼럼을 가지고 있고, 워드 라인 디코더(25)에 의해 선택된 메모리 셀들(2101-2116)의 데이터를 전송하기 위한 다수의 비트 라인들(231-234)을 포함하는 메모리 셀 어레이들(261-264)로 구성되어 있다. 비트 라인들(231, 232)과 (233, 234)들중 한 쌍은 각각 감지 증폭기(241), (242)에 연결되어져 있다. 워드 라인 디코더(25)는 어드레스 라인(22)과 모든 워드 라인들(251-258)에 연결되어 있다. 감지 증폭기(241), (242)와 워드 라인 디코더(25)는 셀 어레이들(261-264)의 주변 영역들에 증착되어 있다. 감지 증폭기(241)와 (242)는 각각 메모리 셀들(261)의 왼쪽과 메모리 셀 어레이들(246)의 오른쪽에 배열되어 있다.
다수의 MOS 트랜지스터들(271, 272), (273, 274), (275, 276)은 비트 라인들(231-234)에서 흐르는 충전과 방전 전류를 감소시키기 위해 메모리 셀 어레이들의 쌍인(261)과 (262), (262)와 (263), (263)과 (264) 사이에서 제공되어진다. 비트라인들(231-234)중 각각은 MOS 트랜지스터들(271-276)에 의해 똑같이 4개의 라인으로 나누어진다. 각각의 MOS 트랜지스터(271), (273), (275)는 관련 신호라인(291a), (292a), (293a)에 각각 연결되었으며, 각 MOS 트랜지스터(272), (274), (276)는 각각 관련 신호 라인(291b), (292b), (293b)에 연결되어 있다. 주어진 워드 라인 (251-258)이 워드라인 디코더(25)에 의해 선택되었을 때, 각 메모리 셀의 근처와 관련 감지 증폭기의 반대쪽에 위치한 스위치(291-293)들은 비전도성이 된다. 예를들면, 메모리 셀(2114)이 워드라인 디코더(25)에 의해 선택되었을 때, 신호라인(283a)에 연결된 MOS 트랜지스터(275)는 비트라인(233)의 동작 길이를 총 길이의 1/4로 줄이기 위해 비전도성이 된다. 충전과 방전전류는 MOS 트랜지스터(27)가 없는 경우보다 약 6/8 배이다.
메모리 셀들(2101-2116)의 각각은 한 개의 MOS 트랜지스터와 한 개의 캐패시터를 포함하며, 각각의 캐패시터는 비트라인들(231-234)을 따라 기생용량을 나타내는 다른 용량을 가지고 있다. 예를들면, 비트라인(231)의 기생용량은 MOS 트랜지스터(272)가 비전도성이고 메모리 셀(2104)이 워드라인 디코더(25)에 의해 선택되었을 때, 가장 작기 때문에 메모리 셀(2104)은 가장 작은 캐패시터(C1)를 갖는다. MOS 트랜지스터(274)가 비전도성이고, 메모리 셀(2108)이 워드라인 디코더(231)의 기생용량은 더 커지기 때문에, 메모리 셀(2108)은 메모리 셀(2104)의 캐패시터(C1)보다 더 큰 캐패시터(C2)를 가지고 있다. 이와 비슷하게, 메모리 셀(2112)은 캐패시터(C2)보다 큰 캐패시터(C3)를 가지고 있으며, 메모리 셀(2116)은 가장 큰 캐패시터(C4)를 가지고 있다. 비트 라인의 기생용량이 가장 작을 때, 가장 작은 캐패시터(C1)는 비트라인을 천천히 충전 또는 방전시킨다. 비트 라인의 기생용량이 더 크거나 또는 가장 클 때, (C2), (C3), (C4)는 비트 라인을 빨리 충전 또는 방전시킨다. 결과적으로, 여러가지 메모리 셀들(2104), (2108), (2112), (2116)로부터 데이터를 판독하기 위한 엑세스 시간은 똑같이 되어질 수 있다. 그리하여 셀 캐패시터는 그 용량을 C1:C2:C3:C4 = PCL1:PCL2:PCL3:PCL4 와 같이 기생 비트라인 용량에 비례하여 설정하는게 좋다. 각 PCL1, PCL2, PCL3, PCL4 는 트랜지스터(272)가 전도성일 때 트랜지스터(274)가 비전도성일 때 트랜지스터(276)가 비전도성일 때와 모든 트랜지스터(272), (274), (276)이 전도성일 때의 각각에 대해 비트라인(231)의 기생 용량을 나타낸다.
제2(a)도는 제1도의 반도체 메모리내에서 사용된 메모리 셀들의 구조를 보여주고 있다. 메모리 셀의 구조는 캐패시터(141), (142)가 비트 라인들(231-234)위에 형성되어진 적층 셀형이다. 메모리 셀이 그러한 형태로 구성되어 있기 때문에 워드라인(257), (258)은 비트라인들(231-234)과 직교하며, 비트라인들의 용량과 비례하는 적층 캐패시터들(141), (142)은 캐패시터 접촉부(15)위에 증착되어 있다. 각 소스-드레인 영역(16)은 캐패시터 접촉부(15)에 의해 적층 캐패시터들(141), (142)에 연결되었으며, 접촉부(17)에 의해 비트라인들(231-234)에 연결되어 있다. 제2(b)와 제2(c)도는 제2(a)도의 라인(a-a')과 (b-b')을 따라 취해진 단면도이다. 이 그림들은 메모리 셀 어레이(264)를 도시하고 있다. 상기 메모리 셀 (264)에서는, 피일드 절연체와 소스-드레인 영역이 반도체 접착 기면(11)에 형성되고, 각 워드라인들(257), (258)은 게이트 절연체를 통해 반도체 접착 기면(11)에 형성되며, 적층 캐패시터(141)는 워드라인(257)과 비트 라인(231)위에 형성되며, 카운터 전극(12)과 적층 캐패시터(141) 사이에 설정된 용량을 가지고 있는 캐패시터 접촉부(15)를 통해 소스-드레인 영역에 연결되어 있다.
제3도는 본 발명의 두 번째 실시예에 따라 반도체 메모리를 도시한 개략도이다. 이 반도체 메모리는 행과 열을 기준 행렬 형태로 배열된 다수의 메모리 셀들(3101-3116)과 메모리 셀들(3101-3116)중 한 칼럼을 선택하기 위한 다수의 워드라인들(351-358)과 다수의 메모리 셀들(3101-3116)을 포함하며, 워드라인 디코더(35)에 의해 선택된 메모리 셀들(31)의 데이터를 전송하기 위한 다수의 비트 라인들(331-334)을 포함하고 있는 셀 어레이들(361), (362)을 가지고 있다. 비트 라인들 쌍인(331, 333)과 (332, 334)은 각각 감지 증폭기에 연결되어 있다. 워드라인들(351-358)은 워드 라인 디코더(35)에 연결되었으며, 워드 라인 디코더(35)는 어드레스 라인(38)에 연결되어 있다. 감지 증폭기들(341), (342)과 워드 라인 디코더(35)는 셀 어레이들(361)과 (362)의 가장자리 영역에 증착되어 있다. 감지 증폭기들(341), (342)은 셀 어레이들(361), (362)의 왼쪽과 오른쪽에 각각 배열되어 있다. 비트 라인들(331)과 (333)은 왼쪽 감지 증폭기(34a)에 연결되어 있으며, 비트 라인들(332)과 (334)은 오른쪽 감지 증폭기(342)에 연결되어 있다. 메모리 셀들(3101-3116)은 대각선 형태로 배치되어 있다.
이 실시예에 있어서, 역시 메모리 셀 어레이(361)와 (362)사이에 제공된 스위치 회로(37)는 비트 라인들(331-334)내에서 흐르는 충전 및 방전 전류를 감소시킨다. 각각의 비트 라인(331-334)은 스위치 회로(37)에 의해 두 개의 라인으로 나누어진다.
제4(a)도와 제4(b)도는 메모리 셀들의 각각에 대한 구조를 보여주고 있다. 메모리 셀들(3101), (3102), (3105), (3106), (3111), (3112), (3115), (3116)은 제4(b)도에 있는 구조를 가지고 있으므로 각 메모리 셀은 전체 비트 라인(331-334)을 충전시키게 된다. 각 메모리 셀은 트랜지스터 TR1과 비트 라인(331-334)을 빨리 충전시키기 위한 큰 캐패시터(C12)를 가지고 있다. 메모리 셀들(3103), (3104), (3107), (3108), (3109), (3113), (3114)은 제4(b)도에 나타난 구조를 갖고 있기 때문에 각 메모리 셀은 비트 라인(331-334)의 반만 충전시킨다. 그러므로 그러한 메모리 셀은 한 개의 트랜지스터 TR1과 비트 라인(331-334)을 천천히 충전시키는 더 작은 캐패시터(C11)를 가지고 있다.
제5(a)도는 제3도에 있는 반도체 메모리에서 사용되는 메모리 셀 어레이의 구조를 나타낸 그림이다. 메모리 셀의 구조는 캐패시터들이 제2(a)도에 있는 것과같이 비트 라인들(331-334)위에 형성되진 적층 셀 형태이다. 워드 라인들(351-354)과 비트 라인들(331-334)은 서로 직교하며, 비트 라인들의 용량과 비례하는 스택 캐패시터들(C11, C12)은 캐패시터 접촉부(45)에 증착되어진다. 이 보기에서는, 비트 라인들(331-334)이 교대로 증착되고, 메모리 셀들은 대각선을 증착되며, 큰 영역과 작은 영역을 차지하고 있는 캐패시터들은 비트 라인들의 방향에 배열되어 있다. 결과적으로, 그 영역이 충전되더라도, 사각형태는 유지될 수 있다.
제5(b)도와 제5(c)도는 제5(a)도의 라인(a-a')과 (b-b')을 따라 취해진 단면도이다. 이 그림들은 메모리 셀 어레이(361)를 보여주고 있다. 상기 메모리 셀 어레이(361)에서는, 소스-드레인 영역(40)이 반도체 접착 기면(11) 위에 형성되고, 접촉부(44)에 의해 비트 라인(331)에 연결된다. 피일드 절연체도 접착 기면(11)위에 형성된다. 적층 캐패시터들(41)과 (42)는 워드 라인(351-354)과 비트 라인(331)위에 형성되며, 카운터 전극(12)과 적층 캐패시터들(41)과 (42) 사이에서 정해진 용량을 갖고, 캐패시터 접촉부(45)를 통해 소스-드레인 영역(40)과 연결된다.
앞에서 서술한 것처럼, 본 발명에 따르면, 셀 증폭기들이 교대로 증착되어 있고, 비트 라인이 MOS 트랜지스터를 통해 많은 라인들로 나누어지는 종래의 셀 어레이와는 달리, 다음 장점들이 얻어진다.
1. 셀 캐패시터들은 기생 비트 라인 용량과 비례하는 용량을 가지고 있기 때문에, 셀에서 나온 모든 신호들은 서로 동일하다. 결과적으로 감지 타이밍의 조정이 요구되지 않으며, 그것은 그 회로를 단순화 시킨다.
2. 한 개의 비트 라인이 m 개의 라인 세그먼트로 나누어지는 경우에는, 모든 판독신호들이 비트 라인들이 동일한 캐패시터 제조 방법에 의해 분리되지 않았을 때 만큼 큰,
{(1/2m)(m+1) Cbb+Cbs}/(Cbb+Cbs)
배가 된다. 그리하여 셀 캐패시터를 제조하는 방법을 빨리 추진시킬 수 있다.
Cbb = 비트 라인에 의한 비트라인 용량 성분
Cbs = 감지 증폭기에 의한 비트라인 용량 성분
메모리 셀의 구조는 캐패시터들이 비트 라인들 위에 증착되어 있는 적층된 셀 형태와, 캐패시터들이 비트 라인밑에 증착된 적층된 셀 형태와, 캐패시터들이 반도체 접착 기면 내에 있는 구멍들 안에 형성되어진 트렌치(trench) 셀 형태나 캐패시터들이 반도체 정착 기면의 표면 위에 형성된 플래너 셀 형태 중 하나가 된다는 사실을 명심해야 한다.
본 발명의 여러 가지 양호한 실시예에 대한 앞의 설명은 단지 실시예와 설명을 위해서만 제시되었다. 발표된 자세한 형태들로 그 발명을 제한하거나 그 형태만을 고집하기 위한 의도는 아니다. 위의 기술을 고려하여, 수정과 변화가 가능하거나, 발명의 실제 응용으로부터 얻어질 수 있다. 실시예들은 본 발명의 원리와 종래의 기술에 익숙한 기술자들이 여러 가지 실시예들에 있어서 그 발명을 사용할 수 있게 하는 실질적인 응용을 설명하기 위해서 특별한 용도에 알맞게 된 여러 가지 수정들과 함께 선택되어지고 서술되어졌다. 그리고 본 발명의 범위는 여기에 첨부된 청구항과 그것과 동등한 것에 의해 정의되어 지도록 만들어졌다.

Claims (7)

  1. 반도체 장치에 있어서, 제1과 제2비트 라인들과, 상기 제1과 제2비트 라인들 사이에서 연결된 스위치 회로와, 상기 제1비트 라인에 연결된 제1메모리 셀과, 상기 제2 비트 라인에 연결된 제2메모리 셀과, 상기 스위치 회로를 제어하는 제어회로를 포함하며, 상기 스위치 회로를 제어하는데 있어서, 상기 스위치 회로를 상기 제1메모리 셀이 억세스 되었을 때, 상기 스위치 회로는 상기 제1비트라인과 상기 제2비트라인을 분리시키기 위해 상기 제어회로에 의해 비 전도성이 되고, 상기 제2메모리 셀이 억세스 되었을 때, 상기 제2비트 라인을 상기 제1비트 라인에 연결시키기 위해 상기 제어 회로에 의해 전도성이 되도록 하고 있으며, 상기 제1메모리 셀을 억세스하는 제1억세스 시간이 상기 제2메모리 셀을 억세스하는 제2억세스 시간과 같은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1과 제2의 억세스 시간들은 상기 제1과 제2메모리 셀로부터 데이터를 판독하는 시간을 의미하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1메모리 셀은 제1트랜지스터와 제1캐패시터로 구성되어 있으며, 상기 제2메모리 셀은 제2트랜지스터와 제2캐패시터로 구성되는 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치에 있어서, 제1과 제2비트 라인들과, 제1과 제2비트 라인들 사이에 연결된 스위치 회로와, 상기 제1비트 라인과 상기 스위치 및 상기 제1비트 라인을 통해 상기 제2비트 라인에 연결된 감지 증폭기와, 제1용량을 가진 제1캐패시터를 포함하고 있으며, 상기 제1비트 라인에 연결된 제1메모리 셀과, 제2용량을 가진 제2캐패시터를 포함하고, 있으며, 상기 제2비트 라인에 연결된 제2메모리 셀과, 상기 스위치 회로를 제어하는 제어회로로 구성되어 있으며, 상기 제어 회로에 있어서는, 상기 제1메모리 셀이 억세스 되었을 때, 상기 스위치 회로는 상기 제1비트 라인과 제2비트 라인을 분리시키기 위해 상기 제어 회로에 의해 비 전도성이 되고, 상기 제2메모리 셀이 억세스 되었을 때, 상기 스위치 회로는 상기 제2비트 라인을 상기 제1비트 라인에 연결하기 위해 상기 제어회로에 의해 전도성이 되도록 하고 있으며, 상기 제1용량은 상기 제2 용량보다 더 작은 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1용량과 상기 제2용량의 비율은 상기 제1비트 라인의 제1기생용량과 상기 제1비트 라인과 상기 제2비트라인의 제2기생용량의 비율과 같은 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치에 있어서, 한 비트 라인과, 상기 비트 라인에 연결된 제1메모리 셀과, 상기 비트 라인에 연결된 제2메모리 셀을 포함하며, 상기 제1메모리 셀은 데이터 저장을 위해 제1캐패시터를 갖고 있으며, 상기 제1캐패시터는 제1용량을 갖으며, 상기 제2메모리 셀은, 데이터 저장을 위해 제2캐패시터를 갖고 있으며, 상기 제2캐패시터는 제2용량을 갖으며, 상기 제1용량은 상기 제2용량과는 다른 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제1메모리 셀을 억세스 하는 시간이 제2메모리 셀을 억세스하는 시간과 같은 것을 특징으로 하는 반도체 장치.
KR1019960001999A 1995-01-30 1996-01-30 비트라인의 기생용량을 상쇄하기 위한 메모리 셀들을갖는반도체장치 KR100201736B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7012257A JP2783271B2 (ja) 1995-01-30 1995-01-30 半導体記憶装置
JP95-12257 1995-01-30

Publications (2)

Publication Number Publication Date
KR960030236A KR960030236A (ko) 1996-08-17
KR100201736B1 true KR100201736B1 (ko) 1999-06-15

Family

ID=11800324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960001999A KR100201736B1 (ko) 1995-01-30 1996-01-30 비트라인의 기생용량을 상쇄하기 위한 메모리 셀들을갖는반도체장치

Country Status (5)

Country Link
US (1) US5801983A (ko)
JP (1) JP2783271B2 (ko)
KR (1) KR100201736B1 (ko)
DE (1) DE19603084B4 (ko)
TW (1) TW285739B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130142109A (ko) * 2010-10-29 2013-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016390A (en) * 1998-01-29 2000-01-18 Artisan Components, Inc. Method and apparatus for eliminating bitline voltage offsets in memory devices
JP2000019709A (ja) * 1998-07-03 2000-01-21 Hitachi Ltd 半導体装置及びパターン形成方法
US6292387B1 (en) * 2000-01-20 2001-09-18 Micron Technology, Inc. Selective device coupling
DE60137788D1 (de) * 2001-12-27 2009-04-09 St Microelectronics Srl Architektur einer nichtflüchtigen Phasenwechsel -Speichermatrix
DE10301856B4 (de) * 2003-01-17 2005-04-21 Infineon Technologies Ag Integrierter Speicher mit Trennschaltungen an Bitleitungs-Verkreuzungsstellen
DE10334125A1 (de) * 2003-07-25 2005-03-03 Infineon Technologies Ag Halbleiterspeichervorrichtung
US8824205B2 (en) 2005-04-11 2014-09-02 Micron Technology, Inc. Non-volatile electronic memory device with NAND structure being monolithically integrated on semiconductor
US7791976B2 (en) * 2008-04-24 2010-09-07 Qualcomm Incorporated Systems and methods for dynamic power savings in electronic memory operation
US8055958B2 (en) * 2008-12-11 2011-11-08 Samsung Electronics Co., Ltd. Replacement data storage circuit storing address of defective memory cell
WO2011096270A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101924231B1 (ko) * 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
US8883624B1 (en) 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
KR20160099757A (ko) * 2015-02-12 2016-08-23 에스케이하이닉스 주식회사 전원 발생 장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63197370A (ja) * 1987-02-12 1988-08-16 Fujitsu Ltd 半導体装置とその製造方法
JPS63257991A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置
US4807195A (en) * 1987-05-18 1989-02-21 International Business Machines Corporation Apparatus and method for providing a dual sense amplifier with divided bit line isolation
JP2618938B2 (ja) * 1987-11-25 1997-06-11 株式会社東芝 半導体記憶装置
JPH0276258A (ja) * 1988-09-13 1990-03-15 Fujitsu Ltd 半導体記憶装置
JPH03116965A (ja) * 1989-09-29 1991-05-17 Mitsubishi Electric Corp メモリセル構造
JPH0834257B2 (ja) * 1990-04-20 1996-03-29 株式会社東芝 半導体メモリセル
JPH07122989B2 (ja) * 1990-06-27 1995-12-25 株式会社東芝 半導体記憶装置
JP2792211B2 (ja) * 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
JP3089731B2 (ja) * 1990-09-29 2000-09-18 日本電気株式会社 半導体メモリ装置
JP3159496B2 (ja) * 1991-01-14 2001-04-23 松下電子工業株式会社 半導体メモリ装置
JP2660111B2 (ja) * 1991-02-13 1997-10-08 株式会社東芝 半導体メモリセル
JP2564046B2 (ja) * 1991-02-13 1996-12-18 株式会社東芝 半導体記憶装置
JP3181311B2 (ja) * 1991-05-29 2001-07-03 株式会社東芝 半導体記憶装置
JPH0554633A (ja) * 1991-08-26 1993-03-05 Nec Corp 半導体記憶装置
US5625602A (en) * 1991-11-18 1997-04-29 Kabushiki Kaisha Toshiba NAND-type dynamic RAM having temporary storage register and sense amplifier coupled to multi-open bit lines
JP3464803B2 (ja) * 1991-11-27 2003-11-10 株式会社東芝 半導体メモリセル
JPH06302189A (ja) * 1993-02-22 1994-10-28 Toshiba Corp 半導体記憶装置
JP3237971B2 (ja) * 1993-09-02 2001-12-10 株式会社東芝 半導体記憶装置
JP3272888B2 (ja) * 1993-12-28 2002-04-08 株式会社東芝 半導体記憶装置
US5452244A (en) * 1994-08-10 1995-09-19 Cirrus Logic, Inc. Electronic memory and methods for making and using the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130142109A (ko) * 2010-10-29 2013-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
KR101952456B1 (ko) * 2010-10-29 2019-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치

Also Published As

Publication number Publication date
TW285739B (ko) 1996-09-11
JP2783271B2 (ja) 1998-08-06
DE19603084B4 (de) 2004-07-29
US5801983A (en) 1998-09-01
DE19603084A1 (de) 1996-10-24
JPH08203267A (ja) 1996-08-09
KR960030236A (ko) 1996-08-17

Similar Documents

Publication Publication Date Title
US5045899A (en) Dynamic random access memory having stacked capacitor structure
KR100201736B1 (ko) 비트라인의 기생용량을 상쇄하기 위한 메모리 셀들을갖는반도체장치
US6687146B2 (en) Interleaved wordline architecture
EP0169332B1 (en) High density one device memory
US6392303B2 (en) Digit line architecture for dynamic memory
KR960011200B1 (ko) 반도체 메모리셀
JPH0465872A (ja) 半導体記憶装置
US4888732A (en) Dynamic random access memory having open bit line architecture
US4733374A (en) Dynamic semiconductor memory device
KR960015522B1 (ko) 반도체 기억장치
EP0197639B1 (en) Semiconductor memory device
JP3397499B2 (ja) 半導体記憶装置
KR20020002465A (ko) 플레이트라인 감지
US5500815A (en) Semiconductor memory
EP0099473A2 (en) Integrated combined dynamic RAM and ROS
US5942777A (en) Memory device including a memory array having a combination of trench capacitor DRAM cells and stacked capacitor DRAM cells
US6002636A (en) Semiconductor memory drive capable of canceling power supply noise
US4675848A (en) Dynamic RAM memory
US5406511A (en) Mask ROM for storing plural-bit data
US6774424B2 (en) Synchronous dynamic random access memory (SDRAM) structure
US4115871A (en) MOS random memory array
US5777941A (en) Column multiplexer
US5600162A (en) DRAM-type memory cell arrangement on a substrate
KR890003372B1 (ko) 다이나믹 랜덤 액세스 메모리 어레이
EP0032279B1 (en) One transistor-one capacitor memory cell

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090311

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee