JPH0554633A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0554633A JPH0554633A JP3212527A JP21252791A JPH0554633A JP H0554633 A JPH0554633 A JP H0554633A JP 3212527 A JP3212527 A JP 3212527A JP 21252791 A JP21252791 A JP 21252791A JP H0554633 A JPH0554633 A JP H0554633A
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- switching transistors
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- digit
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Abstract
(57)【要約】
【目的】ディジット線対間結合容量による雑音電圧を低
減し、かつ消費電力を低減する。 【構成】各ディジット線ＤＬ１〜ＤＬ４をそれぞれ２分
割してディジット線ＤＬ１１，ＤＬ１２、ＤＬ２１，Ｄ
Ｌ２２、ＤＬ３１，ＤＬ３２、ＤＬ４１，ＤＬ４２とす
る。分割されたディジット線ＤＬ１１−ＤＬ１２，ＤＬ
２１−ＤＬ２２間にこれらの接続，非接続を制御信号Φ
１により制御するスイッチングトランジスタＱ１，Ｑ２
を設ける。同様に分割されたディジット線ＤＬ３１−Ｄ
Ｌ３２，ＤＬ４１−ＤＬ４２間にこれらの接続を制御信
号Φ２により制御するスイッチングトランジスタＱ３，
Ｑ４を設ける。
減し、かつ消費電力を低減する。 【構成】各ディジット線ＤＬ１〜ＤＬ４をそれぞれ２分
割してディジット線ＤＬ１１，ＤＬ１２、ＤＬ２１，Ｄ
Ｌ２２、ＤＬ３１，ＤＬ３２、ＤＬ４１，ＤＬ４２とす
る。分割されたディジット線ＤＬ１１−ＤＬ１２，ＤＬ
２１−ＤＬ２２間にこれらの接続，非接続を制御信号Φ
１により制御するスイッチングトランジスタＱ１，Ｑ２
を設ける。同様に分割されたディジット線ＤＬ３１−Ｄ
Ｌ３２，ＤＬ４１−ＤＬ４２間にこれらの接続を制御信
号Φ２により制御するスイッチングトランジスタＱ３，
Ｑ４を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に集積化された大容量の半導体記憶装置に関するもの
である。
特に集積化された大容量の半導体記憶装置に関するもの
である。
【０００２】
【従来の技術】従来の半導体記憶装置のうちで、ＭＩＳ
トランジスタを用いたランダム・アクセスメモリ（以
下、ＲＡＭと記す）の一例を図３に示す（アイエスエス
シーシーダイジェスト オブ テクニカル ペーパーズ
（ＩＳＳＣＣ ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲＳ）誌，１９８７年２月，２２〜２３頁，
３２３〜３２４頁，「１６Ｍｂ ＤＲＡＭ用回路技術
（Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ
１６Ｍｂ ＤＲＡＭＳ）」参照）。
トランジスタを用いたランダム・アクセスメモリ（以
下、ＲＡＭと記す）の一例を図３に示す（アイエスエス
シーシーダイジェスト オブ テクニカル ペーパーズ
（ＩＳＳＣＣ ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲＳ）誌，１９８７年２月，２２〜２３頁，
３２３〜３２４頁，「１６Ｍｂ ＤＲＡＭ用回路技術
（Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ
１６Ｍｂ ＤＲＡＭＳ）」参照）。
【０００３】この半導体記憶装置は、行方向列方向にマ
トリクス状に配列された複数のメモリセル（ＭＣ１１〜
ＭＣ１４，ＭＣ２１〜ＭＣ２４，…）、これらメモリセ
ルを列方向に所定の単位ごとに選択状態とする複数のワ
ード線（ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２，
…）、並びに複数のメモリセル（ＭＣ１１〜ＭＣ１４，
ＭＣ２１〜ＭＣ２４，…）と行方向の所定の単位ごとに
接続しワード線（ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ
２２，…）により選択状態にあるメモリセルのデータを
伝達する複数の対をなす第１，第２のディジット線（Ｗ
Ｌ１，ＷＬ２，…）及び複数の対をなす第３，第４のデ
ィジット線（ＷＬ３，ＷＬ４，…）を備えたメモリセル
アレイ１ａと、このメモリセルアレイ１ａの第１の側
（左側）に配置され各対をなす第１，第２のディジット
線（ＷＬ１，ＷＬ２，…）間の信号をそれぞれ対応して
増幅する複数の第１のセンス増幅器（ＳＡ２１，…）
と、メモリセルアレイ１ａの第１の側と相対向する第２
の側（右側）に配置され各対をなす第３，第４のディジ
ット線（ＤＬ３，ＤＬ４，…）間の信号をそれぞれ対応
して増幅する複数の第２のセンス増幅器（ＳＡ２１，
…）と、複数の第１のセンス増幅器（ＳＡ１１，…）の
データを選択的に入出力する第１の入出力回路３ａと、
複数の第２のセンス増幅器（ＳＡ２１，…）のデータを
選択的に入出力する第２の入出力回路３ｂと、ワード線
（ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２，…）を選
択的に選択レベルとするＸデコーダ４と、入出力回路３
ａ，３ｂの制御を行うＹデコーダ２ａ，２ｂとを有する
構成となっている。
トリクス状に配列された複数のメモリセル（ＭＣ１１〜
ＭＣ１４，ＭＣ２１〜ＭＣ２４，…）、これらメモリセ
ルを列方向に所定の単位ごとに選択状態とする複数のワ
ード線（ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２，
…）、並びに複数のメモリセル（ＭＣ１１〜ＭＣ１４，
ＭＣ２１〜ＭＣ２４，…）と行方向の所定の単位ごとに
接続しワード線（ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ
２２，…）により選択状態にあるメモリセルのデータを
伝達する複数の対をなす第１，第２のディジット線（Ｗ
Ｌ１，ＷＬ２，…）及び複数の対をなす第３，第４のデ
ィジット線（ＷＬ３，ＷＬ４，…）を備えたメモリセル
アレイ１ａと、このメモリセルアレイ１ａの第１の側
（左側）に配置され各対をなす第１，第２のディジット
線（ＷＬ１，ＷＬ２，…）間の信号をそれぞれ対応して
増幅する複数の第１のセンス増幅器（ＳＡ２１，…）
と、メモリセルアレイ１ａの第１の側と相対向する第２
の側（右側）に配置され各対をなす第３，第４のディジ
ット線（ＤＬ３，ＤＬ４，…）間の信号をそれぞれ対応
して増幅する複数の第２のセンス増幅器（ＳＡ２１，
…）と、複数の第１のセンス増幅器（ＳＡ１１，…）の
データを選択的に入出力する第１の入出力回路３ａと、
複数の第２のセンス増幅器（ＳＡ２１，…）のデータを
選択的に入出力する第２の入出力回路３ｂと、ワード線
（ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２，…）を選
択的に選択レベルとするＸデコーダ４と、入出力回路３
ａ，３ｂの制御を行うＹデコーダ２ａ，２ｂとを有する
構成となっている。
【０００４】この従来の半導体記憶装置では、Ｘデコー
ダ４によって選択されたワード線ＷＬ１１の電圧が低レ
ベルから選択レベルの高レベルに上がると、選択レベル
のワード線ＷＬ１１に結合しているメモリセルＭＣ１１
の情報はディジット線ＤＬ１に、メモリセルＭＣ１２の
情報はディジット線ＤＬ３にそれぞれ読出される。ま
た、これらディジット線ＤＬ１，ＤＬ３と対をなす他方
のディジットＤＬ２，ＤＬ４には、それぞれ中間電位発
生回路によって、メモリセルの高低２値記憶情報がそれ
ぞれディジット線に読出された時に生じる電位の中間レ
ベルが発生する。
ダ４によって選択されたワード線ＷＬ１１の電圧が低レ
ベルから選択レベルの高レベルに上がると、選択レベル
のワード線ＷＬ１１に結合しているメモリセルＭＣ１１
の情報はディジット線ＤＬ１に、メモリセルＭＣ１２の
情報はディジット線ＤＬ３にそれぞれ読出される。ま
た、これらディジット線ＤＬ１，ＤＬ３と対をなす他方
のディジットＤＬ２，ＤＬ４には、それぞれ中間電位発
生回路によって、メモリセルの高低２値記憶情報がそれ
ぞれディジット線に読出された時に生じる電位の中間レ
ベルが発生する。
【０００５】この結果、対をなすディジット線（ＤＬ
１，ＤＬ２、ＤＬ３，ＤＬ４）の間に、メモリセル容量
とディジット線容量の容量分割で決まる微小な電位差が
生じる。
１，ＤＬ２、ＤＬ３，ＤＬ４）の間に、メモリセル容量
とディジット線容量の容量分割で決まる微小な電位差が
生じる。
【０００６】次に、センス増幅器（ＳＡ１１，ＳＡ２
１）を活性化すると、対をなすディジット線（ＤＬ１，
ＤＬ２、ＤＬ３，ＤＬ４）間の微小電位差信号が増幅さ
れる。その後、Ｙデコーダ２ａ，２ｂによって選択され
たセンス増幅器の信号が入出力回路３ａ，３ｂを通して
入出力データ線ＩＯａ，ＩＯｂに出力され、メモリ情報
の読出しが終了する。
１）を活性化すると、対をなすディジット線（ＤＬ１，
ＤＬ２、ＤＬ３，ＤＬ４）間の微小電位差信号が増幅さ
れる。その後、Ｙデコーダ２ａ，２ｂによって選択され
たセンス増幅器の信号が入出力回路３ａ，３ｂを通して
入出力データ線ＩＯａ，ＩＯｂに出力され、メモリ情報
の読出しが終了する。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、ワード線によって選択された多数のメモ
リセルの情報はディジット線に同時に読出され、各対を
なすディジット線間に微小電位差を発生させ、この微小
電位差信号は各対をなすディジット線につながるセンス
増幅器を活性化することによって増幅される。しかし、
メモリ容量が増加してチップに搭載されるメモリセルの
数が増えると、一本のディジット線につながるメモリセ
ルの数が増加する。
記憶装置では、ワード線によって選択された多数のメモ
リセルの情報はディジット線に同時に読出され、各対を
なすディジット線間に微小電位差を発生させ、この微小
電位差信号は各対をなすディジット線につながるセンス
増幅器を活性化することによって増幅される。しかし、
メモリ容量が増加してチップに搭載されるメモリセルの
数が増えると、一本のディジット線につながるメモリセ
ルの数が増加する。
【０００８】この結果、ディジット線の負荷容量ＣB が
増加する。メモリセル容量Ｃが一定とすると、ディジッ
ト線対に読出される微小電位差信号はＣB ／Ｃの比で決
まるため、信号電位差はメモリ容量の増加とともに減少
し、誤動作し易くなる。
増加する。メモリセル容量Ｃが一定とすると、ディジッ
ト線対に読出される微小電位差信号はＣB ／Ｃの比で決
まるため、信号電位差はメモリ容量の増加とともに減少
し、誤動作し易くなる。
【０００９】更に、デバイス及び配線の微細化ととも
に、ディジット線間の結合容量が増加し、隣接する対を
なすディジット線間で逆のメモリ情報が読まれる場合
に、ディジット線に読出される信号電位差が減少するこ
とになる。
に、ディジット線間の結合容量が増加し、隣接する対を
なすディジット線間で逆のメモリ情報が読まれる場合
に、ディジット線に読出される信号電位差が減少するこ
とになる。
【００１０】例えば、図３において、ワード線ＷＬ１１
が選択され、メモリセルＭＣ１１，ＭＣ１２の情報がデ
ィジット線ＤＬ１，ＤＬ３に読出される場合を考える。
が選択され、メモリセルＭＣ１１，ＭＣ１２の情報がデ
ィジット線ＤＬ１，ＤＬ３に読出される場合を考える。
【００１１】メモリセルＭＣ１１，ＭＣ１２の記憶信号
が“１”（高レベル電圧）の時には、ディジット線ＤＬ
１，ＤＬ３の電圧は読出された高レベル信号のために、
元のディジット線電圧より微小電圧高くなる。この時、
ディジット線ＤＬ２の電圧は中間電位発生回路により中
間レベルに保持されるが、ディジット線間結合容量Ｃｓ
（Ｃｓ１＋Ｃｓ２）により、ディジット線ＤＬ３に引っ
張られてディジット線ＤＬ２の電圧もディジット線ＤＬ
１よりは小さいが微小電圧高くなる。この結果、ディジ
ット線ＤＬ１，ＤＬ２の信号電位差が減少することにな
る。この信号電位差はディジット線間結合容量Ｃｓが大
きくなればなるほど、小さくなり、誤動作の原因とな
る。
が“１”（高レベル電圧）の時には、ディジット線ＤＬ
１，ＤＬ３の電圧は読出された高レベル信号のために、
元のディジット線電圧より微小電圧高くなる。この時、
ディジット線ＤＬ２の電圧は中間電位発生回路により中
間レベルに保持されるが、ディジット線間結合容量Ｃｓ
（Ｃｓ１＋Ｃｓ２）により、ディジット線ＤＬ３に引っ
張られてディジット線ＤＬ２の電圧もディジット線ＤＬ
１よりは小さいが微小電圧高くなる。この結果、ディジ
ット線ＤＬ１，ＤＬ２の信号電位差が減少することにな
る。この信号電位差はディジット線間結合容量Ｃｓが大
きくなればなるほど、小さくなり、誤動作の原因とな
る。
【００１２】また、センス増幅器ＳＡ１１，ＳＡ２１が
動作した場合にも、ディジット線ＤＬ２，ＤＬ３は互い
に逆方向に動作するため、ディジット線間結合容量Ｃｓ
により信号電位差の増幅が妨害され、誤動作する原因と
なる。
動作した場合にも、ディジット線ＤＬ２，ＤＬ３は互い
に逆方向に動作するため、ディジット線間結合容量Ｃｓ
により信号電位差の増幅が妨害され、誤動作する原因と
なる。
【００１３】更に、ディジット線につながるメモリセル
数が増加し、ディジット線の負荷容量が大きくなった場
合の他の欠点としては、ディジット線の充放電電流が増
加し消費電力が増加することである。
数が増加し、ディジット線の負荷容量が大きくなった場
合の他の欠点としては、ディジット線の充放電電流が増
加し消費電力が増加することである。
【００１４】本発明の目的は、上記問題を解決し、誤動
作が生じにくく、且つ、消費電力の小さい半導体記憶装
置を提供することにある。
作が生じにくく、且つ、消費電力の小さい半導体記憶装
置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向列方向にマトリクス状に配列された複数のメ
モリセル、これらメモリセルを列方向に所定の単位ごと
に選択状態とする複数のワード線、並びに前記複数のメ
モリセルと行方向の所定の単位ごとに接続し前記ワード
線により選択状態にあるメモリセルのデータを伝達する
複数の対をなす第１，第２のディジット線及び複数の対
をなす第３，第４のディジット線を備えたメモリセルア
レイと、このメモリセルアレイの第１の側に配置され前
記各対をなす第１，第２のディジット線間の信号をそれ
ぞれ対応して増幅する複数の第１のセンス増幅器と、前
記メモリセルアレイの前記第１の側と相対向する第２の
側に配置され前記各対をなす第３，第４のディジット線
間の信号をそれぞれ対応して増幅する複数の第２のセン
ス増幅器と、前記複数の第１のセンス増幅器のデータを
選択的に入出力する第１の入出力回路と、前記複数の第
２のセンス増幅器のデータを選択的に入出力する第２の
入出力回路とを有する半導体記憶装置において、前記各
第１〜第４のディジット線のほぼ中間でこれら各ディジ
ット線と接続するメモリセルの数がほぼ同数となるよう
にそれぞれ分割し、前記各第１，第２のディジット線の
分割したディジット線間を第１の制御信号によりそれぞ
れ対応して接続状態，非接続状態とする複数の第１，第
２のスイッチングトランジスタと、前記各第３，第４の
ディジット線の分割したディジット線間を第２の制御信
号によりそれぞれ対応して接続状態，非接続状態とする
複数の第３，第４のスイッチングトランジスタとを設け
て構成される。
は、行方向列方向にマトリクス状に配列された複数のメ
モリセル、これらメモリセルを列方向に所定の単位ごと
に選択状態とする複数のワード線、並びに前記複数のメ
モリセルと行方向の所定の単位ごとに接続し前記ワード
線により選択状態にあるメモリセルのデータを伝達する
複数の対をなす第１，第２のディジット線及び複数の対
をなす第３，第４のディジット線を備えたメモリセルア
レイと、このメモリセルアレイの第１の側に配置され前
記各対をなす第１，第２のディジット線間の信号をそれ
ぞれ対応して増幅する複数の第１のセンス増幅器と、前
記メモリセルアレイの前記第１の側と相対向する第２の
側に配置され前記各対をなす第３，第４のディジット線
間の信号をそれぞれ対応して増幅する複数の第２のセン
ス増幅器と、前記複数の第１のセンス増幅器のデータを
選択的に入出力する第１の入出力回路と、前記複数の第
２のセンス増幅器のデータを選択的に入出力する第２の
入出力回路とを有する半導体記憶装置において、前記各
第１〜第４のディジット線のほぼ中間でこれら各ディジ
ット線と接続するメモリセルの数がほぼ同数となるよう
にそれぞれ分割し、前記各第１，第２のディジット線の
分割したディジット線間を第１の制御信号によりそれぞ
れ対応して接続状態，非接続状態とする複数の第１，第
２のスイッチングトランジスタと、前記各第３，第４の
ディジット線の分割したディジット線間を第２の制御信
号によりそれぞれ対応して接続状態，非接続状態とする
複数の第３，第４のスイッチングトランジスタとを設け
て構成される。
【００１６】また、第１〜第４のスイッチングトランジ
スタの第１の側に配列されたメモリセルが選択状態のと
きは各第１，第２のスイッチングトランジスタを非導通
状態、各第３，第４のスイッチングトランジスタを導通
状態とし、第２の側に配列されたメモリセルが選択状態
のときは前記各第３，第４のスイッチングトランジスタ
を非導通状態、前記各第１，第２のスイッチングトラン
ジスタを導通状態とする構成を有している。
スタの第１の側に配列されたメモリセルが選択状態のと
きは各第１，第２のスイッチングトランジスタを非導通
状態、各第３，第４のスイッチングトランジスタを導通
状態とし、第２の側に配列されたメモリセルが選択状態
のときは前記各第３，第４のスイッチングトランジスタ
を非導通状態、前記各第１，第２のスイッチングトラン
ジスタを導通状態とする構成を有している。
【００１７】
【作用】本発明による半導体記憶装置は、各ディジット
線をそれぞれ２つに分割し、これら分割されたディジッ
ト線の中央にそれぞれスイッチングトランジスタを設け
ることにより、これらスイッチングトランジスタの第１
のセンス増幅器側に配列されたメモリセルを選択した場
合には、第１，第２のディジット線のスイッチングトラ
ンジスタを非導通状態に、第３，第４のディジット線の
スイッチングトランジスタは導通状態にして、各センス
増幅器を動作させてメモリ情報の読出しを行う。この結
果、メモリセルからの信号読み出し時及びセンス動作時
に、第１，第２及び第３，第４のディジット線間の結合
容量が従来例に比べて半減するため、ディジット線間結
合容量を介しての雑音電圧による誤動作がおこりにくく
なる。
線をそれぞれ２つに分割し、これら分割されたディジッ
ト線の中央にそれぞれスイッチングトランジスタを設け
ることにより、これらスイッチングトランジスタの第１
のセンス増幅器側に配列されたメモリセルを選択した場
合には、第１，第２のディジット線のスイッチングトラ
ンジスタを非導通状態に、第３，第４のディジット線の
スイッチングトランジスタは導通状態にして、各センス
増幅器を動作させてメモリ情報の読出しを行う。この結
果、メモリセルからの信号読み出し時及びセンス動作時
に、第１，第２及び第３，第４のディジット線間の結合
容量が従来例に比べて半減するため、ディジット線間結
合容量を介しての雑音電圧による誤動作がおこりにくく
なる。
【００１８】また、２組のディジット線対のうちの１組
のディジット線対については、スイッチングトランジス
タによって半分のディジット線容量しか電流の充放電が
行われないために、消費電力が１／４だけ低減される。
のディジット線対については、スイッチングトランジス
タによって半分のディジット線容量しか電流の充放電が
行われないために、消費電力が１／４だけ低減される。
【００１９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２０】図１は本発明の一実施例を示す回路図であ
る。
る。
【００２１】この実施例が図３に示された従来の半導体
記憶装置と相違する点は、各第１〜第４のディジット線
（ＤＬ１〜ＤＬ４，…）のほぼ中間でこれら各ディジッ
ト線と接続するメモリセルの数がほぼ同数となるように
それぞれ分割し（ＤＬ１１−ＤＬ１２，ＤＬ２１−ＤＬ
２２，ＤＬ３１−ＤＬ３２，ＤＬ４１−ＤＬ４２，
…）、各第１，第２のディジット線（ＤＬ１，ＤＬ２，
…）の分割したディジット線間（ＤＬ１１−ＤＬ１２，
ＤＬ２１−ＤＬ２２，…）を第１の制御信号Φ１により
それぞれ対応して接続状態，非接続状態とする複数の第
１，第２のスイッチングトランジスタ（Ｑ１，Ｑ２，
…）と、各第３，第４のディジット線（ＤＬ３，ＤＬ
４，…）の分割したディジット線（ＤＬ３１−ＤＬ３
２，ＤＬ４１−ＤＬ４２，…）間を第２の制御信号Φ２
によりそれぞれ対応して接続状態，非接続状態とする複
数の第３，第４のスイッチングトランジスタ（Ｑ３，Ｑ
４，…）とを設けた点にある。
記憶装置と相違する点は、各第１〜第４のディジット線
（ＤＬ１〜ＤＬ４，…）のほぼ中間でこれら各ディジッ
ト線と接続するメモリセルの数がほぼ同数となるように
それぞれ分割し（ＤＬ１１−ＤＬ１２，ＤＬ２１−ＤＬ
２２，ＤＬ３１−ＤＬ３２，ＤＬ４１−ＤＬ４２，
…）、各第１，第２のディジット線（ＤＬ１，ＤＬ２，
…）の分割したディジット線間（ＤＬ１１−ＤＬ１２，
ＤＬ２１−ＤＬ２２，…）を第１の制御信号Φ１により
それぞれ対応して接続状態，非接続状態とする複数の第
１，第２のスイッチングトランジスタ（Ｑ１，Ｑ２，
…）と、各第３，第４のディジット線（ＤＬ３，ＤＬ
４，…）の分割したディジット線（ＤＬ３１−ＤＬ３
２，ＤＬ４１−ＤＬ４２，…）間を第２の制御信号Φ２
によりそれぞれ対応して接続状態，非接続状態とする複
数の第３，第４のスイッチングトランジスタ（Ｑ３，Ｑ
４，…）とを設けた点にある。
【００２２】また、第１〜第４のスイッチングトランジ
スタ（Ｑ１〜Ｑ４，…）の第１のセンス増幅器（ＳＡ１
１，…），入出力回路３ａ側に配列されたメモリセルが
選択状態のときは各第１，第２のスイッチングトランジ
スタ（Ｑ１，Ｑ２，…）を非導通状態、各第３，第４の
スイッチングトランジスタ（Ｑ３，Ｑ４，…）を導通状
態とし、第２のセンス増幅器（ＳＡ２１，…），入出力
回路３ｂ側に配列されたメモリセルが選択状態のときは
各第３，第４のスイッチングトランジスタ（Ｑ３，Ｑ
４，…）を非導通状態、第１，第２のスイッチングトラ
ンジスタ（Ｑ１，Ｑ２，…）を導通状態とする構成とな
っている。
スタ（Ｑ１〜Ｑ４，…）の第１のセンス増幅器（ＳＡ１
１，…），入出力回路３ａ側に配列されたメモリセルが
選択状態のときは各第１，第２のスイッチングトランジ
スタ（Ｑ１，Ｑ２，…）を非導通状態、各第３，第４の
スイッチングトランジスタ（Ｑ３，Ｑ４，…）を導通状
態とし、第２のセンス増幅器（ＳＡ２１，…），入出力
回路３ｂ側に配列されたメモリセルが選択状態のときは
各第３，第４のスイッチングトランジスタ（Ｑ３，Ｑ
４，…）を非導通状態、第１，第２のスイッチングトラ
ンジスタ（Ｑ１，Ｑ２，…）を導通状態とする構成とな
っている。
【００２３】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号の波
形図である。
図２はこの実施例の動作を説明するための各部信号の波
形図である。
【００２４】Ｘデコーダ４によってワード線ＷＬ１１が
選択される場合には、時刻ｔ０に制御信号Φ１の電圧が
高レベルから低レベルに下がり、スイッチングトランジ
スタＱ１，Ｑ２が非導通となる。ワード線ＷＬ１１の電
圧が時刻ｔ１に低レベルから高レベルに上がると、ワー
ド線ＷＬ１１によって選択されるメモリセルＭＣ１１，
ＭＣ１２の情報は、ディジット線ＤＬ１１，ＤＬ３１に
読出される。この結果、対をなすディジット線ＤＬ１１
−ＤＬ２１，ＤＬ３１−ＤＬ４１間に、微小な電位差が
生じる。
選択される場合には、時刻ｔ０に制御信号Φ１の電圧が
高レベルから低レベルに下がり、スイッチングトランジ
スタＱ１，Ｑ２が非導通となる。ワード線ＷＬ１１の電
圧が時刻ｔ１に低レベルから高レベルに上がると、ワー
ド線ＷＬ１１によって選択されるメモリセルＭＣ１１，
ＭＣ１２の情報は、ディジット線ＤＬ１１，ＤＬ３１に
読出される。この結果、対をなすディジット線ＤＬ１１
−ＤＬ２１，ＤＬ３１−ＤＬ４１間に、微小な電位差が
生じる。
【００２５】次に、時刻ｔ２にセンス増幅器ＳＡ１１，
ＳＡ２１を活性化させることにより、ディジット線ＤＬ
１１−ＤＬ２１，ＤＬ３１−ＤＬ４１間の電位差信号を
増幅する。次に、時刻ｔ３にＹデコーダ２ａ，２ｂによ
って、入出力回路を通して選択されたディジット線対の
信号を入出力データ線ＩＯａ，ＩＯｂに出力させ、メモ
リ情報の読出しを行う。
ＳＡ２１を活性化させることにより、ディジット線ＤＬ
１１−ＤＬ２１，ＤＬ３１−ＤＬ４１間の電位差信号を
増幅する。次に、時刻ｔ３にＹデコーダ２ａ，２ｂによ
って、入出力回路を通して選択されたディジット線対の
信号を入出力データ線ＩＯａ，ＩＯｂに出力させ、メモ
リ情報の読出しを行う。
【００２６】この実施例では、メモリセルＭＣ１１，Ｍ
Ｃ１２の情報がディジット線ＤＬ１１，ＤＬ３１に読出
される時に、制御信号Φ１の電圧は低レベル、制御信号
Φ２の電圧は高レベルである。従って、スイッチングト
ランジスタＱ３，Ｑ４は導通しているため、対をなすデ
ィジット線ＤＬ３１（ＤＬ３２），ＤＬ４１（ＤＬ４
２）に生じる電位差信号は、従来例と同様のメモリセル
容量Ｃとディジット線容量ＣB の容量分割で決まる電位
差となる。
Ｃ１２の情報がディジット線ＤＬ１１，ＤＬ３１に読出
される時に、制御信号Φ１の電圧は低レベル、制御信号
Φ２の電圧は高レベルである。従って、スイッチングト
ランジスタＱ３，Ｑ４は導通しているため、対をなすデ
ィジット線ＤＬ３１（ＤＬ３２），ＤＬ４１（ＤＬ４
２）に生じる電位差信号は、従来例と同様のメモリセル
容量Ｃとディジット線容量ＣB の容量分割で決まる電位
差となる。
【００２７】他方、スイッチングトランジスタＱ１，Ｑ
２は非導通であるため、対をなすディジット線ＤＬ１
１，ＤＬ２１に生じる電位差信号はスイッチングトラン
ジスタＱ１，Ｑ２の右側は関与しないので、スイッチン
グトランジスタＱ１，Ｑ２の左側のディジット線容量Ｃ
B が従来例に比べてほぼ半減するため、従来例の電位差
信号よりも大きな信号が得られる。この結果、メモリセ
ルＭＣ１１の情報読出し動作はセンス増幅器ＳＡ１１へ
の信号が大きくなるため誤動作が生じにくく、動作マー
ジンの広い動作となる。
２は非導通であるため、対をなすディジット線ＤＬ１
１，ＤＬ２１に生じる電位差信号はスイッチングトラン
ジスタＱ１，Ｑ２の右側は関与しないので、スイッチン
グトランジスタＱ１，Ｑ２の左側のディジット線容量Ｃ
B が従来例に比べてほぼ半減するため、従来例の電位差
信号よりも大きな信号が得られる。この結果、メモリセ
ルＭＣ１１の情報読出し動作はセンス増幅器ＳＡ１１へ
の信号が大きくなるため誤動作が生じにくく、動作マー
ジンの広い動作となる。
【００２８】メモリセルＭＣ１２の情報読出し動作につ
いては対をなすディジット線ＤＬ３１（ＤＬ３２），Ｄ
Ｌ４１（ＤＬ４２）に生じる電位差信号はディジット線
間結合容量Ｃｓ１，Ｃｓ２を無視すれば、従来例とほぼ
同じである。しかし、従来例の問題点で指摘したディジ
ット線間結合容量による電位差信号の減少を考えると利
点が生じる。
いては対をなすディジット線ＤＬ３１（ＤＬ３２），Ｄ
Ｌ４１（ＤＬ４２）に生じる電位差信号はディジット線
間結合容量Ｃｓ１，Ｃｓ２を無視すれば、従来例とほぼ
同じである。しかし、従来例の問題点で指摘したディジ
ット線間結合容量による電位差信号の減少を考えると利
点が生じる。
【００２９】例えば、ワード線ＷＬ１２が選択され、メ
モリセルＭＣ１３，ＭＣ１４の情報がディジット線ＤＬ
２１，ＤＬ４１に読出される場合を考える。メモリセル
ＭＣ１３，ＭＣ１４の記憶信号が“１”（高レベル電
圧）の場合に、ディジット線ＤＬ２１，ＤＬ４１の電圧
は読出された高レベル信号のために、元のディジット線
電圧より微小電圧高くなる。この時、ディジット線ＤＬ
３１は中間レベルに保持されるが、図１に示したディジ
ット線間結合容量Ｃｓ１，Ｃｓ２のうちのＣｓ１によ
り、ディジット線ＤＬ２１に引っ張られてディジット線
ＤＬ３１の電圧もディジット線ＤＬ４１よりは小さい微
小電圧高くなる。
モリセルＭＣ１３，ＭＣ１４の情報がディジット線ＤＬ
２１，ＤＬ４１に読出される場合を考える。メモリセル
ＭＣ１３，ＭＣ１４の記憶信号が“１”（高レベル電
圧）の場合に、ディジット線ＤＬ２１，ＤＬ４１の電圧
は読出された高レベル信号のために、元のディジット線
電圧より微小電圧高くなる。この時、ディジット線ＤＬ
３１は中間レベルに保持されるが、図１に示したディジ
ット線間結合容量Ｃｓ１，Ｃｓ２のうちのＣｓ１によ
り、ディジット線ＤＬ２１に引っ張られてディジット線
ＤＬ３１の電圧もディジット線ＤＬ４１よりは小さい微
小電圧高くなる。
【００３０】しかし、この実施例では、ディジット線間
容量Ｃｓ２はディジット線容量ＣB に付加され、ディジ
ット線間容量Ｃｓ１のみがディジット線ＤＬ３１の電圧
を上げるのに有効となるため、従来例に比べてディジッ
ト線間容量による信号電位差の減少は少なくなる。
容量Ｃｓ２はディジット線容量ＣB に付加され、ディジ
ット線間容量Ｃｓ１のみがディジット線ＤＬ３１の電圧
を上げるのに有効となるため、従来例に比べてディジッ
ト線間容量による信号電位差の減少は少なくなる。
【００３１】更に、センス増幅器ＳＡ１１，ＳＡ２１が
動作中に生じるディジット線間結合容量による信号電位
差の減少も、本実施例では従来例に比べて半減するた
め、対をなすディジット線ＤＬ３１（ＤＬ３２），ＤＬ
４１（ＤＬ４２）間の電位差信号は誤動作しにくく、動
作マージンの広いメモリ動作が実現できる。
動作中に生じるディジット線間結合容量による信号電位
差の減少も、本実施例では従来例に比べて半減するた
め、対をなすディジット線ＤＬ３１（ＤＬ３２），ＤＬ
４１（ＤＬ４２）間の電位差信号は誤動作しにくく、動
作マージンの広いメモリ動作が実現できる。
【００３２】更に、本実施例の他の利点として、消費電
力の低減効果がある。つまり、ワード線ＷＬ１１が選択
される場合には、スイッチングトランジスタＱ１，Ｑ２
が非導通となるため、ディジット線ＤＬ１１（ＤＬ１
２），ＤＬ２１（ＤＬ２２）のうち、スイッチングトラ
ンジスタＱ１，Ｑ２から右側のディジット線ＤＬ１２，
ＤＬ２２はセンスＳＡ１１による増幅動作中、その電圧
は元のままであり、電流の充放電は無い。従って、従来
例のように対をなすディジット線ＤＬ１−ＤＬ２，ＤＬ
３−ＤＬ４の電荷を充放電する場合に比べて、本発明の
方が消費電流が約１／４減少することになる。
力の低減効果がある。つまり、ワード線ＷＬ１１が選択
される場合には、スイッチングトランジスタＱ１，Ｑ２
が非導通となるため、ディジット線ＤＬ１１（ＤＬ１
２），ＤＬ２１（ＤＬ２２）のうち、スイッチングトラ
ンジスタＱ１，Ｑ２から右側のディジット線ＤＬ１２，
ＤＬ２２はセンスＳＡ１１による増幅動作中、その電圧
は元のままであり、電流の充放電は無い。従って、従来
例のように対をなすディジット線ＤＬ１−ＤＬ２，ＤＬ
３−ＤＬ４の電荷を充放電する場合に比べて、本発明の
方が消費電流が約１／４減少することになる。
【００３３】本実施例において、ワード線ＷＬ２１が選
択される場合には、時刻ｔ０に制御信号Φ２の電圧が高
レベルから低レベルに下がり、スイッチングトランジス
タＱ３，Ｑ４が非導通となり、制御信号Φ１の電圧が高
レベルのままでスイッチングトランジスタＱ１，Ｑ２が
導通のままである。図２の波形図で、制御信号Φ１，Φ
２の点線で示した波形となるが、ワード線ＷＬ２１はワ
ード線ＷＬ１１と同じ波形であり、センス増幅器の動作
及びデータの出力波形も図２の動作波形と同様である。
択される場合には、時刻ｔ０に制御信号Φ２の電圧が高
レベルから低レベルに下がり、スイッチングトランジス
タＱ３，Ｑ４が非導通となり、制御信号Φ１の電圧が高
レベルのままでスイッチングトランジスタＱ１，Ｑ２が
導通のままである。図２の波形図で、制御信号Φ１，Φ
２の点線で示した波形となるが、ワード線ＷＬ２１はワ
ード線ＷＬ１１と同じ波形であり、センス増幅器の動作
及びデータの出力波形も図２の動作波形と同様である。
【００３４】
【発明の効果】以上説明したように本発明は、各ディジ
ット線をほぼ中央で２つに分割し、それぞれ分割したデ
ィジット線を制御信号でオン，オフするスイッチングト
ランジスタにより導通状態，非導通状態とする構成とす
ることにより、隣接する２つのディジット線対のうちの
１つのディジット線対の半分が切離されてデータの読出
し動作に関与しなくなるので、ディジット線対間結合容
量による信号電圧の干渉を少なくして、雑音電圧を小さ
くできるため、誤動作しにくくして動作マージンを広く
することがき、かつ消費電力を従来例よりも１／４だけ
小さくすることができる効果がある。
ット線をほぼ中央で２つに分割し、それぞれ分割したデ
ィジット線を制御信号でオン，オフするスイッチングト
ランジスタにより導通状態，非導通状態とする構成とす
ることにより、隣接する２つのディジット線対のうちの
１つのディジット線対の半分が切離されてデータの読出
し動作に関与しなくなるので、ディジット線対間結合容
量による信号電圧の干渉を少なくして、雑音電圧を小さ
くできるため、誤動作しにくくして動作マージンを広く
することがき、かつ消費電力を従来例よりも１／４だけ
小さくすることができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１，１ａ メモリセルアレイ ２ａ，２ｂ Ｙデコーダ ３ａ，３ｂ 入出力回路 ４ Ｘデコーダ ＤＬ１〜ＤＬ４，ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ
２２，ＤＬ３１，ＤＬ３２，ＤＬ４１，ＤＬ４２ デ
ィジット線 ＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４ メモリセ
ル ＳＡ１１，ＳＡ２１ センス増幅器 ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２ ワード線
２２，ＤＬ３１，ＤＬ３２，ＤＬ４１，ＤＬ４２ デ
ィジット線 ＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４ メモリセ
ル ＳＡ１１，ＳＡ２１ センス増幅器 ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２ ワード線
Claims (2)
- 【請求項１】 行方向列方向にマトリクス状に配列され
た複数のメモリセル、これらメモリセルを列方向に所定
の単位ごとに選択状態とする複数のワード線、並びに前
記複数のメモリセルと行方向の所定の単位ごとに接続し
前記ワード線により選択状態にあるメモリセルのデータ
を伝達する複数の対をなす第１，第２のディジット線及
び複数の対をなす第３，第４のディジット線を備えたメ
モリセルアレイと、このメモリセルアレイの第１の側に
配置され前記各対をなす第１，第２のディジット線間の
信号をそれぞれ対応して増幅する複数の第１のセンス増
幅器と、前記メモリセルアレイの前記第１の側と相対向
する第２の側に配置され前記各対をなす第３，第４のデ
ィジット線間の信号をそれぞれ対応して増幅する複数の
第２のセンス増幅器と、前記複数の第１のセンス増幅器
のデータを選択的に入出力する第１の入出力回路と、前
記複数の第２のセンス増幅器のデータを選択的に入出力
する第２の入出力回路とを有する半導体記憶装置におい
て、前記各第１〜第４のディジット線のほぼ中間でこれ
ら各ディジット線と接続するメモリセルの数がほぼ同数
となるようにそれぞれ分割し、前記各第１，第２のディ
ジット線の分割したディジット線間を第１の制御信号に
よりそれぞれ対応して接続状態，非接続状態とする複数
の第１，第２のスイッチングトランジスタと、前記各第
３，第４のディジット線の分割したディジット線間を第
２の制御信号によりそれぞれ対応して接続状態，非接続
状態とする複数の第３，第４のスイッチングトランジス
タとを設けたことを特徴とする半導体記憶装置。 - 【請求項２】 第１〜第４のスイッチングトランジスタ
の第１の側に配列されたメモリセルが選択状態のときは
各第１，第２のスイッチングトランジスタを非導通状
態、各第３，第４のスイッチングトランジスタを導通状
態とし、第２の側に配列されたメモリセルが選択状態の
ときは前記各第３，第４のスイッチングトランジスタを
非導通状態、前記各第１，第２のスイッチングトランジ
スタを導通状態とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212527A JPH0554633A (ja) | 1991-08-26 | 1991-08-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212527A JPH0554633A (ja) | 1991-08-26 | 1991-08-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554633A true JPH0554633A (ja) | 1993-03-05 |
Family
ID=16624152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212527A Pending JPH0554633A (ja) | 1991-08-26 | 1991-08-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801983A (en) * | 1995-01-30 | 1998-09-01 | Nec Corporation | Semiconductor memory device having memory cells designed to offset bit line parasitic capacitance |
| DE10301856A1 (de) * | 2003-01-17 | 2004-08-05 | Infineon Technologies Ag | Integrierter Speicher |
-
1991
- 1991-08-26 JP JP3212527A patent/JPH0554633A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801983A (en) * | 1995-01-30 | 1998-09-01 | Nec Corporation | Semiconductor memory device having memory cells designed to offset bit line parasitic capacitance |
| DE10301856A1 (de) * | 2003-01-17 | 2004-08-05 | Infineon Technologies Ag | Integrierter Speicher |
| DE10301856B4 (de) * | 2003-01-17 | 2005-04-21 | Infineon Technologies Ag | Integrierter Speicher mit Trennschaltungen an Bitleitungs-Verkreuzungsstellen |
| US6970389B2 (en) | 2003-01-17 | 2005-11-29 | Infineon Technologies, Ag | Integrated memory |
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