DE10334125A1 - Halbleiterspeichervorrichtung - Google Patents

Halbleiterspeichervorrichtung Download PDF

Info

Publication number
DE10334125A1
DE10334125A1 DE2003134125 DE10334125A DE10334125A1 DE 10334125 A1 DE10334125 A1 DE 10334125A1 DE 2003134125 DE2003134125 DE 2003134125 DE 10334125 A DE10334125 A DE 10334125A DE 10334125 A1 DE10334125 A1 DE 10334125A1
Authority
DE
Germany
Prior art keywords
bit line
semiconductor memory
cell
memory device
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE2003134125
Other languages
English (en)
Inventor
Jürgen Zielbauer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE2003134125 priority Critical patent/DE10334125A1/de
Publication of DE10334125A1 publication Critical patent/DE10334125A1/de
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations

Abstract

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, umfassend DOLLAR A - eine Vielzahl von Speicherzellen (10); DOLLAR A - eine Vielzahl von Wortleitungen (WL) zum Ansteuern der Speicherzellen; DOLLAR A - eine Vielzahl von Bitleitungen (BL) zum Übertragen von Information von und/oder zu den Speicherzellen; DOLLAR A - zumindest eine Einrichtung (20, 28) zum dynamischen Verändern der elektrisch aktiven Länge zumindest einer Bitleitung.

Description

  • Die Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung.
  • Speicherzellen, die aufgrund von prozeßbedingten Fehlern nur geringe Ladungsmengen speichern können bzw. diese nur in Form sehr schwacher Spannungssignale einer Bewertungs- und Verstärkungsschaltung zur Verfügung stellen können, werden bislang sowohl auf der Ebene eines Halbleiterwafers als auch auf der Ebene von Einzelbausteinen mit Testprogrammen lokalisiert. Solange eine defekte Zelle auf Waferebene detektiert werden kann, ist es möglich, die zugehörige Einheit durch zusätzliche aufgebrachte – aber normalerweise nicht verwendete – Einheiten zu ersetzen. Der Nachteil hierbei ist, daß (aufgrund des damit verbundenen Platzbedarfs) nur eine sehr begrenzte Anzahl derartiger redundanter Einheiten auf einem Halbleiterspeicher zur Verfügung stehen. Besitzt ein Halbleiterspeicher eine größere Anzahl von fehlerhaften Zellen, so reichen die vorhandenen redundanten Einheiten nicht mehr aus, um alle Fehlstellen zu ersetzen. Als Folge muß das Bauteil als Ausschuß entsorgt werden.
  • Wird ein derartiger Fehler erst auf der Ebene eines Bausteintests entdeckt, so ist der Halbleiterspeicher meist sofort als Ausschuß verloren, da das übliche Verfahren zum Ersetzen von fehlerhaften Elementen durch redundante Elemente den optischen Zugriff auf die Halbleiteroberfläche erfordert, Hierbei werden metallische oder halbleitende Kontakte mittels eines Laserpulses durchtrennt, um in die Verschaltung der Speicherelemente korrigierend einzugreifen.
  • Ferner gibt es Ansätze, bei bereits im Gehäuse befindlichen Halbleiterspeichern korrigierend in die Verschaltung der Speicherelemente einzugreifen, d.h. defekte Elemente durch redundante zu ersetzen, indem dafür vorgesehene Metall- oder Halbleiterkontakte durch Beaufschlagung mit einem gezielten Überspannungsimpuls geöffnet oder geschlossen werden. Der Nachteil dieses Verfahrens liegt darin, daß ein zusätzlicher Prozeßschritt (Trennen oder Öffnen von Verbindungen) notwendig ist und daß dafür in dem Bereich um die defekte Zelle noch weitere unbenutzte redundante Elemente (mit entsprechendem Platzverbrauch) zur Verfügung stehen müssen. Ist dies nicht mehr der Fall, so muß das Bauelement ebenfalls als Ausschuß entsorgt werden.
    •
  • Es ist somit eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung bereitzustellen, welche auf einfache Weise eine erhöhte Ausbeute bei der Produktion ermöglicht.
  • Diese Aufgabe wird gemäß der Erfindung gelöst durch eine Halbleiterspeichervorrichtung mit den in Anspruch 1 angegebenen Merkmalen. Bevorzugte Ausführungsformen sind Inhalt der abhängigen Ansprüche.
  • Gemäß der Erfindung wird eine Halbleiterspeichervorrichtung bereitgestellt, umfassend
    • – eine Vielzahl von Speicherzellen, welche vorzugsweise in einem Speicherzellenfeld matrixartig angeordnet sind;
    • – eine Vielzahl von vorzugsweise parallelen Wortleitungen zum Aktivieren bzw. Auswählen bzw. Ansteuern der Speicherzellen;
    • – eine Vielzahl von vorzugsweise zu den Wortleitungen senkrecht verlaufenden, parallelen Bitleitungen zum Übertragen von Information von und/oder zu den Speicherzellen;
    • – zumindest eine Einrichtung zum dynamischen bzw. selektiven Verändern, vorzugsweise Verkürzen, der beim Betrieb der Halbleiterspeichervorrichtung elektrisch aktiven Länge zumindest einer Bitleitung.
  • Die elektrisch aktive Länge ist hierbei vorzugsweise die Länge der Bitleitung, welche bei der Übertragung von Information mit der Speicherzelle in elektrischer Verbindung steht.
  • Vorzugsweise wird hierbei eine Bitleitung in mehrere Bereiche aufgeteilt. Beim Betrieb der Halbleiterspeichervorrichtung werden dynamisch, d.h. vorzugsweise für jeden Lesezyklus einer Speicherzelle, diejenigen Bereiche ausgewählt, die zur Übertragung der Information von und/oder zu den Speicherzellen nötig sind.
  • Bevorzugt umfaßt die Einrichtung zum dynamischen Verändern der elektrisch aktiven Länge einer Bitleitung zumindest eine Bitleitungsunterbrechungs-Einrichtung bzw. einen Bitleitungsunterbrecher zum selektiven bzw. dynamischen Unterbrechen einer Bitleitung. Somit kann die elektrisch aktive Länge der Bitleitung verkürzt werden.
  • Vorzugsweise ist die Bitleitungsunterbrechungs-Einrichtung ein Transistor.
  • Die Halbleiterspeichervorrichtung umfaßt vorzugsweise ferner eine Ansteuereinrichtung bzw. Auswahleinrichtung bzw. Auswahllogik zum Ansteuern der Einrichtung zum dynamischen Verändern der elektrisch aktiven Länge einer Bitleitung.
  • Bevorzugt wird die Einrichtung zum dynamischen Verändern der elektrisch aktiven Länge einer Bitleitung von der Ansteuereinrichtung in Abhängigkeit der auszulesenden Speicherzelle angesteuert.
  • In einer bevorzugten Ausführungsform ist im wesentlichen in allen Bitleitungen zumindest eine Bitleitungsunterbrechungs-Einrichtung vorgesehen.
  • Des weiteren sind die Bitleitungsunterbrechungs-Einrichtungen vorzugsweise jeweils an der gleichen Stelle entlang der Länge der Bitleitungen angeordnet. Somit sind die Bereiche, in welche die einzelnen Bitleitungen aufgeteilt werden, für alle Bitleitungen im wesentlichen gleich.
  • Bevorzugt ist eine Bitleitungsunterbrechungs-Einrichtung im wesentlichen mittig entlang der Länge der Bitleitung angeordnet. Dadurch werden die an einer Bitleitung angeordneten Speicherzellen vorzugsweise in zwei gleich große Gruppen aufgeteilt, d.h. die Anzahl der Speicherzellen in einer Gruppe ist gleich der Anzahl der Speicherzelle in der anderen Gruppe.
  • Vorzugsweise sind mehrere Bitleitungsunterbrechungs-Einrichtungen im wesentlichen äquidistant entlang einer Bitleitung angeordnet. Somit werden die Speicherzellen einer Bitleitung in mehrere im wesentlichen gleich große Gruppe aufgeteilt.
  • Alternativ kann vorgesehen sein, daß die Bitleitungsunterbrechungs-Einrichtungen nicht äquidistant angeordnet sind. Beispielsweise können die Bitleitungsunterbrechungs-Einrichtungen derart entlang einer Bitleitung angeordnet sein, daß die nächstgrößere einstellbare elektrisch aktive Länge der Bitleitung im wesentlichen das Doppelte der vorhergehenden elektrisch aktiven Länge ist.
  • Bevorzugt umfaßt die Halbleiterspeichervorrichtung ferner eine Signalbewertungs- und/oder Signalverstärkungseinrichtung zum Bewerten und/oder Verstärken des von der Speicherzelle ausgelesenen Signals.
  • Vorzugsweise ist die Halbleiterspeichervorrichtung ein dynamischer Speicher.
  • Alternativ ist die Halbleiterspeichervorrichtung ein statischer Speicher.
    •
  • Weitere Merkmale, Aufgaben und Vorteile werden offensichtlich aus der nachfolgenden Beschreibung bevorzugter Ausführungsformen mit Bezug auf die Zeichnungen, in welchen zeigt:
  • 1 eine schematische Ansicht einer Halbleiterspeichervorrichtung gemäß einer bevorzugten Ausführungsform der Erfindung;
  • 2 ein Ersatzschaltbild einer in 1 gezeigten Bitleitung mit daran angeschlossener Zelle.
  • Zunächst wird der Aufbau einer Halbleiterspeichervorrichtung gemäß einer bevorzugten Ausführungsform der Erfindung mit Bezug auf 1 beschrieben.
  • Die gezeigte Halbleiterspeichervorrichtung bzw. der Halbleiterspeicher umfaßt eine Vielzahl von Speicherzellen 10, welche matrixförmig bzw. rasterartig in Zeilen und Spalten angeordnet sind. Die matrixartig angeordneten Speicherzellen 10 bilden ein Speicherzellenfeld. Die Speicherzellen 10 umfassen jeweils einen Speicherzelltransistor 12 und einen Speicherzellkondensator 14.
  • Die Gateanschlüsse der Speicherzelltransistoren 12 einer Spalte sind mit einer Wortleitung WL verbunden, welche zur Ansteuerung der Zelltransistoren 12 dient. Des weiteren sind die Wortleitungen WL mit einem Adreßdecoder 18 verbunden.
  • Der Adreßdecoder 18 umfaßt vorzugsweise n Adressierungseingänge A0 – An–1 mittels welcher die für den jeweiligen Lesevorgang zu aktivierende Wortleitung WL ermittelt werden kann.
  • Ferner sind die Speicherzellen 10 einer Zeile mit einer Bitleitung BL verbunden zum Übertragen der Dateninformation zwischen den Speicherzellen 10 und Signalverstärkungs- und/oder Signalbewertungseinrichtungen 16.
  • Die Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 ist vorzugsweise als ein Differenzverstärker mit zwei Eingängen ausgebildet, wobei an einem Eingang die zu bewertende Speicherzelle 10 über eine Bitleitung BL angeschlossen ist und an dem zweiten Eingang eine Bitleitung BL mit unverändertem Spannungspegel angeschlossen ist. An einem Eingang liegt somit eine Speicherzelle 10, deren Wortleitung WL für den Lesevorgang aktiviert wurde und an dem anderen Eingang liegt eine Speicherzelle 10 bzw. liegen ausschließlich Speicherzellen 10, deren Wortleitung nicht aktiviert wurde. Die vorstehend beschriebenen Bitleitungen BL, welche mit einer Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 verbunden sind, bilden jeweils ein Bitleitungspaar.
  • Die Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 umfaßt ferner Datenein- und -ausgänge 24 zum Ausgeben des detektierten Signals von der Speicherzelle 10 und/oder zum Aufnehmen von Eingangssignalen von einem externen Bauteil.
  • In einer vereinfachten Form kann man die Bitleitung BL als eine verlustfreie, kapazitätsbehaftete Leitung ansehen. 2 zeigt ein Ersatzschaltbild einer vorstehend beschriebenen Bitleitung.
  • Hierbei entspricht CZ der Kapazität des Kondensators 14 der Speicherzelle 10 und TZ repräsentiert den Transistor 12 einer Speicherzelle 10. Die Bitleitung wird durch einen Kondensator mit der Kapazität CBL modelliert. In dem in 2 gezeigten Ersatzschaltbild sind die beiden Kondensatoren parallel geschaltet.
  • Wie in 1 gezeigt, sind die Signalverstärkungs- und/oder Signalbewertungseinrichtungen 16 von zwei benachbarten Bitleitungspaaren vorzugsweise jeweils an entgegengesetzten Seiten der Halbleiterspeichervorrichtung (in 1 links bzw. rechts) angeordnet. Durch die beidseitige Anordnung der Signalverstärkungs- und/oder Signalbewertungseinrichtungen 16 kann der Platzbedarf der Schaltung minimiert werden. Jedoch ist jede andere geeignete Anordnung der Signalverstärkungs- und/oder Signalbewertungseinrichtungen 16 ebenfalls denkbar.
  • In den in 1 gezeigten Bitleitungen BL sind ferner Transistoren 20 vorgesehen, die als sog. "Bitleitungsunterbrecher" dienen und die Bitleitungen BL elektrisch in mehrere Bereiche aufteilen. Die Transistoren 20 werden über eine Ansteuereinrichtung bzw. Auswahllogik 22 angesteuert. In der dargestellten Ausführungsform ist in jeder Bitleitung BL ein Transistor 20 vorgesehen. Hierbei sind die Transistoren 20 vorzugsweise jeweils an der gleichen Position in allen Bitleitungen BL angeordnet und bilden einen sog. "Bitleitungsunterbrecherblock" 28. Wird ein Transistor 20 entsprechend angesteuert, kann die mit diesem Transistor verbundene Bitleitung BL elektrisch unterbrochen werden.
  • Die Ansteuereinrichtung 22 umfaßt ähnlich wie der Adreßdecoder 18 n Adressierungseingänge A0 – An–1 und zwei Ausgänge EL und ER. Abhängig von der an den Adressierungseingängen A0 – An–1 anliegenden Adresse, welche vorzugsweise der für den jeweiligen Lesevorgang ausgewählten Wortleitung WL entspricht, werden die Transistoren 20 in einen leitenden oder nicht-leitenden Zustand versetzt. Hierbei sind die Transistoren 20 eines Bitleitungspaars vorzugsweise jeweils mit dem selben Ausgang EL oder ER, d.h. entweder beide mit EL oder beide mit ER, der Ansteuereinrichtung 22 verbunden. Ferner sind vorzugsweise die Transistoren 20 benachbarter Bitleitungspaare mit unterschiedlichen Ausgängen EL oder ER bzw. jeweils gerade mit dem anderen Ausgang EL oder ER der Ansteuereinrichtung 22 verbunden. Es ist jedoch ebenfalls jede andere geeignete Art der Verschaltung der Transistoren 20 mit den Bitleitungspaaren denkbar.
  • Nachfolgend wird der Betrieb der Halbleiterspeichervorrichtung gemäß der bevorzugten Ausführungsform beschrieben.
  • Der Adreßdecoder 18 ermittelt aus der über die n Adreßleitungen A0 ... An–1 codierten Wortleitungsadresse die zu aktivierende Wortleitung WL und legt einen positiven Spannungspegel an sie an.
  • Bevorzugt sorgt ein zusätzlicher Steuereingang des Adreßdecoders 18 dafür, daß im Falle der Inaktivität der Halbleiterspeichervorrichtung unabhängig vom Wert der an ihm anliegenden Adresse keinerlei Aktivierung einer Wortleitung WL erfolgt.
  • Die Ansteuereinrichtung 22 stellt anhand der gewählten Wortleitungsadresse fest, bei welcher Bitleitung BL bzw. für welches Bitleitungspaar die Transistoren 20 in einen nichtleitenden Zustand gebracht werden können und somit ein Teil der Bitleitung "abgeschaltet" werden kann. Die Schaltung ist dabei so beschaffen, daß sie nur für die Zeitdauer der Auswahl einer Wortleitung WL eine Unterbrechung der Bitleitungen BL generieren kann und somit eine dynamische Ansteuerung ermöglicht.
  • Das Verfahren der Ansteuerung der Transistoren 20 wird nachfolgend beispielhaft für die in 1 mit "A" und "B" bezeichneten Speicherzellen 10 beschrieben.
  • Die Speicherzellen "A" und "B" sind mit derselben Bitleitung BL verbunden und liegen auf der Bitleitung auf unterschiedlichen Seiten des Transistors 20. Die Speicherzelle "B" ist näher an der mit dieser Bitleitung verbundenen Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 angeordnet als die Speicherzelle "A". Der Transistor 20 ist hierbei mit dem Ausgang ER der Ansteuereinrichtung 22 verbunden.
  • Wenn die Speicherzelle "A" ausgelesen wird, muß der Transistor 20 in den leitenden Zustand gebracht werden, um eine elektrische Verbindung zwischen der Speicherzelle "A" und der Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 zu ermöglichen. Wenn hingegen die Speicherzelle "B" ausgelesen werden soll, besteht bereits eine elektrische Verbindung zwischen der Speicherzelle "B" und der Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 und es ist somit nicht notwendig, den Transistor in einen leitenden Zustand zu bringen.
  • Somit kann zusammenfassend gesagt werden, daß die Transistoren 20 nur dann in den leitenden Zustand versetzt werden müssen, wenn die auszulesenden Zellen 10 und die zugeordnete Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 nicht auf der gleichen Seite des Transistors 20 liegen. Für alle anderen Zellen (bei denen die Zelle 10 und die zugeordnete Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 auf der gleichen Seite des Transistors 20 liegen) kann die elektrisch aktive Länge verkürzt werden, indem die Unterbrechertransistoren 20 in den nichtleitenden Zustand versetzt werden. Unter der elektrisch aktiven Länge wird hierbei die Länge verstanden, welche bei der Datenübertragung in elektrischer Verbindung mit der zugeordneten Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 steht.
  • In der in 1 dargestellten Ausführungsform muß somit die linke Ausgangsleitung EL der Ansteuereinrichtung 22 genau dann auf einen positiven Pegel gesetzt werden, wenn die höchstwertigste Adreßleitung An–1 den Wert "1" besitzt, d.h. wenn eine Wortleitung rechts von dem Transistor 20 selektiert werden soll, die zugeordnete Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 jedoch auf der linken Seite des Transistors 20 liegt.
  • Umgekehrt muß die rechte Ausgangsleitung ER der Auswahllogik genau dann auf einen positiven Pegel gesetzt werden, wenn die höchstwertigste Adreßleitung An–1 den Wert "0" besitzt, d.h. wenn eine Wortleitung links von dem Transistor 20 selektiert werden soll, die zugehörige Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 jedoch rechts davon liegt.
  • In der vorliegend beschriebenen Ausführungsform sind die verwendeten Transistoren 20 n-Kanal Feldeffekttransistoren. Jedoch können ebenfalls p-Kanal-Feldeffekttransistoren eingesetzt werden. In einem solchen Fall kehrt sich der benötigte Ansteuerpegel um.
  • Die Speicherzellen 10 geben danach die in ihnen gespeicherte Ladung auf die Bitleitungen BL aus, was zu einer Spannungsänderung an einem Eingang der Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 führt.
  • Die Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 bewertet die Spannungsdifferenz und gibt das so detektierte Signal verstärkt über Datenein- und -ausgänge 24 aus.
  • Für den Fall, daß keine Wortleitung WL adressiert worden ist, werden die beiden Bitleitungen BL elektrisch leitend miteinander verbunden. Zu diesem Zweck besitzt die Ansteuereinrichtung 22 einen zusätzlichen Steuereingang 26, der vom Eingang des Adreßdecoders 18 abgeleitet wird. Über diese Steuerleitung kann der Ansteuereinrichtung 22 vermittelt werden, daß derzeit keine gültige Adreßauswahl vorliegt und alle Unterbrechertransistoren 20 in den leitfähigen Zustand zu versetzen sind.
  • Mit Hilfe der vorstehend beschriebenen Anordnung kann die Spannungsdifferenz, welche in der Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 bewertet wird für zumindest einen Teil der Speicherzellen 10 der Halbleitervorrichtung erhöht werden. Als Folge kann eine sonst fehlerhafte Bewertung der ausgelesenen Daten korrekt durchgeführt werden.
  • Nachfolgend wird dies im Detail beschrieben.
  • Bevor der Zelltransistor 12 in den leitenden Zustand versetzt wird, ist die Speicherzelle 10 entweder auf 0V entladen (Speicherung des Zustands "0") oder auf VZelle aufgeladen (Speicherung des Zustands "1"). Die Bitleitung BL ist üblicherweise – aber nicht unbedingt notwendigerweise – auf die Hälfte dieses Wertes VZelle/2 aufgeladen. Nachdem der Zelltransistor 12 eine leitende Verbindung hergestellt hat, stellt sich auf einer der beiden Bitleitungen BL eines Bitleitungspaares eine Spannungsänderung vom Betrag ΔUBL = VZelle/2·CZ/(CZ + CBL)ein. Da die Bitleitungskapazität CBL, welche von der Länge der Bitleitung abhängig ist, bauartbedingt groß gegenüber der Zellkapazität CZ ist, stellt sich ein geringer Spannungshub ein. Für einen typischen Wert von CBL= 5·CZ erhält man damit eine Pegeländerung von ΔUBL = VZelle/2·0.1666
  • Jedoch ist für die zwischen dem Transistor 20 und der zugehörigen Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 angeordneten Speicherzellen 10 (Zelle "B" im obigen Beispiel) der Anteil der Bitleitung BL, welcher auf der der Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 gegenüberliegenden Seite des Transistors 20 liegt (in 1 ist dies der linke Anteil) für die Funktion des Speichers beim Auslesen dieser Zelle irrelevant, geht aber als störender Term in die Bitleitungskapazität CBL in obiger Formel ein.
  • Mit Hilfe der Transistoren 20 kann zumindest für einige Speicherzellen 10 die für den jeweiligen Lesevorgang elektrisch aktive Länge der Bitleitung BL dynamisch verkürzt und somit die Bitleitungskapazität CBL verringert werden. Insbesondere kann in der dargestellten Ausführungsform die elektrisch aktive Länge der Bitleitung BL für einen bestimmten Lesevorgang halbiert werden.
  • Die detektierte Spannungsdiffernenz einer so verkürzten Bitleitung läßt sich in diesem Fall bei Beibehaltung aller sonstigen Parameter berechnen zu: ΔUBL = VZelle/2·CZ/(CZ + CBL)wobei für CBL nun die Hälfte des obigen Wertes (also CBL = 5/2·CZ) einzusetzen ist. Man erhält damit einen deutlich erhöhten Signalpegel am Eingang des Verstärkers von ΔUBL = VZelle/2·0.286.
  • Diese Erhöhung der Signalstärke bzw. der detektierten Spannungsdifferenz kann somit in der vorstehend beschriebenen Ausführungsform für die Hälfte aller Zellen 10 erreicht werden.
  • Des weiteren kann vorgesehen sein, daß mehrere Bitleitungsunterbrecherblöcke 28 in dem Zellenfeld angeordnet sind (nicht dargestellt). Vorzugsweise teilen die Bitleitungsunterbrecherblöcke 28 das Zellenfeld in 2n gleich große Bereiche auf, wobei n eine natürliche Zahl ist. Bei einer solchen Aufteilung kann die jeweilige Ansteuerschaltung auf einfache Weise ausgebildet werden. Insbesondere müssen nur die höchstwertige, die beiden höchstwertigen, die drei höchstwertigen, ..., n höchstwertigen Adreßleitungen zur Generierung der Ausgangssignale der Ansteuerschaltung 22 herangezogen werden. Somit kann der Schaltungsaufwand minimiert werden.
  • Alternativ kann vorgesehen sein, daß mehrere Bitleitungsunterbrecherblöcke 28 nicht äquidistant in dem Speicherzellenfeld angeordnet werden. Beispielsweise können die Bitleitungsunterbrecherblöcke 28 derart entlang den Bitleitungen angeordnet sein, daß die nächstgrößere einstellbare elektrisch aktive Länge der Bitleitung im wesentlichen das Doppelte der vorhergehenden elektrisch aktiven Länge ist. Wenn n Bitleitungsunterbrecherblöcke 28 vorgesehen sind, wird eine Bitleitung der Länge L ausgehend von der zugeordneten Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 in Bereiche mit folgender Länge aufgeteilt : L/2n, L/2n, L/2n–1, L/2n–2, ..., L/22, L/2. Somit kann die einstellbare elektrisch aktive Länge der Bitleitung auf die folgenden Längen eingestellt werden: L/2n, L/2n–1, L/2n–2, ..., L/22, L/2, L.
  • Vorzugsweise werden ein, zwei oder drei Bitleitungsunterbrecherblöcke 28 vorgesehen.
  • Durch den Einbau mehrerer Bitleitungsunterbrecherblöcke 28 können die Bitleitungslängen in einer feineren Abstufung variiert werden. Die ist insbesondere vorteilhaft für Speicherzellen 10, die eine besonders kurze Verbindung zu ihrer zugeordneten Signalverstärkungs- und/oder Signalbewertungseinrichtung 16 aufweisen. Für diese Speicherzellen 10 verringert sich die Bitleitungskapazität entsprechend weiter, wodurch nach obiger Formel ein weiterer Anstieg der Signalstärke erreicht werden kann.
  • Es ist jedoch ebenfalls denkbar, an Stelle der Transistoren 20 andere geeignete Einrichtungen zum dynamischen verändern der elektrisch aktiven Länge einer Bitleitung vorzusehen. Ferner ist es nicht notwendig, daß Transistoren 20 in allen Bitleitungen 20 vorgesehen sind.
  • Des weiteren kann mit der beschriebenen Halbleiterspeichervorrichtung der Stromverbrauch bei der Auffrischung der Speicherzellen 10 wie nachfolgend beschrieben verringert werden.
  • Dynamische Halbleiterspeicher speichern ihre Information in Form von Ladungen eines Kondensators. Diese Kondensatoren leiden grundsätzlich unter gewissen Leckströmen, wodurch die in ihnen gespeicherte Ladung sich zeitlich verändert. Nach einer gewissen Zeit kann eine derart große Ladungsmenge verlorengegangen sein, daß der Signalverstärker beim Bewerten des Zellinhaltes nicht mehr in der Lage ist, den korrekten Wert zu ermitteln. Um diesem Verlustprozeß entgegenzuwirken, müssen die Kondensatoren der dynamischen Halbleiterspeicher periodisch auf ihren Ausgangswert wieder aufgefrischt werden.
  • Das Auffrischen bzw. Refresh geschieht analog zum oben beschriebenen Lesevorgang dadurch, daß nacheinander alle Wortleitungen WL selektiert werden. Die Zellen 10 geben ihre Ladung dabei auf die Bitleitungen BL aus, deren Spannungspegel werden vom Signalverstärker verstärkt und wieder in die Zellen 10 zurückgeschrieben. Danach wird die gerade selektierte Wortleitung WL wieder deselektiert und es wird mit der nächsten Wortleitung WL fortgefahren.
  • Mit dem Auffrischen der Zellinformation ist ein Stromverbrauch verbunden, der im wesentlichen durch das Auf- und Entladen der Bitleitungen gegeben ist. Während eine Bitleitung von ihrem Ausgangswert (hier VZelle/2) auf VZelle aufgeladen wird, wird die zweite Bitleitung eines Bitleitungspaars gerade von VZelle/2 auf 0V entladen. Dies entspricht einem Ladungsfluß von Q = CBL·VZelle/2 und einer dabei verbrauchten Energie von W = Q·VZelle = ½·CBL·VZelle 2 pro Bitleitungspaar.
  • In diese Verlustleistung geht die Bitleitungskapazität linear ein. Die erfindungsgemäße dynamische Reduktion der aktiven Bitleitungslänge führt damit zu einer proportionalen Verringerung der Verlustleistung des Halbleiterspeichers. Im einfachsten Fall (ein Bitleitungsunterbrecherblock 28 in der Mitte des Speicherzellenfelds) kann die Bitleitungskapazität für die Hälfte aller Zellen um 50% reduziert werden. Dies entspricht somit einer 25%igen Einsparung beim Verbrauchsstrom solange der Halbleiterspeicher sich in dem Zustand der Zellenauffrischung befindet. Gerade bei ständig aktiven batteriebetriebenen oder akkumulatorbetriebenen Geräten mit dynamischen Halbleiterspeichern befinden sich dies größtenteils in dem beschriebenen Zustand der reinen Zellenauffrischung. Obige Verringerung des Stromverbrauchs in diesem Zustand macht sich somit unmittelbar in einer Verlängerung der Nutzungsdauer pro Akkumulatorladung oder pro Batteriesatz bemerkbar und führt zu einer Verbesserung der Nutzungsmöglichkeiten und zu einer Einsparung von Kosten.
  • Mit Hilfe der erfindungsgemäßen Halbleiterspeichervorrichtung kann erreicht werden, daß ohne eine Vergrößerung der Ladungsmenge eine größere Signalspannung zur Detektion und zur Verstärkung zur Verfügung steht.
  • Des weiteren kann die Auffrischung bzw. das Refresh der Halbleiterspeichervorrichtung mit deutlich verringertem Verbrauchsstrom durchgeführt werden, was zu einer verlängerten Betriebszeit bei Akku- oder batteriebetriebenen Produkten führt.
  • Durch die Erfindung kann zumindest teilweise die Notwendigkeit des Ersetzens von fehlerhaften Zellen durch zusätzliche redundante Elemente dadurch verhindert werden, daß dafür gesorgt wird, daß möglichst viele fehlerhafte Zellen durch eine schaltungstechnische Modifikation im Zellenfeld einen höheren Spannungspegel generieren. Ist durch die erfindungsgemäße Erhöhung des ansonsten zu schwachen Signalpegels wieder eine korrekte Bewertung und Verstärkung des Zellsignals möglich, so kann auf einen Ersatz dieser Zelle verzichtet werden. Das dadurch nicht benötigte Redundanzelement kann damit zum Ersatz anderer defekter Elemente verwendet werden, was zu einer erhöhten Ausbeute für das Bauelement führt.
  • Ein weiterer Vorteil der beschriebenen Lösung liegt darin daß durch das Deaktivieren von nicht bei der Bewertung der Zellensignals benötigten Teilen des Zellenfeldes der Stromverbrauch verringert und die Betriebsdauer bei gleicher Energiemenge erhöht werden kann.
  • Ferner kann der störende Einfluß benachbarter Bitleitungen auf die Bewertung des ausgelesenen Zellsignals verringert werden. Aufgrund der fortschreitenden Miniaturisierung der Halbleiterspeicher können Wechselwirkungen zwischen benachbarten Leitungen nicht mehr vernachlässigt werden. Das Zellenfeld eines Halbleiterspeichers besitzt lange, in kurzem Abstand zueinander parallel verlaufende Leitungen (Bitleitungen BL), auf denen die aus den Speicherzellen ausgelesene Information in Form von relativ schwachen Spannungsunterschieden eingeprägt wird. Parallel laufende Leitungen wirken jedoch aufgrund der zwischen ihnen wirksamen kapazitiven Kopplung auf sich gegenseitig ein, so daß das Spannungssignal auf einer Leitung durch das Spannungssignal auf einer benachbarten Leitung störend verfälscht wird. Der Grad der Verfälschung ist durch das Produkt aus der Kapazität pro Längeneinheit und der Länge der Bitleitung gegeben. Während erster Parameter durch die Struktur des Speichers festgelegt ist, kann die beschriebene Erfindung die relevante, d.h. elektrisch aktive Länge der Bitleitung beim Betrieb des Halbleiterspeichers verkürzen und damit den störenden Einfluß auf die benachbarte Leitung proportional verringern.
  • Die Verringerung des Einflusses benachbarter Leitungen führt damit zu einer Erhöhung der Störsicherheit und damit zu einer Qualitätssteigerung durch eine Verringerung von fehlerhaft bewerteten Zellinhalten.
    • 10
    Speicherzelle
    12
    Speicherzelltransistor
    14
    Speicherzellkondensator
    16
    Signalbewertungs- und/oder -verstärkungseinrichtung
    18
    Adreßdecoder
    20
    Transistor
    22
    Ansteuereinrichtung
    24
    Datenein- und -ausgang
    26
    Steuereingang
    28
    Bitleitungsunterbrecherblock
    BL
    Bitleitung
    WL
    Wortleitung

Claims (10)

  1. Halbleiterspeichervorrichtung, umfassend – eine Vielzahl von Speicherzellen (10); – eine Vielzahl von Wortleitungen (WL) zum Ansteuern der Speicherzellen; – eine Vielzahl von Bitleitungen (BL) zum Übertragen von Information von und/oder zu den Speicherzellen; – zumindest eine Einrichtung (20, 28) zum dynamischen Verändern der elektrisch aktiven Länge zumindest einer Bitleitung.
  2. Halbleiterspeichervorrichtung gemäß Anspruch 1, wobei die Einrichtung (20, 28) zum dynamischen Verändern der elektrisch aktiven Länge einer Bitleitung zumindest eine Bitleitungsunterbrechungs-Einrichtung (20) umfaßt zum selektiven Unterbrechen einer Bitleitung (BL).
  3. Halbleiterspeichervorrichtung gemäß Anspruch 2, wobei die Bitleitungsunterbrechungs-Einrichtung (20) ein Transistor (20) ist.
  4. Halbleiterspeichervorrichtung gemäß einem der vorangehenden Ansprüche, welche ferner eine Ansteuereinrichtung (22) zum Ansteuern der Einrichtung (20, 28) zum dynamischen Verändern der elektrisch aktiven Länge einer Bitleitung (BL) umfaßt.
  5. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 2 bis 4, wobei im wesentlichen in allen Bitleitungen (BL) zumindest eine Bitleitungsunterbrechungs-Einrichtung (20) vorgesehen ist.
  6. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 2 bis 5, wobei eine Bitleitungsunterbrechungs-Einrichtung (20) im wesentlichen mittig entlang der Länge der Bitleitung (BL) angeordnet ist.
  7. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 2 bis 6, wobei mehrere Bitleitungsunterbrechungs-Einrichtungen (20) im wesentlichen äquidistant entlang einer Bitleitung (BL) angeordnet sind.
  8. Halbleiterspeichervorrichtung gemäß einem der vorangehenden Ansprüche, welche ferner eine Signalbewertungs- und/oder Signalverstärkungseinrichtung (16) umfaßt.
  9. Halbleiterspeichervorrichtung gemäß einem der vorangehenden Ansprüche, wobei die Halbleiterspeichervorrichtung ein dynamischer Speicher ist.
  10. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 1 bis 8, wobei die Halbleiterspeichervorrichtung ein statischer Speicher ist.
DE2003134125 2003-07-25 2003-07-25 Halbleiterspeichervorrichtung Ceased DE10334125A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2003134125 DE10334125A1 (de) 2003-07-25 2003-07-25 Halbleiterspeichervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2003134125 DE10334125A1 (de) 2003-07-25 2003-07-25 Halbleiterspeichervorrichtung

Publications (1)

Publication Number Publication Date
DE10334125A1 true DE10334125A1 (de) 2005-03-03

Family

ID=34111680

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2003134125 Ceased DE10334125A1 (de) 2003-07-25 2003-07-25 Halbleiterspeichervorrichtung

Country Status (1)

Country Link
DE (1) DE10334125A1 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19603084A1 (de) * 1995-01-30 1996-10-24 Nec Corp Halbleitervorrichtung
DE10301856A1 (de) * 2003-01-17 2004-08-05 Infineon Technologies Ag Integrierter Speicher

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19603084A1 (de) * 1995-01-30 1996-10-24 Nec Corp Halbleitervorrichtung
DE10301856A1 (de) * 2003-01-17 2004-08-05 Infineon Technologies Ag Integrierter Speicher

Similar Documents

Publication Publication Date Title
DE4036091C2 (de) Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff
DE3305056C2 (de) Halbleiterspeicher
DE102013214258B4 (de) Vorrichtung mit mehreren statischen Direktzugriffsspeicherzellen und Verfahren zu ihrem Betrieb
DE2740700C3 (de)
EP1094468A1 (de) Anordnung zur Selbstreferenzierung von ferroelektrischen Speicherzellen
DE2650574B2 (de) Halbleiter-Speicher
DE19755405A1 (de) Festwert-Halbleiterspeichervorrichtung
EP0783169B1 (de) Matrix-Speicher (Virtual Ground)
DE102005008072A1 (de) Dynamisches Halbleiterspeicherelement
EP0612074A1 (de) Spalten-Redundanz-Schaltungsanordnung für einen Speicher
DE3939849A1 (de) Halbleiterspeichereinrichtung mit einem geteilten leseverstaerker und verfahren zu deren betrieb
DE19650303B4 (de) Integrierte Speicherschaltung
DE10154613B4 (de) Verfahren zum Vorladen von Speicherzellen eines dynamischen Halbleiterspeichers beim Power Up sowie Halbleiterspeicher
DE102008011091A1 (de) Verfahren und Vorrichtung zur Steuerung eines Speicherzugriffs sowie entsprechend ausgestalteter Halbleiterspeicher
DE19844101A1 (de) Schaltungsanordnung zur Generierung einer Referenzspannung für das Auslesen eines ferroelektrischen Speichers
DE69833326T2 (de) Speicher mit verarbeitungsfunktion
DE3430734C2 (de)
DE10223508B4 (de) Bezugspegelschaltung in einem ferroelektrischen Speicher und Verfahren zum Betreiben derselben
DE10334125A1 (de) Halbleiterspeichervorrichtung
DE10008243A1 (de) Integrierter Speicher mit Plattenleitungssegmenten
EP0986064B1 (de) Integrierter Halbleiterspeicher
DE19952311A1 (de) Integrierter Speicher mit Speicherzellen vom 2-Transistor/2-Kondensator-Typ
EP0965995A2 (de) Schaltungsanordnung und Verfahren zur automatischen Erkennung und Beseitigung von Wortleitungs-Bitleitungs-Kurzschlüssen
DE4231169C2 (de) Halbleiterspeichervorrichtung und Verfahren zum Betreiben einer solchen
DE102008023557A1 (de) Integrierte-Schaltung-Speicherbauelement, das auf einen Wortleitungs-/Bitleitungskurzschluss anspricht

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection