DE3538530C2 - - Google Patents

Description

Die Erfindung betrifft einen Halbleiterspeicher nach dem Oberbegriff des Hauptanspruches.

Die Speicherzellenarchitektur für Halbleiterspeicher wird grob eingeteilt in eine offene Bitleitungsarchitektur und eine gefaltete Bitleitungsarchitektur. Fig. 1 zeigt ein Beispiel eines Halbleiterspeichers, der die offene Bitleitungsarchitektur verwendet. In Fig. 1 bezeichnen 1 Speicherzellenanordnungen, 2 eine Leseverstärkerspalte, 3 einen Spaltendekodierer und 4 Reihendekodierer. Der gestrichelte Bereich 2′ in der Leseverstärkerspalte 2 stellt einen Leseverstärker eines Kreises (der wirksame Bereich eines Leseverstärkerkreises) dar. Ein Paar Bitleitungen, die mit einem Leseverstärkerkreis verbunden sind, sind mit BL und bezeichnet. In der Praxis sind Wortleitungen vorgesehen, welche die Bitleitungen BL und kreuzen, jedoch sind diese in Fig. 1 nicht gezeigt. Fig. 2 zeigt eine besondere Struktur der Speicherzellenanordnung 1 des in Fig. 1 gezeigten Halbleiterspeichers. Fig. 2 zeigt anhand eines Beispiels eine Zweizellen-Einkontakt-Struktur. 5 bezeichnet einen Kontakt, 6 eine Speicherzelle, 6′ einen Gateteil eines Zellentransistors, 14 einen diffundierten Bereich und 15 eine Zellenplatte. In Fig. 2 ist nur eine Speicherzelle 6 durch das Quadrat in gestrichelten Linien als Prinzip gezeichnet, während die Speicherzelle in der Praxis an jeder Überschneidung der Wortleitungen und der Bitleitungen gebildet ist (s. z. B. EP-OS 68 645). Gemäß Fig. 2 sind in jeder diffundierten Regiion 14 zwei Zellentransistoren gebildet und der Kontakt, der mit ihren Drains verbunden ist, ist zwischen ihren gestrichelten Gateteilen 6′ angeordnet. F bezeichnet eine Merkmalsgröße, die bei der Ausbildung dieses Beispiels verwendet wird. Bei diesem Beispiel werden die Zellenplatte 15, die als eine Elektrode zum Bilden der Kapazität der Speicherzelle 6 (bezeichnet durch gestrichelte Linien) dient, und die Wortleitung aus demselben Material unter Verwendung einer Einschicht-Gateprozeßtechnik gebildet. Die Breiten und der Abstand der Kontakte 5, der Bit- und Wortleitungen BL und WL, der Zellenplatten 15 usw. sind durch die oben erwähnte Merkmalsgröße F bestimmt. Der Abstand der diffundierten Bereiche 14 wird auf 3F (minimaler Abstand) aufgrund der Einschränkungen beim Bilden des isolierten Bereichs zwischen den diffundierten Bereichen festgesetzt. Der Abstand der diffundierten Bereiche 14 kann also nicht kleiner als 3F gemacht werden. Die Zellenlänge x in Richtung der Bitleitung BL und die Zellenlänge y in Richtung der Wortleitung WL sind auf der Basis obiger Kriterien der Konstruktion derart, wie es in Fig. 2 gezeigt ist, wobei x = 7F und y = 6F sind. Diese Werte werden mit dem Abstand der diffundierten Bereiche 14 implementiert, der auf den oben erwähnten minimalen Abstand 3F eingestellt ist.

Eine solche offene Bitleitungsarchitektur, wie sie in Fig. 1 und 2 gezeigt ist, ist für eine dichte Packung der Speicherzellenanordnungen im Vergleich mit der oben erwähnten gefalteten Bitleitungsarchitektur geeignet. Bei der offenen Bitleitungsarchitektur bewirkt jedoch ein Abfall der minimalen Musterbreite einen Anstieg des relativen Bereichs, der durch den Leseverstärker für jeden Kreis gebraucht wird. Als Ergebnis begrenzt die Länge des Leseverstärkers die Dichte der Speicherzellenanordnungen, womit sich Schwierigkeiten beim Schaltungsaufbau und der Anordnung der Leseverstärker ergeben.

Andererseits wird die gefaltete Bitleitungsarchitektur im weiten Umfang als eine Architektur verwendet, welche die Begrenzungen durch die Länge der Leseverstärker erhöht. Fig. 3 zeigt ein Beispiel eines Halbleiterspeichers unter Verwendung der gefalteten Bitleitungsarchitektur und Fig. 4 zeigt ein besonderes Ausführungsbeispiel dieser Speicherzellenarchitektur. In Fig. 3 und 4 sind dieselben Teile wie die in Fig. 1 und 2 mit denselben Bezugszeichen versehen. Bei dem dargestellten Beispiel sind die Speicherzellen, die jeweils mit vorgegebenen Wortleitungen verbunden sind, mit abwechselnden Bitleitungen verbunden, siehe Fig. 4. Somit verlaufen zwei Wortleitungen über jede Speicherzelle 6 in einer Zellenlänge x in Richtung der Bitleitungen, wie durch WL 1 und WL 2 angegeben. Bei diesem Beispiel ist bezüglich der durch den Block mit gestrichelten Linien bezeichneten Speicherzelle 6 die Wortleitung WL 1 eine solche, die den Gateteil 6′ des Zellentransistors bildet, und die Wortleitung WL 2 ist eine durchlaufende Wortleitung. Bei diesem Beispiel erstreckt sich die Wortleitung WL 2 in einem Abstand von dem Kontaktbereich bezüglich der Speicherzelle 6 und der anderen Zelle und überlappt nicht den diffundierten Bereich 14 in einer Zellenlänge, um die Bildung eines Transistors zu verhindern. In Fig. 4 ist der Abstand der Wortleitungen WL 1 und WL 2 und der Zellenplatten 15 durch die oben erwähnte Merkmalsgröße F bestimmt. Unter Verwendung derselben Konstruktionskriterien wie die gemäß Fig. 2 verwendeten, sind die Zellenlänge x in Richtung der Bitleitungen und die Zellenlänge y in Richtung der Wortleitungen jeweils 9F und 6F, was klar angibt, daß die Zellenlänge x größer als die im Falle der Fig. 2 ist. Die gefaltete Bitleitungsarchitektur kann demgemäß keine Speicherzellenanordnung mit hoher Dichte schaffen.

Fig. 5 und 6 zeigen gefaltete Bitleitungsarchitekturen, die verwendet werden, wenn die Länge der Leseverstärker die Zellenlänge y und 2y übersteigt. Auch in den Fig. 5 und 6 sind die in Fig. 1 bis 4 entsprechenden Teile mit denselben Bezugszeichen versehen. 7 bezeichnet Umschalter und 13 Multiplexer.

Gemäß Fig. 5 sind die Leseverstärkerspalten 2 und die Multiplexer 13, die mit einer Steuerung zum Lesen und Einschreiben von Daten ausgestattet sind, an beiden Seiten der Speicherzellenanordnung 1 angeordnet, wobei jeder einem Paar Bitleitungen BL und entspricht.

Gemäß Fig. 6 sind die Umschalter 7 an beiden Seiten der Speicherzellenanordnung 1 angeordnet, um wahlweise daran die Bitleitungspaare BL und anzuschalten, und der Multiplexer 13 ist an einer Seite der Speicherzellenanordnung 1 so angeordnet, daß ein Lesen und ein Schreiben der Zellendaten über den Multiplexer 13 allein ausgeführt wird.

Bei den in Fig. 5 und 6 gefalteten Bitleitungsarchitekturen können die Leseverstärker in einer Länge angeordnet sein, die viermal so groß wie die Zellenlänge y in Richtung der Wortleitungen ist. Wie im Falle der Fig. 3 und 4 ergeben jedoch die gefalteten Bitleitungsarchitekturen auch das Problem, daß die Zellenlänge x in Richtung der Bitleitungen ein Hindernis für die Realisierung von Speicherzellenanordnungen mit hoher Dichte ist.

Die Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher zu schaffen, der eine gefaltete Bitleitungsarchitektur aufweist, die eine Verringerung der Zellenlänge in Richtung der Bitleitungen erlaubt, wobei aber auch im Falle einer Speicherzellenanordnung der offenen Bitleitungsarchitektur ein einfacher Schaltungsaufbau und Anordnung der Leseverstärker ermöglicht wird.

Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

In dem Halbleiterspeicher der gefalteten Bitleitungsarchitektur gemäß der Erfindung bilden Bitleitungen, die zu verschiedenen Unteranordnungen der Einheitszellenanordnung gehören, ein Bitleitungspaar. Die Hauptwortleitung, die nicht mit dem Zellentransistor in einer der Unteranordnungen verbunden ist, wird so gebildet, daß sie über die eine Unteranordnung zum Verbinden mit der Unterwortleitung der anderen Unteranordnung läuft. In diesem Fall können die Hauptwortleitung, die über die eine Unteranordnung läuft, und die Unterwortleitung der Unteranordnung in verschiedenen Schichten gebildet werden. Die durchlaufende Hauptwortleitung muß nicht um den Kontaktbereich der Speicherzelle gehen und kann den diffundierten Bereich in einer Zellenlänge auch überlappen. Es ist demgemäß möglich, einen Halbleiterspeicher der gefalteten Bitleitungsarchitektur zu schaffen, der eine Speicherzellenanordnung mit hoher Dichte und großer Kapazität hat.

Die vorstehend erwähnte Grundstruktur ist auch bei einem Halbleiterspeicher der offenen Bitleitungsarchitektur anwendbar, bei der die Speicherzellenanordnungen an beiden Seiten eines Leseverstärkers angeordnet sind und die Bitleitungen von den jeweiligen Speicherzellenanordnungen ein Bitleitungspaar bilden. Dies macht es möglich, die Leseverstärker in einer Länge anzuordnen, die das Doppelte der Zellenlänge y in Richtung der Wortleitungen trotz der offenen Bitleitungsarchitektur ist, wodurch ein einfacher Schaltungsaufbau und eine Anordnung der Leseverstärker ermöglicht wird.

Die Erfindung wird beispielhaft anhand der Zeichnung beschrieben, in der sind

Fig. 1 eine schematische Darstellung eines Halbleiterspeichers unter Verwendung einer offenen Bitleitungsarchitektur,

Fig. 2 eine schematische Detaildarstellung einer ebenen Speicherzellenarchitektur in dem in Fig. 1 gezeigten Halbleiterspeicher,

Fig. 3 eine schematische Darstellung eines Halbleiterspeichers unter Verwendung der gefalteten Bitleitungsarchitektur,

Fig. 4 eine Detaildarstellung von üblichen Halbleiterzellenanordnungen in dem in Fig. 3 gezeigten Halbleiterspeicher,

Fig. 5 eine schematische Darstellung eines Halbleiterspeichers der gefalteten Bitleitungsarchitektur, bei dem sowohl Leseverstärker als auch Multiplexer an beiden Seiten einer Speicherzellenanordnung gemäß Fig. 3 angeordnet sind,

Fig. 6 eine schematische Darstellung eines Halbleiterspeichers einer gefalteten Bitleitungsarchitektur, bei dem sowohl Leseverstärker als auch Umschalter an beiden Seiten einer Speicherzellenanordnung gemäß Fig. 3 angeordnet sind,

Fig. 7 eine teilweise Detaildarstellung einer ebenen Speicherzellenarchitektur in einer Ausführungsform der Erfindung,

Fig. 8 eine schematische Darstellung eines Halbleiterspeichers, der die in Fig. 7 dargestellte gefaltete Bitleitungsarchitektur verwendet,

Fig. 9A und 9B Darstellungen, die jeweils ein Verfahren zum Bilden der gesamten Speicherzellenanordnung unter Verwendung mehrerer Einheitszellenanordnungen gemäß Fig. 8 erläutern,

Fig. 9B und 9D Detaildarstellungen jeweils der Speicherzellenarchitektur der Fig. 9A und 9B,

Fig. 10 eine Darstellung einer weiteren Ausführungsform der Erfindung, bei der sowohl Leseverstärker als auch Multiplexer an beiden Seiten der Speicherzellenanordnung der Fig. 8 vorgesehen sind,

Fig. 11 eine Darstellung einer weiteren Ausführungsform der Erfindung, bei der Leseverstärker und Umschalter an beiden Seiten der Speicherzellenanordnung der Fig. 8 vorgesehen sind,

Fig. 12 eine Darstellung einer weiteren Ausführungsform der Erfindung, welche die offene Bitleitungsarchitektur und keine Umschalter verwendet, und

Fig. 13 eine Darstellung einer weiteren Ausführungsform der Erfindung, welche die offene Bitleitungsarchitektur und Umschalter verwendet.

In Fig. 7 bezeichnen 1 eine Speicherzellenanordnung, 5 Kontakte, 6′ Gateteile der Zellentransistoren, 8 und 8′ Unterwortleitungen, 9 und 9′ Unteranordnungen, 10 Einheitszellenanordnungen, 11 Hauptwortleitungen, 12 Durchgangslöcher und 14 diffundierte Bereiche.

Gemäß Fig. 7 sind die Unterwortleitungen 8 und 8′ (gestrichelter Bereich in Fig. 7) entsprechend mehreren Speicherzellen vorgesehen und die Unteranordnungen 9 und 9′ einschließlich der mehreren Unterwortleitungen 8 und 8′ sind zu der Einheitszellenanordnung 10 zusammengefaßt. In jeder Unteranordnung sind Speicherzellen an allen Überschneidungen der Unterwortleitungen 8 oder 8′ und der Bitleitungen vorgesehen. Bei dieser Ausführungsform laufen die Hauptwortleitungen 11 (schattiert mit Punkten in Fig. 7), die elektrisch mit den Unterwortleitungen 8 (oder 8′) in der Unteranordnung 9 (oder 9′) verbunden sind, über die andere Unteranordnung 9′ (oder 9), ohne dabei mit den Unterwortleitungen 8′ (oder 8) verbunden zu sein. In diesem Fall sind die Unterwortleitungen 8 und 8′ und die Zellenplatten 15 in derselben Schicht gebildet und die durchlaufenden Hauptwortleitungen 11 sind durch eine Zwischenverbindungsschicht gebildet, die sich von der Unterwortleitung 8 unterscheidet. Die durch die Unteranordnung 9′ (oder 9) laufenden Hauptwortleitungen 11 müssen deshalb nicht um die Bereiche der Kontakte 5 in der Unteranordnung 9′ (oder 9) gehen und können auch die diffundierten Bereiche 14 in einer Zellenlänge überlappen. Die Dichte der Speicherzellenanordnung kann demgemäß in Richtung der Bitleitungen erhöht werden. Die Hauptwortleitungen 11 sind alle über den Unteranordnungen entsprechend den Wortleitungen in der in den Fig. 2 und 4 gezeigten Speicherzellenanordnung vorgesehen. Gemäß Fig. 7 sind die Hauptwortleitungen 11 über die Durchgangslöcher 12 mit den Unterwortleitungen 8 oder 8′ verbunden.

Im übrigen sind die Unterwortleitungen 8 (oder 8′) der Unteranordnungen 9 (oder 9′) relativ zueinander in Richtung der Bitleitungen in Fig. 7 verschoben, jedoch haben sie bei der Erfindung in ihrer Lagebeziehung keine besondere Abhängigkeit voneinander. Die Erfindung ist demgemäß nicht speziell auf die Anordnung beschränkt, bei der die Unterwortleitungen 8 (oder 8′) der verschiedenen Unteranordnungen 9 (oder 9′) in Richtung der Bitleitungen versetzt sind, wie in Fig. 7 gezeigt ist.

Gemäß der obigen Ausführungsform kann der Abstand der diffundierten Bereiche 14 in Richtung der Bitleitungen zu einem minimalen Abstand 3F gemacht werden, wie im Falle der offenen Bitleitungsarchitektur, die voranstehend im Zusammenhang mit Fig. 1 beschrieben ist. Die Zellenlänge x in Richtung der Bitleitungen wird deshalb 7F, was die Bildung einer Speicherzellenanordnung mit hoher Dichte erlaubt. Es wird jetzt ein Speicher mit einer Speicherkapazität von 1 Mb (1 Megabit) betrachtet, bei dem 1024 × 1024 Speicherzellenanordnungen angeordnet sind, wobei die Merkmalsabmessung F auf 1 µm festgelegt ist.

Bei der Anordnung der in Fig. 7 gezeigten Ausführungsform wird, da die Zellenlänge x in Richtung der Bitleitungen 2F kleiner als im Falle der üblichen Anordnung der Fig. 4 ist, die gesamte Länge der Speicherzellenanordnungen um
1024 × 2F = 1024 × 2 µm,
d. h. etwa 2 mm kürzer. Andererseits kann die Zellenlänge y in Richtung der Wortleitungen bei 6F gehalten werden, da die Bitleitungen jeweils innerhalb des minimalen Abstands 3F der diffundierten Bereiche 14 durchgelassen werden können.

Fig. 8 zeigt einen Teil der gefalteten Bitleitungsarchitektur, bei der die Leseverstärkerspalte 2 an einer Seite der Speicherzellenanordnung 1 der Fig. 7 angeordnet ist, die Bitleitungen der Unteranordnung 9 und die Bitleitungen der Unteranordnung 9′ Bitleitungspaare bilden und diese Bitleitungspaare mit den Leseverstärkern 2′ eines Kreises verbunden sind. In Fig. 8 sind die der Fig. 7 entsprechenden Teile mit denselben Bezugszeichen versehen und die Unteranordnungen 9 und 9′ sind zu der Einheitszellenanordnung 10 kombiniert, wie dies oben in bezug auf Fig. 7 angegeben ist.

Während Fig. 8 den Fall zeigt, bei dem vier Bitleitungen pro Unterwortleitung 8 oder 8′ verbunden sind, kann die Zahl der Bitleitungen bei der Erfindung frei gewählt werden.

Bei der Erfindung kann die Speicherzellenanordnung 1, die aus mehreren solchen Einheitszellenanordnungen 10 besteht, unter Verwendung einer der in den Fig. 9A und 9B erläuterten Verfahren gebildet werden. Gemäß Fig. 9A ist die Speicherzellenanordnung 1 durch Falten der Einheitszellenanordnung 10 symmetrisch mit Bezug auf die Grenze 100 zwischen aneinandergrenzenden Einheitszellenanordnungen 10 in der Richtung senkrecht zu den Hauptwortleitungen 11 gebildet. Gemäß Fig. 9B ist die Speicherzellenanordnung 1 ohne Falten der Einheitszellenanordnung 10 gebildet. Fig. 9C zeigt die Detailstruktur der Fig. 9A und Fig. 9D zeigt die Detailstruktur der Fig. 9B. Die Bezugszeichen sind dieselben wie die in Fig. 7 und 8. Fig. 9C und 9D zeigen beide teilweise die Unteranordnungen 9 und 9′, die längs zweier Hauptwortleitungen 11 der Speicherzellenanordnung 1 angeordnet sind.

Da gemäß Fig. 9C jede Einheitszellenanordnung 10 symmetrisch in bezug auf die Grenze 100 zwischen den benachbarten Einheitszellenanordnungen 10 in Richtung senkrecht zu den Hauptwortleitungen 11, wie oben erwähnt, zurückgefaltet ist, sind die Unterwortleitungen 8 oder 8′ in den Unteranordnungen 9 oder 9′, die zu verschiedenen Einheitszellenanordnungen 10 an beiden Seiten der Grenze 100 dazwischen gehören, mit derselben Hauptwortleitung 11 verbunden. Wie Fig. 9C zeigt, sind demgemäß diese Unterwortleitungen 8 oder 8′ untereinander verbunden und ein Durchgangsloch 12 ist für jedes Paar der untereinander verbundenen Unterwortleitungen 8 oder 8′ vorgesehen.

Da andererseits gemäß Fig. 9D die Speicherzellenanordnung 1 ohne Falten der Einheitszellenanordnungen 10 gebildet ist, sind die Unterwortleitungen 8 und 8′ der Unteranordnungen 9 und 9′ derselben Einheitszellenanordnung 10 mit verschiedenen Hauptwortleitungen 11 verbunden, so daß die Zahl der notwendigen Durchgangslöcher 12 verdoppelt wird.

Bei dieser Ausführungsform wird, wie sich aus Fig. 8 ergibt, der Vorteil der üblichen gefalteten Bitleitungsarchitektur aufrechterhalten und die Leseverstärker können mit einer Länge angeordnet werden, die das Doppelte der Zellenlänge y in Richtung der Wortleitungen ist, womit ein einfacher Schaltungsaufbau und Anordnung der Leseverstärker ermöglicht werden.

Eine solche Anordnung, wie sie in Fig. 10 gezeigt ist, bei der die Leseverstärkerspalte 2 und die Multiplexer 13 an beiden Seiten der Speicherzellenanordnung 1 angeordnet sind, hält des weiteren auch den Vorteil der üblichen gefalteten Bitleitungsarchitektur aufrecht, indem es möglich gemacht wird, die Leseverstärker in einem Abstand anzuordnen, der viermal größer als die Zellenlänge y in Richtung der Wortleitungen ist. Auch in Fig. 10 sind die Bezugszeichen dieselben wie in den Fig. 7 bis 9.

Durch Verwendung einer Anordnung, bei der die Leseverstärkerspalte 2 und der Umschalter 7′ an beiden Seiten der Speicherzellenanordnung 1 angeordnet sind, wie in Fig. 11 gezeigt ist, kann darüber hinaus die Zelleninformation über den Multiplexer 13, der an einer Seite der Speicherzellenanordnung 1 vorgesehen ist, gelesen und geschrieben werden und die Leseverstärker können in einem Abstand angeordnet werden, der viermal größer als die Länge y in Richtung der Wortleitungen ist. Der Umschalter 7′ wird durch Regelsignale Φ und geregelt, die zueianander um 180° phasenverschoben sind.

Nachfolgend wird die Speicherzelleninformationsausleseoperation gemäß Fig. 11 beschrieben. Im Falle des Auslesens einer Speicherzelle an der Überschneidung der obersten Bitleitung BLS 1 und einer besonderen Unterwortleitung 8 in der Unteranordnung 9 wird beispielsweise die mit der Unterwortleitung 8 verbundene Hauptwortleitung 11 ausgewählt und eine Information der Zelle, die ausgelesen werden soll, erscheint auf der Bitleitung BLS 1. Eine aus den anderen drei gleichzeitig ausgewählten Speicherzellen ausgelesene Information erscheint jeweils auf drei anderen Bitleitungen BLS 2, BLS 3 und BLS 4. An diesem Punkt hat der Umschalter 7′ bereits seine Operation entsprechend der Logik eines Adressensignals beendet. Bei diesem Beispiel werden diejenigen der Schalttransistoren des Umschalters 7′, die mit ungeradzahligen Bitleitungen verbunden sind, d. h. die Schalttransistoren an der linken Seite in Fig. 11, eingeschaltet, wodurch die auf den ersten und dritten Bitleitungen BLS 1 und BLS 3 auftretende Speicherzelleninformation zu der Leseverstärkerspalte 2 gegeben wird, die an der rechten Seite der Speicherzellenanordnung 1 angeordnet ist. In diesem Falle wird die Speicherzelleninformation, die ausgelesen werden soll, zu dem oberen Leseverstärker 2′ der Leseverstärkerspalte 2 gegeben. Die anderen zwei gleichzeitig ausgewählten Speicherzellen werden einem Wiederschreiben der Information durch die Leseverstärkerspalte 2 an der linken Seite über die Umschalter 7′ an der linken Seite unterworfen. Im Fall der Erzeugung von Bezugsspannungen für die Speicherzelleninformation, welche die Verwendung durch Leerzellen identifizieren, wird die Leerzelle bezüglich der Speicherzelleninformation, die ausgelesen werden soll, mit beispielsweise der Unterwortleitung 8′ verbunden, die an der rechten Seite der Unteranordnung 9′ gezeigt ist. Durch die Auswahl der Hauptwortleitung 11 in bezug auf diese Unterwortleitung 8′ erscheint die Information der oben erwähnten Leerzellen auf den Bitleitungen in der Unteranordnung 9′ im wesentlichen gleichzeitig, wenn die Speicherzelleninformation, die ausgelesen werden soll, auf der Bitleitung BLS 1 erscheint. Die Leerzelleninformation, die sich auf den oberen Leseverstärker 2′ der Leseverstärkerspalte 2 bezieht, wird über einen Schalttransistor ausgesandt, der mit der obersten Bitleitung BLS 1′ in der Unteranordnung 9′ verbunden ist. Die Information der anderen drei Leerzellen, die gleichzeitig ausgelesen wird, erscheint auf den drei Bitleitungen BLS 1′, BLS 2′ und BLS 3′ in der Unteranordnung 9′ und wird zu einer der Leseverstärkerspalten 2 an beiden Seiten der Speicherstellenanordnung 1 über einen der Umschalter 7′ gegeben. Auf diese Weise identifiziert jede Leseverstärkerspalte 2 die Speicherzelleninformation durch Vergleich mit der Leerzelleninformation und verstärkt dann die Speicherzelleninformation. Die Speicherzelleninformation, die durch den oberen Leseverstärker 2′ der Leseverstärkerspalte 2 verstärkt wird, die an der rechten Seite der Speicherzellenanordnung 1 angeordnet ist, wird über den Multiplexer 13 an einen Ausgangskreis zum Auslesen angelegt. Die oben im Zusammenhang mit Fig. 8, 10 und 11 beschriebene gefaltete Bitleitungsarchitektur besitzt auch den Vorteil, daß Rauschen, das von der kapazititven Kopplung zwischen den Wortleitungen und den Bitleitungen herrührt, nicht wirksam die Operation des Leseverstärkers beeinflußt.

Während voranstehend die Erfindung in ihrer Anwendung bei der gefalteten Bitleitungsarchitektur beschrieben wurde, ist die Erfindung nicht speziell darauf beschränkt, sondern kann auch bei der offenen Bitleitungsarchitektur angewendet werden. Die Erfindung ist beispielsweise bei einer Anordnung anwendbar, bei der die in Fig. 8 dargestellten Speicherzellenanordnungen 1 an beiden Seiten der Leseverstärkerspalte 2 angeordnet sind und die Bitleitungen aus den Bitleitungen von beiden Speicherzellenanordnungen 1 Bitleitungspaare bilden.

Fig. 12 und 13 erläutern Ausführungsformen der Erfindung, welche die offene Bitleitungsarchitektur verwenden, bei der Bitleitungen von den Speicherzellenanordnungen 1 an beiden Seiten der Leseverstärkerspalte 2 Bitleitungspaare bilden. In Fig. 12 und 13 sind mit den vorangehenden Ausführungsformen gleiche Teile mit denselben Bezugszeichen versehen.

Fig. 12 zeigt ein Beispiel, das keine Umschalter verwendet. Da dieses Beispiel so ausgelegt ist, daß die Speicherzelleninformation auf den Bitleitungen einer der Unteranordnungen 9 und 9′ in jeder Speicherstellenanordnung 1 auftritt, sind keine Umschalter erforderlich. In diesem Fall ist die Verbindung der Bitleitungen jeder Speicherzellenanordnung 1 mit der Leseverstärkerspalte 2 im wesentlichen dieselbe wie im Falle der Fig. 8, jedoch sind gemäß Fig. 12 die Leseverstärkerspalte 2 und die Pfeile der Bitleitungen in Fig. 8 mit denselben Knotenpunkten N jedes Leseverstärkers 2′ verbunden.

Fig. 13 zeigt ein Beispiel, das die Umschalter 7′ verwendet, die durch die Regelsignale Φ und , die um 180° phasenverschoben sind, geregelt werden, wie im Fall der Fig. 11. In diesem Fall werden jedoch die Bitleitungen jeder Unteranordnung 9 durch das Regelsignal Φ mit der Leseverstärkerspalte 2 verbunden und die Bitleitungen jeder Unteranordnung 9′ werden durch das Regelsignal mit der Leseverstärkerspalte 2 verbunden. Mit dieser Anordnung werden die Hauptwortleitungen 11 nacheinander in jeder Speicherzellenanordnung 1 ausgewählt. Eine Speicherzelleninformation wird zu der Leseverstärkerspalte 2 über die Bitleitungen einer der Speicherzellenanordnungen 1 gegeben und eine Leerinformation wird über die Bitleitungen der anderen Speicherzellenanordnung 1 gegeben. Die Verwendung dieser Umschaltung 7′ wie bei dieser Ausführungsform ergibt den Vorteil, daß die Kapazitäten der Knotenpunkte der Bitleitungen, mit denen die Speicherzellen verbunden sind, um die Hälfte im Vergleich mit den Kapazitäten bei der Anordnung der Fig. 12 verringert werden können, was für die Beschleunigung der Operation bevorzugt ist. Aus diesem Grund hat die Anordnung mit solchen Umschaltern große praktische Bedeutung.

Gemäß den Ausführungsformen der Fig. 12 und 13 können, obwohl die offene Bitleitungsarchitektur verwendet wird, die Leseverstärker in einer Länge angeordnet werden, die das Doppelte der Zellenlänge y in Richtung der Wortleitungen ist, was den Schaltungsaufbau und die Anordnung der Leseverstärker vereinfacht.

Obwohl die Erfindung in Verbindung mit einer Zweizellen-Einkontakt- Speicherzellenstruktur beschrieben worden ist, ist die Erfindung nicht darauf beschränkt und ist auch bei einer Einzellen-Einkontakt-Speicherzellenstruktur u. ä. anwendbar.

Die Erfindung ist des weiteren nicht auf einen Einschichtgateprozeß beschränkt, sondern kann auch beispielsweise bei einem Zweischichtgateprozeß angewendet werden.

Claims (10)

1. Halbleiterspeicher mit einer Speicherzellenanordnung, die in mehrere Unteranordnungen in einer Richtung senkrecht zu Wortleitungen aufgeteilt ist, wobei Bitleitungen in jeder Unteranordnung in der Weise angeordnet sind, daß sie einander schneiden und an jedem Schnittpunkt von Wort- und Bitleitungen eine Speicherzelle angeordnet ist, dadurch gekennzeichnet, daß der Speicher Einheitszellenanordnungen (10) umfaßt, die jeweils eine erste (9) und eine zweite (9′) Unteranordnung zusammenfassen, daß jede eines Paares von Hauptwortleitungen (11) mit zugehörigen Unterwortleitungen (8 oder 8′) in der Unteranordnung (9 oder 9′) verbunden ist, wobei die Hauptwortleitungen (11), die mit den Unterwortleitungen (8 bzw. 8′) in den ersten bzw. zweiten Unteranordnungen (9 bzw. 9′) verbunden sind, über die zweiten bzw. ersten Unteranordnungen (9′, 9) führen, ohne mit diesen verbunden zu sein.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die zu den zwei verschiedenen Unteranordnungen (9, 9′) der Einheitszellenanordnung (10) gehörenden Bitleitungen Bitleitungspaare bilden und die Bitleitungen jedes Bitleitungspaars mit einem Leseverstärker (2′) einer Leseverstärkerspalte (2) verbunden sind.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Leseverstärkerspalte (2) an einer Seite der Speicherzellenanordnung angebracht ist.

4. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Leseverstärkerspalten (2) an beiden Seiten der Speicherzellenanordnung angebracht sind und daß die Bitleitungspaare jeweils mit einem Leseverstärker (2′) einer der Leseverstärkerspalten (2) verbunden sind.

5. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Leseverstärkerspalten (2) und Umschalter (7′) an beiden Seiten der Speicherzellenanordnung angebracht sind und daß die Bitleitungspaare jeweils über einen der Umschalter (7′) mit einem Leseverstärker (2′) einer der Leseverstärkerspalten (2) verbunden sind.

6. Halbleiterspeicher nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß Unteranordnungen (9, 9′) die in Richtung der Hauptwortleitungen (11) benachbart sind, zu der Einheitszellenanordnung (10) zusammengefaßt sind und daß die Einheitszellenanordnungen jeweils symmetrisch in bezug auf die Grenze zwischen benachbarten Einheitszellenanordnungen gefaltet sind, um eine Speicherzellenanordnung zu bilden.

7. Halbleiterspeicher nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß Unteranordnungen (9, 9′), die in Richtung der Hauptwortleitungen (11) benachbart sind, zu der Einheitszellenanordnung (10) zusammengefaßt sind und daß die Einheitszellenanordnungen aufeinanderfolgend angebracht sind, um die Speicherzellenanordnung zu bilden.

8. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die Unterwortleitungen (8, 8′) der Unteranordnungen (9, 9′) der benachbarten Einheitszellenanordnungen (10) miteinander verbunden sind, daß ein Durchgangsloch (12) für jede verbundene Unterwortleitung (8, 8′) vorgesehen ist und daß die jeweiligen Unterwortleitungen (8, 8′) abwechselnd mit verschiedenen Hauptwortleitungen (11) über die Durchgangslöcher (12) verbunden sind.

9. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellenanordnungen an beiden Seiten einer Leseverstärkerspalte (2) angeordnet sind, daß die Bitleitungen einer Unteranordnung (9) und die Bitleitungen der anderen Unteranordnung (9′) jeder Einheitszellenanordnung (10) nacheinander verbunden sind, daß die untereinander verbundenen Bitleitungen einer Speicherzellenanordnung jeweils mit einem Eingangsanschluß eines Leseverstärkers (2′) der Leseverstärkerspalte (2) verbunden sind, daß die miteinander verbundenen Bitleitungen der anderen Speicherzellenanordnung (10) jeweils mit dem anderen Eingangsanschluß eines Leseverstärkers (2′) der Leseverstärkerspalte (2) verbunden sind und daß die Bitleitungen von den beiden Speicherzellenanordnungen Bitleitungspaare bilden.

10. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellenanordnungen und Umschalter (7′) an beiden Seiten einer Leseverstärkerspalte (2) angeordnet sind, daß die Bitleitungen der jeweiligen Unteranordnungen (9, 9′) der Einheitszellenanordnungen (10) jeder Speicherzellenanordnung jeweils über den Umschalter (7′) an dessen Seite mit einem Leseverstärker (2′) der Leseverstärkerspalte (2) verbunden sind, daß die Bitleitungen von den Zellenanordnungen an beiden Seiten Bitleitungspaare bilden, daß die Umschalter (7′) einen Leseverstärker (2′) der Leseverstärkerspalte (2) mit jeder der Bitleitungen einer Unteranordnung (9, 9′) über ein erstes Regelsignal ( Φ ) verbinden und den Leseverstärker (2′) der Leseverstärkerspalte (2) mit jeder der Bitleitungen der anderen Unteranordnung (9′, 9) durch ein zweites Regelsignal ( Φ ) verbinden.