KR100253012B1

KR100253012B1 - 반도체 메모리 장치

Info

Publication number: KR100253012B1
Application number: KR1019940019641A
Authority: KR
Inventors: 에가와노보루
Original assignee: 사와무라 시코; 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1993-08-26
Filing date: 1994-08-09
Publication date: 2000-04-15
Also published as: US5497346A; KR950007126A

Abstract

칩 내부에서의 칩 선택신호의 전송지연을 작게하여, 칩 선택의 억세스타임의 고속화를 가능하게 한 반도체 기억장치를 제공한다.

본딩패드(12)에 직접 내부배선 패턴(13)을 접속함과 동시에, 내부회로(14a∼14d)의 각각의 근방에 그 전단회로로서 입력초단회로(15a∼15d)를 배치하고, 칩 외부로부터 본딩패드(12)에 공급된 칩 선택신호를 직접 내부배선 패턴(13)을 통하여 각 입력초단회로(15a∼15d)에 전송하여, 각 내부회로(14a∼14d)에 공급하도록 구성한다.

Description

반도체 메모리 장치

제1도는 본 발명의 한 실시예를 나타내는 블럭도.

제2도는 종래예를 나타내는 블럭도.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 칩 11 : 와이어

12 : 본딩패드 13 : 내부 배선 패턴

14a∼14d : 내부 회로 15a∼15d : 입력초단회로

본 발명은, 반도체 메모리 장치에 관한 것이며, 특히 칩 선택 단자를 갖춘 스태틱 RAM(SRAM) 등의 반도체 메모리 장치에 관한 것이다.

대용량 메모리를 필요로 하는 기기에 있어서, LSI 메모리가 복수개 사용되고 있는 경우, 어드레스라인이나 버스라인은 병렬접속되어 있기 때문에, 어느 LSI 메모리가 선택되어 있는 가를 구별할 필요가 있다. 이 메모리칩을 구별하기 위하여, 칩 선택 신호가 사용된다.

종래, 이 칩 선택 신호는, 제2도에 나타내는 것과 같이, 외부로 부터 와이어(21)를 통하여 본딩패드(22)에 입력되며, 그 근방에 배치된 1개의 입력초단회로(入力初段回路)(25)에서 칩 내부신호로서의 CMOS 레벨의 신호로 레벨 변환된 후, 내부 배선 패턴(23)을 통하여 칩(20) 내의 내부 회로(24a∼24d)에 각각 전송된다.

그렇지만, 상기 구성의 종래장치에서는, 칩(20)의 외부로부터 드라이브 능력이 큰 칩 선택 신호가 입력되어도, 내부 회로(24a∼24d)의 각각에 전송되는 내부 칩 선택 신호의 드라이브 능력이 입력초단회로(25)에 의하여 규제되기 때문에, 칩 선택 신호의 전송지연이 발생하기 쉬우며, 칩 선택의 억세스타임의 고속화의 방해가 되는 문제가 있었다.

이것은 특히, 칩 사이즈가 큰 디바이스에 있어서 발생하기 쉬운 문제로서, 종래는, 내부 배선 패턴(23)의 신호를 드라이브하는 입력초단회로(25)의 드라이브 능력의 향상이나, 레이아웃의 최적화 등으로 대응하여 왔으나, 이에도 한계가 있었다.

본 발명은, 상기 과제를 해결하기 위한 것이며, 그 목적으로 하는 점은, 칩 내부에서의 칩 선택 신호의 전송지연을 작게하여, 칩 선택의 억세스 타임의 고속화를 가능하게 하는 반도체 메모리 장치를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리 장치는, 외부로부터 칩 선택 신호가 공급되는 본딩패드와, 이 본딩패드에 전기적으로 접속된 내부 배선 패턴과, 복수의 내부 회로의 근방에 배치된 내부 배선 패턴을 통하여 전송되는 칩 선택 신호를 복수의 내부 회로의 각각에 전달하는 복수의 입력초단회로를 구비한 구성으로 되어 있다.

상기 구성의 반도체 메모리 장치에 있어서, 칩 외부로부터 본딩패드에 공급된 칩 선택 신호가 그대로 내부 배선 패턴에 의해 전송되어 각 입력초단회로에 공급된다.

이에 의하면, 칩 선택 신호를 드라이브 능력이 큰 채로 내부 배선 패턴에 의해 전송할 수가 있기 때문에, 칩 선택 신호의 칩내부에서의 전송지연을 최소한으로 억제할 수가 있다. 그 결과, 칩 선택의 억세스타임을 고속화할 수 있다.

그리고, 복수의 입력초단회로는, 복수의 내부 회로의 각각의 근방에 그 전단회로로서 배치되어 있으며, 양회로간의 내부 배선 패턴이 짧기 때문에, 그 드라이브 능력이 전송지연에 미치는 영향의 정도는 매우 작다.

이하, 본 발명의 실시예를 도면에 따라서 상세히 설명한다.

제1도는, 본 발명에 의한 반도체 메모리 장치의 한 실시예를 나타내는 블럭도이다. 도면에 있어서, 칩(10)에는, 그 외부로부터 와이어(11)를 통하여 칩 선택 신호가 칩 선택 단자로서의 본딩패드(12)에 공급된다. 칩(10) 주변부에는, 본딩패드(12)에 전기적으로 접속된 내부 배선 패턴(13)이 패터닝되어 있다.

칩(10) 내에는, 어드레스 인입회로, 데이터 기록회로, 데이터 판독회로 등의 내부 회로(14a∼14d)가 내장되어 있다.

그리고, 내부 회로(14a∼14d)의 근방에는, 그 전단회로로서 입력초단회로(15a∼15d)가 배치되어 있다.

이 입력초단회로(15a∼15d)는, 외부로부터 와이어(11), 본딩패드(12) 및 내부내선 패턴(13)을 통하여 공급되는 TTL 레벨의 칩 선택 신호를, CMOS 레벨의 신호로 레벨변환하여 내부 회로(14a∼14d)의 각각에 전달하기 위한 것으로서, 인버터 등을 사용한 공지의 레벨 변환 회로에 의해 구성된다.

다음은, 상기 구성의 동작에 대하여 설명한다.

칩 선택 신호는, 외부로부터 큰 드라이브 능력으로 입력되어, 본딩패드(12)로부터 직접 내부 배선 패턴(13)을 통하여 칩 전체에 전달되어, 입력초단회로(15a∼15d)에 공급된다.

이 때, 칩 선택 신호는 큰 드라이브 능력인 채 내부 배선 패턴(13)을 통하여 입력초단회로(15a∼15d)에 전송되기 때문에, 전송지연을 발생하는 일없이, 고속으로 전송이 행해진다.

내부 배선 패턴(13)에 의하여 전송된 칩 선택 신호는, 입력초단회로(15a∼15d)에서 TTL 레벨을 칩 내부신호로서의 CMOS 레벨의 신호로 레벨변환된 후, 내부 회로(14a∼14d)의 각각에 직접 입력된다.

입력초단회로(15a∼15d )의 각각은, 대응하는 내부 회로(14a∼14d)의 근방에 배치되어 있음으로써, 양 회로(14a∼14d), (15a∼15d)간을 접속하는 내부 배선 패턴이 짧아도 되기 때문에, 그 드라이브 능력이 전송지연에 미치는 영향의 정도는 매우 작다.

이와 같이, 본딩패드(12)에 직접 내부 배선 패턴(13)을 접속함과 동시에, 내부 회로(14a∼14d)의 각각의 근방에 입력초단회로(15a∼15d)를 배치하고, 칩 외부로부터 본딩패드(12)에 공급된 칩 선택 신호를 직접 내부 배선 패턴(13)을 통하여 각 입력초단회로(15a∼15d)에 전송하여, 각 내부 회로(14a∼14d)에 공급되도록 함으로써, 칩 선택 신호를 드라이브 능력이 큰 채로 내부 배선 패턴(13)에 의해 전송할 수 있기 때문에, 칩 선택 신호의 칩 내부에서의 전송지연을 발생하는 일 없이, 고속으로 전송할 수 있다.

그 결과, 칩 선택의 억세스타임의 고속화를 달성할 수 있다.

이상 상세하게 설명한 바와 같이, 본 발명에 의하면, 칩 선택 단자로서의 본딩패드에 내부 배선 패턴을 직접 접속하여 패터닝함과 동시에, 복수의 내부 회로의 각각의 근방에 그 전단회로로서 복수의 입력초단회로를 배치하고, 칩 외부로부터 입력된 칩 선택 신호를 직접 내부 배선 패턴을 통하여 전송하도록 구성한 것에 의하여, 칩 내부에서의 칩 선택 신호의 전송지연을 작게하여 그 전송을 고속으로 행할 수 있기 때문에, 칩 선택의 억세스타임을 고속화할 수 있게된다.

따라서, 본 발명에 의한 반도체 메모리 장치는, 고속 스태틱 RAM에 적합한 것이 된다.

Claims

한 개 이상의 내부 회로를 갖는 반도체 메모리 장치에 있어서, 장치 외부로부터 칩 선택 신호를 수신하는 칩 선택 단자(12), 상기 칩 선택 단자(12)에 전기적으로 직접 접속되어 상기 칩 선택 신호를 전달하는 내부 배선 패턴(13), 및 상기 내부 배선 패턴(13) 및 한 개 이상의 상기 내부 회로(14a∼14d)에 전기적으로 직접 접속되어, 상기 내부 배선 패턴(13)에 의해 전달된 칩 선택 신호를 한 개 이상의 상기 내부 회로(14a∼14d)에 전송하는 한 개 이상의 입력초단회로(15a∼15d)(first input circuit)로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 칩 선택 신호는 TTL 레벨 신호이고, 상기 한 개 이상의 입력초단회로(15a∼15d)는, 상기 내부 배선 패턴(13)에 의해 전달된 TTL 레벨 칩 선택 신호를 CMOS 레벨 신호로 이진 레벨(bi-level) 변환하여 상기 CMOS 레벨 신호를 한 개 이상의 내부 회로(14a∼14d)에 전송하는 레벨 변환 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 레벨 변환 회로는 NOR 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 레벨 변환 회로가 NAND 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 레벨 변환 회로가 인버터(inverter)로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 장치 외부로부터 수신된 칩 선택 신호는 미리 규정된 드라이브 능력을 갖고, 상기 내부 배선 패턴(13)은, 상기 미리 규정된 드라이브 능력을 유지하면서, 칩 선택 신호가 상기 한 개 이상의 입력초단회로(15a∼15d)로 전송되도록 하는 전기적 특성을 갖는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 칩 선택 단자는 본딩 패드로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
한 개 이상의 내부 회로(14a∼14d)를 갖는 반도체 메모리 장치에 있어서, 장치 외부로부터 칩 선택 신호를 수신하는 칩 선택 단자(12), 상기 칩 선택 단자(12)에 전기적으로 직접 접속되어 상기 칩 선택 신호를 전송하는 내부 배선 패턴(13), 및 한 개 이상의 상기 내부 회로(14a∼14d)의 근방에 배치되고, 상기 내부 배선 패턴(13) 및 한 개 이상의 상기 내부 회로(14a∼14d)에 전기적으로 직접 접속되어, 상기 내부 배선 패턴(13)에 의해 전달된 칩 선택 신호를 한 개 이상의 상기 내부 회로(14a∼14d)에 전송하는, 한 개 이상의 입력초단회로(15a∼15d)로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 상기 칩 선택 신호는 T시 레벨 신호이고, 상기 한 개 이상의 입력초단회로(15a∼15d)는, 상기 내부 배선 패턴(13)에 의해 전달된 T시 레벨 칩 선택 신호를 CMOS 레벨 신호로 이진 레벨 변환하여, 상기 CMOS 레벨 신호를 한 개 이상의 상기 내부 회로(14a∼14d)에 전송하는 레벨 변환 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서, 상기 레벨 변환 회로는 NOR 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서, 상기 레벨 변환 회로는 NAND 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서, 상기 레벨 변환 회로는 인버터로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 장치 외부로부터 수신된 칩 선택 신호는 미리 규정된 드라이브 능력을 갖고, 상기 내부 배선 패턴(13)은, 상기 미리 규정된 드라이브 능력을 유지하면서, 칩 선택 신호가 상기 한 개 이상의 입력초단회로(15a∼15d)로 전송되도록 하는 전기적 특성을 갖는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 상기 칩 선택 단자는 본딩 패드로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 상기 한 개 이상의 내부 회로(14a∼14d)와 상기 한 개 이상의 입력초단회로(15a∼15d) 사이의 거리가 30㎛ 이하가 되도록, 상기 한 개 이상의 입력초단회로(15a∼15d)를 상기 한 개 이상의 상기 내부 회로(14a∼14d)의 근방에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
복수개의 내부 회로(14a∼14d)를 갖는 반도체 메모리 장치에 있어서, 장치의 외부로부터 칩 선택 신호를 수신하는 칩 선택 단자(12), 상기 칩 선택 단자(12)에 전기적으로 직접 접속되어 칩 선택 신호를 전달하는 내부 배선 패턴(13), 및 상기 복수개의 내부 회로(14a∼14d)의 바로 근방에 각각 배치되고, 상기 복수개의 내부 회로(14a∼14d) 중 대응하는 각 내부 회로(14a∼14d)에 전기적으로 직접 접속되며, 상기 내부 배선 패턴(13)에 의해 전달된 칩 선택 신호를 상기 복수개의 내부 회로(14a∼14d) 중 대응하는 각 내부 회로(14a∼14d)에 전송하는, 복수개의 내부 회로(14a∼14d)에 대응하는 숫자의 복수개의 입력초단회로(15a∼15d)로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 칩 선택 신호는 T시 레벨 신호이고, 상기 복수개의 입력초단회로(15a∼15d) 각각은, 상기 내부 배선 패턴(13)에 의해 전달된 TTL 레벨 칩 선택 신호를 CMOS 레벨 신호로 각각 이진 레벨 변환하여, CMOS 레벨 신호를 상기 복수개의 내부 회로(14a∼14d) 중 대응하는 각 내부 회로(14a∼14d)에 전송하는 레벨 변환 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제17항에 있어서, 상기 레벨 변환 회로는 NOR 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제17항에 있어서, 상기 레벨 변환 회로는 NAND 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제17항에 있어서, 상기 레벨 변환 회로는 인버터로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 장치 외부로부터 수신된 칩 선택 신호는 미리 규정된 드라이브 능력을 갖고, 상기 내부 배선 패턴(13)은, 상기 미리 규정된 드라이브 능력을 유지하면서, 칩 선택 신호가 상기 입력초단회로(15a∼15d)들로 전송되도록 하는 전기적 특성을 갖는 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 칩 선택 단자는 본딩 패드로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 복수개의 입력초단회로(15a∼15d)중 각 입력초단회로(15a∼15d)와 상기 복수개의 내부 회로(14a∼14d) 중 대응하는 각 내부 회로(14a∼14d) 사이의 거리가 30㎛이하가 되도록, 상기 복수개의 내부 회로(14a∼14d)를 대응하는 각 입력 회로의 근방에 배치하는 것을 특징으로 하는 반도체 메모리 장치.