JPH0827715B2 - 記憶装置 - Google Patents
記憶装置Info
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- JPH0827715B2 JPH0827715B2 JP5041644A JP4164493A JPH0827715B2 JP H0827715 B2 JPH0827715 B2 JP H0827715B2 JP 5041644 A JP5041644 A JP 5041644A JP 4164493 A JP4164493 A JP 4164493A JP H0827715 B2 JPH0827715 B2 JP H0827715B2
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- signal
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- bit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関し、特に高
度にパイプライン化し縮小命令セットを有するマイクロ
プロセッサすなわちＲＩＳＣ型のマイクロプロセッサに
おける命令メモリを含む制御用の記憶装置に関する。
度にパイプライン化し縮小命令セットを有するマイクロ
プロセッサすなわちＲＩＳＣ型のマイクロプロセッサに
おける命令メモリを含む制御用の記憶装置に関する。
【０００２】
【従来の技術】ＶＬＳＩ技術および設計技術の急速な進
歩によりマイクロプロセッサの進歩は目覚しく、性能は
年々向上しスーパミニコンピュータの性能に接近できる
ようになってきた。その高性能化技術の一つにＲＩＳＣ
型のマイクロプロセッサがある。ＲＩＳＣ型マイクロプ
ロセッサは、従来のコンピュータの命令セットの内の使
用頻度が高い命令のみをハードウエア化することにより
処理の高速化を図ったマイクロプロセッサである。ＲＩ
ＳＣ型のマイクロプロセッサの性能向上の方法として、
例えば、１９８９年米国で発行されたアイイーイー・ト
ランザクションズ・オン・コンピュータズ（ＩＥＥＥ
Ｔｒａｎｓａｃｓｉｏｎ ｏｎ Ｃｏｍｐｕｔｅｓ），
第３８巻，１９８９年１２月，第１６４５頁〜第１６５
８頁所載の論文「ザ・ノンユニフオーム・デストリビュ
ーション・オフ・インストラクションレベル・アンド・
マシン・パラレリズム・アンド・イッツ・エフエクト・
オンパフオーマンス」（Ｔｈｅ Ｎｏｎｕｎｉｆｏｒｍ
Ｄｉｓｔｒｉｂｕｔｉｏｎｏｆ Ｉｎｓｔｒｕｃｔｉ
ｏｎ−Ｌｅｖｅｌ ａｎｄ Ｍａｃｈｉｎｅ Ｐａｒａ
ｌｌｅｌｉｓｍ ａｎｄ Ｉｔｓ Ｅｆｆｅｃｔ ｏｎ
Ｐｅｒｆｏｒｍａｎｃｅ）（文献１）には、スーパス
ケーラ方式とスーパパイプライン方式を以下のように定
義している。
歩によりマイクロプロセッサの進歩は目覚しく、性能は
年々向上しスーパミニコンピュータの性能に接近できる
ようになってきた。その高性能化技術の一つにＲＩＳＣ
型のマイクロプロセッサがある。ＲＩＳＣ型マイクロプ
ロセッサは、従来のコンピュータの命令セットの内の使
用頻度が高い命令のみをハードウエア化することにより
処理の高速化を図ったマイクロプロセッサである。ＲＩ
ＳＣ型のマイクロプロセッサの性能向上の方法として、
例えば、１９８９年米国で発行されたアイイーイー・ト
ランザクションズ・オン・コンピュータズ（ＩＥＥＥ
Ｔｒａｎｓａｃｓｉｏｎ ｏｎ Ｃｏｍｐｕｔｅｓ），
第３８巻，１９８９年１２月，第１６４５頁〜第１６５
８頁所載の論文「ザ・ノンユニフオーム・デストリビュ
ーション・オフ・インストラクションレベル・アンド・
マシン・パラレリズム・アンド・イッツ・エフエクト・
オンパフオーマンス」（Ｔｈｅ Ｎｏｎｕｎｉｆｏｒｍ
Ｄｉｓｔｒｉｂｕｔｉｏｎｏｆ Ｉｎｓｔｒｕｃｔｉ
ｏｎ−Ｌｅｖｅｌ ａｎｄ Ｍａｃｈｉｎｅ Ｐａｒａ
ｌｌｅｌｉｓｍ ａｎｄ Ｉｔｓ Ｅｆｆｅｃｔ ｏｎ
Ｐｅｒｆｏｒｍａｎｃｅ）（文献１）には、スーパス
ケーラ方式とスーパパイプライン方式を以下のように定
義している。
【０００３】図５（Ａ）は基準となるＲＩＳＣプロセッ
サのパイプラインを示す図であり、Ｉｎｓｔｒｕｃｔｏ
ｎ Ｆｅｔｃｈ（ＩＦ）と、Ｄｅｃｏｄｅ（Ｄ）と、Ｅ
ｘｅｃｕｔｅ（ＥＸ）と、Ｗｒｉｔｅ Ｂａｃｋ（Ｗ
Ｂ）との４つのステージから成る。ステージＩＦは命令
キャッシュメモリから命令コードの読込を行う。ステー
ジＤは命令コードのデコードとレジスタファイルの読出
を行う。ステージＥＸはレジスタの内容について演算を
行う。ステージＷＢは演算結果をレジスタファイルに書
込む。クロックサイクル毎にパイプラインステージが進
み、１クロックサイクル毎に１命令が実行できる。
サのパイプラインを示す図であり、Ｉｎｓｔｒｕｃｔｏ
ｎ Ｆｅｔｃｈ（ＩＦ）と、Ｄｅｃｏｄｅ（Ｄ）と、Ｅ
ｘｅｃｕｔｅ（ＥＸ）と、Ｗｒｉｔｅ Ｂａｃｋ（Ｗ
Ｂ）との４つのステージから成る。ステージＩＦは命令
キャッシュメモリから命令コードの読込を行う。ステー
ジＤは命令コードのデコードとレジスタファイルの読出
を行う。ステージＥＸはレジスタの内容について演算を
行う。ステージＷＢは演算結果をレジスタファイルに書
込む。クロックサイクル毎にパイプラインステージが進
み、１クロックサイクル毎に１命令が実行できる。
【０００４】スーパスケーラ方式は、Ｎ個の演算器を用
意してＮ個の命令を同時に実行する方式である。図５
（Ｂ）は、Ｎ＝２のスーパスケーラの例を示し、１クロ
ックサイクル毎に２命令を実行している。
意してＮ個の命令を同時に実行する方式である。図５
（Ｂ）は、Ｎ＝２のスーパスケーラの例を示し、１クロ
ックサイクル毎に２命令を実行している。
【０００５】一方、スーパパイプライン方式は、図５
（Ａ）の基準のパイプラインをＭ倍細かくし、かつ、ク
ロックサイクルの期間を１／Ｍ倍としたものであり、上
記基準パイプラインのＭ倍の速さで命令を実行する方式
である。図５（Ｃ）は、Ｍ＝２のスーパパイプラインの
例を示す。スーパパイプラインの２クロックサイクルが
上記基準パイプラインの１クロックサイクルに相当する
ので、クロックサイクル毎の命令実行数は１であるが、
上記基準パイプラインの１クロックサイクルの期間に２
命令を実行する。
（Ａ）の基準のパイプラインをＭ倍細かくし、かつ、ク
ロックサイクルの期間を１／Ｍ倍としたものであり、上
記基準パイプラインのＭ倍の速さで命令を実行する方式
である。図５（Ｃ）は、Ｍ＝２のスーパパイプラインの
例を示す。スーパパイプラインの２クロックサイクルが
上記基準パイプラインの１クロックサイクルに相当する
ので、クロックサイクル毎の命令実行数は１であるが、
上記基準パイプラインの１クロックサイクルの期間に２
命令を実行する。
【０００６】スーパスケーラ方式のマイクロプロセッサ
は、演算器の数が増える分だけハードウェア量が増加
し、チップサイズが大きくなる。それに対し、スーパパ
イプライン方式のマイクロプロセッサは、パイプライン
レジスタと若干の制御論理回路の増加で済むため、ハー
ドウェア量の増加が少ない。
は、演算器の数が増える分だけハードウェア量が増加
し、チップサイズが大きくなる。それに対し、スーパパ
イプライン方式のマイクロプロセッサは、パイプライン
レジスタと若干の制御論理回路の増加で済むため、ハー
ドウェア量の増加が少ない。
【０００７】スーパパイプライン方式を実現する場合の
問題点は、プログラムカウンタのインクリメンタであ
る。
問題点は、プログラムカウンタのインクリメンタであ
る。
【０００８】図６は、従来の３２ビットのＲＩＳＣ型マ
イクロプロセッサの基本パイプラインのステージＩＦで
ある従来の記憶装置の一例を示す図である。従来の記憶
装置は、図６に示すように、３０ビットの分岐アドレス
ＡＢが入力される３０ビットのプログラムカウンタ（Ｐ
Ｃ）１０１と、３０ビットのインクリメンタ１０２と、
ＰＣ１０１の下位ビットをアドレスとする１０２４語×
３２ビットの命令メモリ１０３と、ＰＣ１０１の出力を
ラッチする３０ビットのパイプライン用のレジスタ１０
４と、命令メモリ１０３の出力をラッチする３０ビット
のパイプライン用のレジスタ１０５とを備える。
イクロプロセッサの基本パイプラインのステージＩＦで
ある従来の記憶装置の一例を示す図である。従来の記憶
装置は、図６に示すように、３０ビットの分岐アドレス
ＡＢが入力される３０ビットのプログラムカウンタ（Ｐ
Ｃ）１０１と、３０ビットのインクリメンタ１０２と、
ＰＣ１０１の下位ビットをアドレスとする１０２４語×
３２ビットの命令メモリ１０３と、ＰＣ１０１の出力を
ラッチする３０ビットのパイプライン用のレジスタ１０
４と、命令メモリ１０３の出力をラッチする３０ビット
のパイプライン用のレジスタ１０５とを備える。
【０００９】次に、従来の記憶装置の動作について説明
する。
する。
【００１０】命令の語長が３２ビット（４バイト）なの
で、命令語のアドレスの下位２ビットは常に０である。
そのため、上述のように、ＰＣ１０１、インクリメンタ
１０２、レジスタ１０４、および分岐アドレスＡＢは、
それぞれ下位２ビットを省略して３０ビットの語長とな
っている。
で、命令語のアドレスの下位２ビットは常に０である。
そのため、上述のように、ＰＣ１０１、インクリメンタ
１０２、レジスタ１０４、および分岐アドレスＡＢは、
それぞれ下位２ビットを省略して３０ビットの語長とな
っている。
【００１１】プログラムを順々に実行している場合に
は、ＰＣ１０１はインクリメンタ１０２の出力によっ
て、＋４（アドレスの下位２ビットは０）ずつ増加す
る。ＰＣ１０１の出力（下位１２ビット）をアドレスと
して、命令メモリ１０３は命令語をレジスタ１０５に出
力する。
は、ＰＣ１０１はインクリメンタ１０２の出力によっ
て、＋４（アドレスの下位２ビットは０）ずつ増加す
る。ＰＣ１０１の出力（下位１２ビット）をアドレスと
して、命令メモリ１０３は命令語をレジスタ１０５に出
力する。
【００１２】分岐命令を実行する場合には、分岐先アド
レスはレジスタ１０４，１０５からステージＤ（デコー
ド）以降のハードウェアで行われる。通常、分岐命令は
ＰＣ相対アドレッシングであり、ＰＣ１０１の値すなわ
ちレジスタ１０４の出力に命令コードすなわちレジスタ
１０５の出力に含まれるオフセット値を加算して分岐先
アドレスが算出される。分岐する場合には、分岐先アド
レスが分岐アドレスＡＢとしてＰＣ１０１に供給され
る。
レスはレジスタ１０４，１０５からステージＤ（デコー
ド）以降のハードウェアで行われる。通常、分岐命令は
ＰＣ相対アドレッシングであり、ＰＣ１０１の値すなわ
ちレジスタ１０４の出力に命令コードすなわちレジスタ
１０５の出力に含まれるオフセット値を加算して分岐先
アドレスが算出される。分岐する場合には、分岐先アド
レスが分岐アドレスＡＢとしてＰＣ１０１に供給され
る。
【００１３】ここで、図６に示す基本パイプラインを、
Ｎ＝２のスーパパイプライン化することを検討する。命
令メモリ１０３のスーパパイプライン化は、例えば、１
９９１年米国で発行されたアイイーイー・ジャーナル・
オフ・ソリッドステート・サーキッツ（ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔｓ），第ＳＣ−２６巻，１９９１年１１月，第１
５７７頁〜第１５８５頁所載の論文「ア・２ｎＳサイク
ル，３．８ｎＳ・アクセス・５１２ＫＢ ＣＭＯＳ Ｅ
ＣＬ ＳＲＡＭ・ウィズ・ア・フリイ・パイプラインド
・アーキテクチャ」（Ａ ２−ｎＳ Ｃｙｃｌｅ，３．
８−ｎＳ Ａｃｃｅｓｓ ５１２−ｋｂＣＭＯＳ ＥＣ
Ｌ ＳＲＡＭ ｗｉｔｈ ａ Ｆｌｌｌｙ Ｐｉｐｅｌ
ｉｎｅｄＡｒｃｈｉｔｅｃｔｕｒｅ）（文献２）の手
法、すなわち、データの到着を検知して演算し、演算終
了後にスタンバイ状態に戻る回路であるセルフリセッテ
ング回路を用いれば可能である。
Ｎ＝２のスーパパイプライン化することを検討する。命
令メモリ１０３のスーパパイプライン化は、例えば、１
９９１年米国で発行されたアイイーイー・ジャーナル・
オフ・ソリッドステート・サーキッツ（ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔｓ），第ＳＣ−２６巻，１９９１年１１月，第１
５７７頁〜第１５８５頁所載の論文「ア・２ｎＳサイク
ル，３．８ｎＳ・アクセス・５１２ＫＢ ＣＭＯＳ Ｅ
ＣＬ ＳＲＡＭ・ウィズ・ア・フリイ・パイプラインド
・アーキテクチャ」（Ａ ２−ｎＳ Ｃｙｃｌｅ，３．
８−ｎＳ Ａｃｃｅｓｓ ５１２−ｋｂＣＭＯＳ ＥＣ
Ｌ ＳＲＡＭ ｗｉｔｈ ａ Ｆｌｌｌｙ Ｐｉｐｅｌ
ｉｎｅｄＡｒｃｈｉｔｅｃｔｕｒｅ）（文献２）の手
法、すなわち、データの到着を検知して演算し、演算終
了後にスタンバイ状態に戻る回路であるセルフリセッテ
ング回路を用いれば可能である。
【００１４】一方、インクリメンタ１０２のパイプライ
ン化は不可能である。もし、インクリメンタ１０２にパ
イプラインレジスタを挿入してパイプライン化したとし
ても、２クロックサイクルに１回しかインクリメントで
きない。しかしながら、３０ビットのインクリメントは
１クロックサイクルでぱ不可能である。何故なら、演算
（ＥＸ）に２ステージ必要とするので、３２ビットの加
算に２クロックサイクルかかるからである。
ン化は不可能である。もし、インクリメンタ１０２にパ
イプラインレジスタを挿入してパイプライン化したとし
ても、２クロックサイクルに１回しかインクリメントで
きない。しかしながら、３０ビットのインクリメントは
１クロックサイクルでぱ不可能である。何故なら、演算
（ＥＸ）に２ステージ必要とするので、３２ビットの加
算に２クロックサイクルかかるからである。
【００１５】インクリメンタを用いずに、連続するアド
レスを高速アクセスするメモリについては、特開昭５７
−２７４７７号公報（文献３）でＤＲＡＭのいわゆるニ
ブルモードでのアクセス方式が以下のように提案されて
いる。すなわち、ＤＲＡＭにおいて、Ｙ（コラム）デコ
ーダの出力を一旦シフトレジスタで受け、連続アドレス
のアクセスを高速に行う。
レスを高速アクセスするメモリについては、特開昭５７
−２７４７７号公報（文献３）でＤＲＡＭのいわゆるニ
ブルモードでのアクセス方式が以下のように提案されて
いる。すなわち、ＤＲＡＭにおいて、Ｙ（コラム）デコ
ーダの出力を一旦シフトレジスタで受け、連続アドレス
のアクセスを高速に行う。
【００１６】この方式では、確にインクリメンタが無く
ても高速な連続アクセスが可能である。しかし、ＰＣ相
対アドレッシングの分岐命令を実現するためには、イン
クリメントしたＰＣの値が必要である。
ても高速な連続アクセスが可能である。しかし、ＰＣ相
対アドレッシングの分岐命令を実現するためには、イン
クリメントしたＰＣの値が必要である。
【００１７】
【発明が解決しようとする課題】上述した従来の記憶装
置は、スーパパイプライン方式のマイクロプロセッサを
実現するために、クロックサイクル毎の命令メモリの連
続アクセスが可能であることと、分岐命令のためのクロ
ックサイクル毎にインクリメントしたＰＣが必要である
こととの２条件を必要とするのに対し、この２条件の両
方を実現する手段が無いという問題点があった。
置は、スーパパイプライン方式のマイクロプロセッサを
実現するために、クロックサイクル毎の命令メモリの連
続アクセスが可能であることと、分岐命令のためのクロ
ックサイクル毎にインクリメントしたＰＣが必要である
こととの２条件を必要とするのに対し、この２条件の両
方を実現する手段が無いという問題点があった。
【００１８】本発明の目的は、上記２条件の両方を実現
する記憶装置を提供することにある。
する記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明の記憶装置は、２
H 行２L 列（Ｈ，Ｌは正の整数）から成るメモリセル
と、プログラムの順序にしたがって連続して番地付けさ
れた前記メモリセルの連続アドレスを指定するアドレス
信号の上位のＨビットの符号を第１の行アドレス信号と
してデコードし前記メモリセルの前記行を指定する行選
択信号を生成する行デコーダと、前記アドレス信号の下
位のＬビットの符号を第１の列アドレス信号としてデコ
ードし前記メモリセルの前記列を指定する列選択信号を
生成する列デコーダとを備える記憶装置において、前記
行選択信号の値を格納しこの行選択信号の値を前記プロ
グラムの進行時のクロックの供給に応答して順次上位の
値にシフトするようシフト動作して第１のシフト値を生
成する２H ビットの第１のシフトレジスタと、前記列選
択信号の値を格納しこの列選択信号の値を前記クロック
の供給に応答して順次上位の値にシフトするようシフト
動作して第２のシフト値を生成する２L ビットの第２の
シフトレジスタと、各々の入出力の論理を前記行デコー
ダおよび列デコーダの各々と逆論理で構成し前記第１，
第２のシフト値の各々を予め定めた論理にしたがってＨ
ビットの符号，Ｌビットの符号にそれぞれエンコードし
て前記第１，第２のシフトレジスタの各々のシフト動作
時の前記メモリセルの第２の行および列アドレス信号を
それぞれ生成する行および列エンコーダと、前記プログ
ラムの進行時には前記クロックの供給に応答して前記第
１および第２のシフトレジスタの前記シフト動作をさせ
前記分岐命令の実行を指示する分岐信号の供給に応答し
て前記シフト動作を停止するとともに前記前記行選択信
号および列選択信号の各々の値の格納動作を行うシフト
制御信号と、前記第１および第２のシフト値がそれぞれ
最上位値である第１および第２の最上位値に達した場合
にそれぞれ第１および第２の最上位値到達信号とを出力
するシフト制御手段とを備えて構成されている。
H 行２L 列（Ｈ，Ｌは正の整数）から成るメモリセル
と、プログラムの順序にしたがって連続して番地付けさ
れた前記メモリセルの連続アドレスを指定するアドレス
信号の上位のＨビットの符号を第１の行アドレス信号と
してデコードし前記メモリセルの前記行を指定する行選
択信号を生成する行デコーダと、前記アドレス信号の下
位のＬビットの符号を第１の列アドレス信号としてデコ
ードし前記メモリセルの前記列を指定する列選択信号を
生成する列デコーダとを備える記憶装置において、前記
行選択信号の値を格納しこの行選択信号の値を前記プロ
グラムの進行時のクロックの供給に応答して順次上位の
値にシフトするようシフト動作して第１のシフト値を生
成する２H ビットの第１のシフトレジスタと、前記列選
択信号の値を格納しこの列選択信号の値を前記クロック
の供給に応答して順次上位の値にシフトするようシフト
動作して第２のシフト値を生成する２L ビットの第２の
シフトレジスタと、各々の入出力の論理を前記行デコー
ダおよび列デコーダの各々と逆論理で構成し前記第１，
第２のシフト値の各々を予め定めた論理にしたがってＨ
ビットの符号，Ｌビットの符号にそれぞれエンコードし
て前記第１，第２のシフトレジスタの各々のシフト動作
時の前記メモリセルの第２の行および列アドレス信号を
それぞれ生成する行および列エンコーダと、前記プログ
ラムの進行時には前記クロックの供給に応答して前記第
１および第２のシフトレジスタの前記シフト動作をさせ
前記分岐命令の実行を指示する分岐信号の供給に応答し
て前記シフト動作を停止するとともに前記前記行選択信
号および列選択信号の各々の値の格納動作を行うシフト
制御信号と、前記第１および第２のシフト値がそれぞれ
最上位値である第１および第２の最上位値に達した場合
にそれぞれ第１および第２の最上位値到達信号とを出力
するシフト制御手段とを備えて構成されている。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の記憶装置の第一の実施例を
示すブロック図であり、従来と同様に３２ビットのＲＩ
ＳＣ型マイクロプロセッサのステージＩＦに適用したも
のである。
示すブロック図であり、従来と同様に３２ビットのＲＩ
ＳＣ型マイクロプロセッサのステージＩＦに適用したも
のである。
【００２２】本実施例の記憶装置は、図１に示すよう
に、従来と同様のＰＣ１０１と、レジスタ１０４，１０
５とに加えて、命令メモリ１０３の代りにＰＣ１０１の
下位ビットをアドレスとする１０２４語×３２ビットの
パイプライン化した命令メモリであるメモリ３００と、
ＰＣ１０１の上位ビットをラッチする２０ビットのパイ
プライン用のレジスタ３２０とを備える。
に、従来と同様のＰＣ１０１と、レジスタ１０４，１０
５とに加えて、命令メモリ１０３の代りにＰＣ１０１の
下位ビットをアドレスとする１０２４語×３２ビットの
パイプライン化した命令メモリであるメモリ３００と、
ＰＣ１０１の上位ビットをラッチする２０ビットのパイ
プライン用のレジスタ３２０とを備える。
【００２３】メモリ３００は、Ｘデコーダ３０１と、Ｘ
デコーダ３０１の出力をラッチするシフトレジスタ３０
２と、Ｙデコーダ３０３と、Ｙデコーダ３０３の出力を
ラッチするシフトレジスタ３０４と、シフトレジスタ３
０２の出力によりアクセスされる１２８行（Ｘ），８列
（Ｙ），３２ビットのＲＡＭセル３０５と、シフトレジ
スタ３０４の制御によりＲＡＭセル３０５の８列の１つ
を選択する８対１の３２ビットのＹセレクタ３０６と、
Ｙセレクタ３０６の出力を増幅するセンスアンプ３０７
と、シフトレジスタ３０４の出力を３ビットのコードに
符号化するＹエンコーダ３１０と、シフトレジスタ３０
２の出力を７ビットのコードに符号化するＸエンコーダ
３１１とを備える。Ｘエンコーダ３１１は、シフトレジ
スタ３０２の出力によりアクセスされる１２８行
（Ｘ），７ビットのＲＯＭセル３０８と、ＲＯＭセル３
０８の出力を増幅するセンスアンプ３０９とから成る。
デコーダ３０１の出力をラッチするシフトレジスタ３０
２と、Ｙデコーダ３０３と、Ｙデコーダ３０３の出力を
ラッチするシフトレジスタ３０４と、シフトレジスタ３
０２の出力によりアクセスされる１２８行（Ｘ），８列
（Ｙ），３２ビットのＲＡＭセル３０５と、シフトレジ
スタ３０４の制御によりＲＡＭセル３０５の８列の１つ
を選択する８対１の３２ビットのＹセレクタ３０６と、
Ｙセレクタ３０６の出力を増幅するセンスアンプ３０７
と、シフトレジスタ３０４の出力を３ビットのコードに
符号化するＹエンコーダ３１０と、シフトレジスタ３０
２の出力を７ビットのコードに符号化するＸエンコーダ
３１１とを備える。Ｘエンコーダ３１１は、シフトレジ
スタ３０２の出力によりアクセスされる１２８行
（Ｘ），７ビットのＲＯＭセル３０８と、ＲＯＭセル３
０８の出力を増幅するセンスアンプ３０９とから成る。
【００２４】従来と同様に、命令の語長が３２ビット
（４バイト）なので、命令語のアドレスの下位２ビット
は常に０であり、ＰＣ１０１、レジスタ１０４、および
分岐アドレスＡＢは、それぞれ下位２ビットを省略して
３０ビットの語長となっている。
（４バイト）なので、命令語のアドレスの下位２ビット
は常に０であり、ＰＣ１０１、レジスタ１０４、および
分岐アドレスＡＢは、それぞれ下位２ビットを省略して
３０ビットの語長となっている。
【００２５】メモリ３００は、シフトレジスタ３０２，
３０４がパイプラインレジスタの役割をし、全体で２ク
ロックサイクルで読出せるパイプラインメモリを構成し
ている。
３０４がパイプラインレジスタの役割をし、全体で２ク
ロックサイクルで読出せるパイプラインメモリを構成し
ている。
【００２６】図２はシフトレジスタ３０２，３０４の構
成を示す回路図である。シフトレジスタ３０２，３０４
は、デコーダ３０１，３０３の出力と下位ビットの出力
を切替るセレクタ４０１と、クロックＣＫに同期して動
作しセレクタ４０１の出力をラッチするエッジトリガ型
のフリップフロップ４０２と、ＲＡＭセル３０５のワー
ド線またはＹセレクタ３０６を選択するドライバ４０３
と、分岐命令実行時に分岐することを示す分岐信号ＳＢ
とシフトレジスタ３０４の最上位ビット出力であるシフ
トアウト信号ＳＯ１とからシフトレジスタ３０２の制御
信号を生成しシフト制御信号ＣＳを出力するゲート４１
４，４１５と、シフトアウト信号ＳＯ１とシフトレジス
タ３０２の最上位ビット出力であるシフトアウト信号Ｓ
Ｏ２と分岐信号ＳＢとからメモリ３００の最終番地から
インクリメントしようとすることを検知しエラー信号Ｓ
Ｅを出力するゲート４１７とを備える。シフトレジスタ
３０２は１２８ビット、シフトレジスタ３０４は８ビッ
トであり、各々のビットは、それぞれセレクタ４０１、
フリップフロップ４０２、ドライバ４０３の各々のビッ
トで構成される。
成を示す回路図である。シフトレジスタ３０２，３０４
は、デコーダ３０１，３０３の出力と下位ビットの出力
を切替るセレクタ４０１と、クロックＣＫに同期して動
作しセレクタ４０１の出力をラッチするエッジトリガ型
のフリップフロップ４０２と、ＲＡＭセル３０５のワー
ド線またはＹセレクタ３０６を選択するドライバ４０３
と、分岐命令実行時に分岐することを示す分岐信号ＳＢ
とシフトレジスタ３０４の最上位ビット出力であるシフ
トアウト信号ＳＯ１とからシフトレジスタ３０２の制御
信号を生成しシフト制御信号ＣＳを出力するゲート４１
４，４１５と、シフトアウト信号ＳＯ１とシフトレジス
タ３０２の最上位ビット出力であるシフトアウト信号Ｓ
Ｏ２と分岐信号ＳＢとからメモリ３００の最終番地から
インクリメントしようとすることを検知しエラー信号Ｓ
Ｅを出力するゲート４１７とを備える。シフトレジスタ
３０２は１２８ビット、シフトレジスタ３０４は８ビッ
トであり、各々のビットは、それぞれセレクタ４０１、
フリップフロップ４０２、ドライバ４０３の各々のビッ
トで構成される。
【００２７】これらシフトレジスタ３０２，３０４は、
第０ビットから第１，第２，…と上位のビットの方に向
かってシフトする。それぞれの最上位ビット、すなわ
ち、シフトレジスタ３０２の第１２７ビットあるいはシ
フトレジスタ３０４の第７ビットからシフトアウトした
信号は第０ビットに入力される。
第０ビットから第１，第２，…と上位のビットの方に向
かってシフトする。それぞれの最上位ビット、すなわ
ち、シフトレジスタ３０２の第１２７ビットあるいはシ
フトレジスタ３０４の第７ビットからシフトアウトした
信号は第０ビットに入力される。
【００２８】次に、本実施例の動作について説明する。
【００２９】まず、従来例と異なりＰＣ１０１の値は変
化せず最初の値を保持する。また、シフトレジスタ３０
２，３０４は、アクセス対象の１つのビットだけ値が１
であり、他のビットの値は０である。シフトレジスタ３
０２の出力信号によりＲＡＭセル３０５の１２８行のう
ちの１行が選択され、その選択行を構成する８列×３２
ビットのＲＡＭセルの内容がビット線に出力される。そ
の８列のうちの１列がＹセレクタ３０６で選択され、セ
ンスアンプ３０７で増幅され出力される。
化せず最初の値を保持する。また、シフトレジスタ３０
２，３０４は、アクセス対象の１つのビットだけ値が１
であり、他のビットの値は０である。シフトレジスタ３
０２の出力信号によりＲＡＭセル３０５の１２８行のう
ちの１行が選択され、その選択行を構成する８列×３２
ビットのＲＡＭセルの内容がビット線に出力される。そ
の８列のうちの１列がＹセレクタ３０６で選択され、セ
ンスアンプ３０７で増幅され出力される。
【００３０】プログラムを順々に実行している場合に
は、分岐信号ＳＢは０であり、シフトレジスタ３０４
は、上述のように下位ビットから上位ビットへ順々にシ
フトする。これによって、Ｙセレクタ３０６が順々に切
替わり、連続アドレスに対応するＲＡＭセル３０５の内
容が読出される。
は、分岐信号ＳＢは０であり、シフトレジスタ３０４
は、上述のように下位ビットから上位ビットへ順々にシ
フトする。これによって、Ｙセレクタ３０６が順々に切
替わり、連続アドレスに対応するＲＡＭセル３０５の内
容が読出される。
【００３１】Ｙセレクタ３０６の最上位列が選択される
とき、シフトアウト信号ＳＯ１の値が１になる。する
と、シフト制御信号ＣＳが０となり、次のクロックサイ
クルでシフトレジスタ３０２がシフトし、ＲＡＭセル３
０５の上記選択行の次の行が選択される。シフトレジス
タ３０４は一巡して第０ビットが１になり、Ｙセレクタ
３０６の最初の列が選択される。これによって、連続ア
ドレスに対応するメモリ３００のデータが読出される。
読出された上記データは、レジスタ１０５にラッチさ
れ、次のパイプラインステージに伝達される。
とき、シフトアウト信号ＳＯ１の値が１になる。する
と、シフト制御信号ＣＳが０となり、次のクロックサイ
クルでシフトレジスタ３０２がシフトし、ＲＡＭセル３
０５の上記選択行の次の行が選択される。シフトレジス
タ３０４は一巡して第０ビットが１になり、Ｙセレクタ
３０６の最初の列が選択される。これによって、連続ア
ドレスに対応するメモリ３００のデータが読出される。
読出された上記データは、レジスタ１０５にラッチさ
れ、次のパイプラインステージに伝達される。
【００３２】分岐命令を実行する場合には、分岐先アド
レスＡＢの計算はレジスタ１０４および１０５の出力か
ら、パイプラインステージＤ（デコード）以降のハード
ウェアで行われる。通常、分岐命令はＰＣ相対アドレシ
ッングであり、ＰＣ１０１の値、すなわちレジスタ１０
４の出力ＰＣＢに命令コードＣＩすなわちレジスタ１０
５の出力に含まれるオフセット値を加算して、分岐先ア
ドレスＡＢが計算される。分岐する場合には、分岐先ア
ドレスＡＢが信号線１０６を経由してＰＣ１０１に供給
される。ＰＣ１０１の値は、下位ビットすなわち第４〜
第２ビットがＹデコーダ３０３に、その上位ビットすな
わち第１１〜第５ビットがＸデコーダ３０１にそれぞれ
供給される。上記分岐の場合、分岐信号ＳＢは１であ
り、シフト制御信号ＣＳも１となる。シフトレジスタ３
０２，３０４のシフト動作は停止し、シフトレジスタ３
０４にはＹデコーダ３０３の出力値が、シフトレジスタ
３０２にはＸデコーダ３０１の出力値がそれぞれ供給さ
れる。ＲＡＭセル３０５は、Ｘデコーダ３０１の出力値
が指示する行のＹデコーダ３０３の出力値が指示する列
がＹセレクタ３０６により読出され、センスアンプ３０
７で増幅されてレジスタ１０５にラッチされる。
レスＡＢの計算はレジスタ１０４および１０５の出力か
ら、パイプラインステージＤ（デコード）以降のハード
ウェアで行われる。通常、分岐命令はＰＣ相対アドレシ
ッングであり、ＰＣ１０１の値、すなわちレジスタ１０
４の出力ＰＣＢに命令コードＣＩすなわちレジスタ１０
５の出力に含まれるオフセット値を加算して、分岐先ア
ドレスＡＢが計算される。分岐する場合には、分岐先ア
ドレスＡＢが信号線１０６を経由してＰＣ１０１に供給
される。ＰＣ１０１の値は、下位ビットすなわち第４〜
第２ビットがＹデコーダ３０３に、その上位ビットすな
わち第１１〜第５ビットがＸデコーダ３０１にそれぞれ
供給される。上記分岐の場合、分岐信号ＳＢは１であ
り、シフト制御信号ＣＳも１となる。シフトレジスタ３
０２，３０４のシフト動作は停止し、シフトレジスタ３
０４にはＹデコーダ３０３の出力値が、シフトレジスタ
３０２にはＸデコーダ３０１の出力値がそれぞれ供給さ
れる。ＲＡＭセル３０５は、Ｘデコーダ３０１の出力値
が指示する行のＹデコーダ３０３の出力値が指示する列
がＹセレクタ３０６により読出され、センスアンプ３０
７で増幅されてレジスタ１０５にラッチされる。
【００３３】次に、ＰＣ１０１の値の再構成について説
明する。シフトレジスタ３０４の８ビットの値は、Ｙエ
ンコーダ３１０により３ビットに符号化される。Ｙエン
コーダ３１０の論理を表１に示す。
明する。シフトレジスタ３０４の８ビットの値は、Ｙエ
ンコーダ３１０により３ビットに符号化される。Ｙエン
コーダ３１０の論理を表１に示す。
【００３４】
【表１】
【００３５】表１において、ｘは０または１のいずれで
も可であることを示す。このｘには必ず０が入力され
る。何故なら、表１の論理はＹデコーダ３０３の論理の
入出力を逆にしたもの、すなわちｘを０に置き換えたも
のであるからである。
も可であることを示す。このｘには必ず０が入力され
る。何故なら、表１の論理はＹデコーダ３０３の論理の
入出力を逆にしたもの、すなわちｘを０に置き換えたも
のであるからである。
【００３６】Ｙエンコーダ３１０は、ランダムロジック
で構成可能な規模であるが、Ｘエンコーダ３１１は上述
のようにＲＯＭセル３０８とセンスアンプ３０９とで構
成される。このＸエンコーダ３１１は、シフトレジスタ
３０２の１２８ビットの出力を７ビットの符号にエンコ
ードする。これにより、シフトレジスタ３０２の出力を
ＲＡＭセル３０８およびＲＡＭセル３０５のそれぞれの
ワード線に対し共有できるのでレイアウト面積を低減で
きる。Ｘエンコーダ３１１の論理は表１と同様であり、
Ｘデコーダ３０１の論理の入出力を逆にしたものであ
る。
で構成可能な規模であるが、Ｘエンコーダ３１１は上述
のようにＲＯＭセル３０８とセンスアンプ３０９とで構
成される。このＸエンコーダ３１１は、シフトレジスタ
３０２の１２８ビットの出力を７ビットの符号にエンコ
ードする。これにより、シフトレジスタ３０２の出力を
ＲＡＭセル３０８およびＲＡＭセル３０５のそれぞれの
ワード線に対し共有できるのでレイアウト面積を低減で
きる。Ｘエンコーダ３１１の論理は表１と同様であり、
Ｘデコーダ３０１の論理の入出力を逆にしたものであ
る。
【００３７】シフトレジスタ３０４がシフトすると、Ｙ
エンコーダ３１０の出力値はインクリメントする。前述
のように、シフトレジスタ３０４が最上位ビットまでシ
フトすると（Ｙエンコーダ３１０の出力＝１１１）、シ
フトレジスタ３０２がシフトしＸエンコーダ３１１の出
力はインクリメントする。したがって、出力の信号ＰＲ
の値は１０ビット（７＋３ビット）にわたってインクリ
メントする。信号ＰＲの値は、メモリ３００のデータ出
力と同期して１ステージ分遅れているため、ＰＣ１０１
の上位ビットを１ステージ分遅延させたレジスタ３２０
の値と連結されレジスタ１０４に供給される。これによ
って、レジスタ１０４，１０５の出力はステージＤとな
り、以降の分岐アドレスの計算が正しく実行できる。
エンコーダ３１０の出力値はインクリメントする。前述
のように、シフトレジスタ３０４が最上位ビットまでシ
フトすると（Ｙエンコーダ３１０の出力＝１１１）、シ
フトレジスタ３０２がシフトしＸエンコーダ３１１の出
力はインクリメントする。したがって、出力の信号ＰＲ
の値は１０ビット（７＋３ビット）にわたってインクリ
メントする。信号ＰＲの値は、メモリ３００のデータ出
力と同期して１ステージ分遅れているため、ＰＣ１０１
の上位ビットを１ステージ分遅延させたレジスタ３２０
の値と連結されレジスタ１０４に供給される。これによ
って、レジスタ１０４，１０５の出力はステージＤとな
り、以降の分岐アドレスの計算が正しく実行できる。
【００３８】次に、本発明の第二の実施例について説明
する。図３は本発明の第二の実施例を示すブロック図で
ある。本実施例は、メモリ３００を命令キャッシュメモ
リのデータメモリとして用い、タグ用のメモリ５００を
追加してブロックサイズが８語（８×３２ビット）、ブ
ロック数１２８個のダイレクトマップ方式のキャッシュ
メモリを構成するものである。
する。図３は本発明の第二の実施例を示すブロック図で
ある。本実施例は、メモリ３００を命令キャッシュメモ
リのデータメモリとして用い、タグ用のメモリ５００を
追加してブロックサイズが８語（８×３２ビット）、ブ
ロック数１２８個のダイレクトマップ方式のキャッシュ
メモリを構成するものである。
【００３９】前述の第一の実施例に対する本実施例の相
違点は、第一の実施例の構成要素１０１，１０４，１０
５，３００，３２０に加えて、１２８語×２１ビットの
パイプライン化したメモリであるメモリ５００と、メモ
リ５００のセンスアンプ５０２の出力と信号レジスタ３
２０の出力の下位に１ビットの１を加算した２１ビット
の信号ＰＰとが同一かどうかを比較しキャッシュビット
信号ＢＣを出力するコンパレータ５１１と、データ入替
用のバス５２０とをさらに備える。
違点は、第一の実施例の構成要素１０１，１０４，１０
５，３００，３２０に加えて、１２８語×２１ビットの
パイプライン化したメモリであるメモリ５００と、メモ
リ５００のセンスアンプ５０２の出力と信号レジスタ３
２０の出力の下位に１ビットの１を加算した２１ビット
の信号ＰＰとが同一かどうかを比較しキャッシュビット
信号ＢＣを出力するコンパレータ５１１と、データ入替
用のバス５２０とをさらに備える。
【００４０】メモリ５００はＸデコーダ５０１と、Ｘデ
コーダ５０１の出力をラッチするシフトレジスタ５０２
と、１２８語×２１ビットのＲＡＭセル５０３と、２１
ビットのセンスアンプ５０４とを備える。
コーダ５０１の出力をラッチするシフトレジスタ５０２
と、１２８語×２１ビットのＲＡＭセル５０３と、２１
ビットのセンスアンプ５０４とを備える。
【００４１】図４は、図３のキャッシュメモリのアドレ
ス空間を示す図である。アドレスの最下位ブロック６０
１を構成する第１，第０ビットは常に０である。第４〜
第２ビットはブロック内アドレス６０２を示す。第１１
〜第５ビットはキャッシュのインデクス６０３として用
いられる。第１２〜第３１ビットはキャッシュのアドレ
スタグ６０４として用いられる。
ス空間を示す図である。アドレスの最下位ブロック６０
１を構成する第１，第０ビットは常に０である。第４〜
第２ビットはブロック内アドレス６０２を示す。第１１
〜第５ビットはキャッシュのインデクス６０３として用
いられる。第１２〜第３１ビットはキャッシュのアドレ
スタグ６０４として用いられる。
【００４２】メモリ５００には、１２８個の各ブロック
の２０ビットから成るアドレスタグ６０４と、各ブロッ
クの情報が有効かどうかを示す１ビットのバリッドビッ
トとの計２１ビットの情報が格納されている。バリッド
ビットは第１１ビットであり、信号ＰＰで付加した１と
同一の位置である。これにより、コンパレータ５１１で
は、メモリ５００の出力であるアドレスタグの値とＰＣ
１０１のタグ部分とが等しく、かつメモリ５００のバリ
ッドビットが１すなわち有効であることが検出できる。
この結果、キャッシュヒット信号ＢＣはキャッシュがヒ
ットしたことを示す信号となる。
の２０ビットから成るアドレスタグ６０４と、各ブロッ
クの情報が有効かどうかを示す１ビットのバリッドビッ
トとの計２１ビットの情報が格納されている。バリッド
ビットは第１１ビットであり、信号ＰＰで付加した１と
同一の位置である。これにより、コンパレータ５１１で
は、メモリ５００の出力であるアドレスタグの値とＰＣ
１０１のタグ部分とが等しく、かつメモリ５００のバリ
ッドビットが１すなわち有効であることが検出できる。
この結果、キャッシュヒット信号ＢＣはキャッシュがヒ
ットしたことを示す信号となる。
【００４３】インデクス６０３に相当するアドレスは、
ＰＣ１０１の第１１〜第５ビットから、メモリ５００の
Ｘデコーダ５０１およびメモリ３００のＸデコーダ３０
１に伝達される。ブロック内アドレス６０２に相当する
アドレスは、ＰＣ１０１の第４〜第２ビットから、メモ
リ３００のＹデコーダ３０３に伝達される。
ＰＣ１０１の第１１〜第５ビットから、メモリ５００の
Ｘデコーダ５０１およびメモリ３００のＸデコーダ３０
１に伝達される。ブロック内アドレス６０２に相当する
アドレスは、ＰＣ１０１の第４〜第２ビットから、メモ
リ３００のＹデコーダ３０３に伝達される。
【００４４】分岐する場合には、デコーダ３０１，３０
２からシフトレジスタ３０２，３０４に新しいアドレス
が入力される。連続アドレスをアクセスする場合には、
シフトレジスタ３０４がシフトすることにより、順次新
しいデータがレジスタ１０５に出力される。同一ブロッ
ク内をアクセスしている間はメモリ５００は同一値を出
力する。
２からシフトレジスタ３０２，３０４に新しいアドレス
が入力される。連続アドレスをアクセスする場合には、
シフトレジスタ３０４がシフトすることにより、順次新
しいデータがレジスタ１０５に出力される。同一ブロッ
ク内をアクセスしている間はメモリ５００は同一値を出
力する。
【００４５】ブロックを越えるアクセスの場合には、シ
フト制御信号ＣＳが１になるため、メモリ３００，５０
０の各々のシフトレジスタ３０２，５０２がシフトして
次のブロックがアクセスされる。
フト制御信号ＣＳが１になるため、メモリ３００，５０
０の各々のシフトレジスタ３０２，５０２がシフトして
次のブロックがアクセスされる。
【００４６】コンパレータ５１１により、新しいブロッ
クのキャッシュ内容が有効かどうかを常にチエックす
る。もし、キャッシュミスの発生、すなわちキャッシュ
ヒット信号ＢＣの値が０の場合には、該当のブロックの
内容が主記憶からデータバス５２０経由で転送されるこ
とにより更新される。このとき、ブロック内アドレスの
インクリメントにメモリ３００のシフトレジスタ３０４
が使用できる。
クのキャッシュ内容が有効かどうかを常にチエックす
る。もし、キャッシュミスの発生、すなわちキャッシュ
ヒット信号ＢＣの値が０の場合には、該当のブロックの
内容が主記憶からデータバス５２０経由で転送されるこ
とにより更新される。このとき、ブロック内アドレスの
インクリメントにメモリ３００のシフトレジスタ３０４
が使用できる。
【００４７】最終インデクスすなわちインデクス６０３
が１２７からさらにブロックを越えてアクセスする場合
は、ＰＣ１０１のタグ部分すなわちアドレスタグ６０４
もインクリメントされなければならない。このことは信
号ＳＥにより検出できる。プロセッサの制御回路は、信
号ＳＥが１のとき仮想的な分岐命令を発生させ、分岐ア
ドレス生成回路でインクリメントしたＰＣの値ＡＢを信
号線１０６を経由して入力する。このとき、分岐命令を
実行するのと同一の時間的ペナルティ、すなわち、数ク
ロックサイクルのパイプラインのストールが発生する。
しかし、その確率は本実施例の場合１／１２８未満と極
めて低く、性能への影響は無視できる。
が１２７からさらにブロックを越えてアクセスする場合
は、ＰＣ１０１のタグ部分すなわちアドレスタグ６０４
もインクリメントされなければならない。このことは信
号ＳＥにより検出できる。プロセッサの制御回路は、信
号ＳＥが１のとき仮想的な分岐命令を発生させ、分岐ア
ドレス生成回路でインクリメントしたＰＣの値ＡＢを信
号線１０６を経由して入力する。このとき、分岐命令を
実行するのと同一の時間的ペナルティ、すなわち、数ク
ロックサイクルのパイプラインのストールが発生する。
しかし、その確率は本実施例の場合１／１２８未満と極
めて低く、性能への影響は無視できる。
【００４８】以上のように、本発明では命令メモリにシ
フトレジスタを挿入してパイプライン化し、パイプライ
ンアクセスと連続アクセスとを可能とするとともに、Ｐ
Ｃの値を再構成するエンコーダを付加することにより、
インクリメンタを省略することでマイクロプロセッサの
動作周波数を大幅に向上できる。
フトレジスタを挿入してパイプライン化し、パイプライ
ンアクセスと連続アクセスとを可能とするとともに、Ｐ
Ｃの値を再構成するエンコーダを付加することにより、
インクリメンタを省略することでマイクロプロセッサの
動作周波数を大幅に向上できる。
【００４９】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、命令メモリを２ステージにパイプライン
化したが、さらにパイプラインレジスタを挿入して３ス
テージ以上にパイプライン化することも本発明の主旨を
逸脱しない限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、命令メモリを２ステージにパイプライン
化したが、さらにパイプラインレジスタを挿入して３ス
テージ以上にパイプライン化することも本発明の主旨を
逸脱しない限り適用できることは勿論である。
【００５０】また、第二の実施例のタグ用のメモリにお
いてＹセレクタを用いてビット線を短縮し高速化するこ
とも勿論可能である。
いてＹセレクタを用いてビット線を短縮し高速化するこ
とも勿論可能である。
【００５１】さらに、データ用のメモリとタグ用のメモ
リとでＸデコーダとシフトレジスタとを共有し、同じ１
つのメモリとしてレイアウトすることも勿論可能であ
る。
リとでＸデコーダとシフトレジスタとを共有し、同じ１
つのメモリとしてレイアウトすることも勿論可能であ
る。
【００５２】
【発明の効果】以上説明したように、本発明の記憶装置
は、クロック周波数向上のネックとなっていたインクリ
メンタが不要であることにより、パイプラインのステー
ジ数を増加でき、命令メモリの２ステージ以上のパイプ
ライン化によりマイクロプロセッサのクロック周波数を
２倍以上に向上したスーパパイプライン化が容易に実現
できるという効果がある。
は、クロック周波数向上のネックとなっていたインクリ
メンタが不要であることにより、パイプラインのステー
ジ数を増加でき、命令メモリの２ステージ以上のパイプ
ライン化によりマイクロプロセッサのクロック周波数を
２倍以上に向上したスーパパイプライン化が容易に実現
できるという効果がある。
【図１】本発明の記憶装置の第一の実施例を示すブロッ
ク図である。
ク図である。
【図２】図１のシフトレジスタの構成を示す回路図であ
る。
る。
【図３】本発明の記憶装置の第二の実施例を示すブロッ
ク図である。
ク図である。
【図４】本実施例のアドレス空間を示す図である。
【図５】ＲＩＳＣ型マイクロプロセッサのパイプライン
とその性能向上方式を示す図である。
とその性能向上方式を示す図である。
【図６】従来の記憶装置の一例を示すブロック図であ
る。
る。
１０１ ＰＣ １０２ インクリメンタ １０３ 命令メモリ １０４，１０５，３２０ レジスタ ３００，５００ メモリ ３０１，５０１ Ｘデコーダ ３０２，３０４，５０２ シフトレジスタ ３０３ Ｙデコーダ ３０５，５０３ ＲＡＭセル ３０６ Ｙセレクタ ３０７，３０９，５０４ センスアンプ ３０８ ＲＯＭ ３１０ Ｙエンコーダ ３１１ Ｘエンコーダ ４０１ セレクタ ４０２ フリップフロップ ４０３ ドライバ ４１４，４１５，４１７ ゲート
Claims (3)
- 【請求項１】 ２H 行２L 列（Ｈ，Ｌは正の整数）から
成るメモリセルと、プログラムの順序にしたがって連続
して番地付けされた前記メモリセルの連続アドレスを指
定するアドレス信号の上位のＨビットの符号を第１の行
アドレス信号としてデコードし前記メモリセルの前記行
を指定する行選択信号を生成する行デコーダと、前記ア
ドレス信号の下位のＬビットの符号を第１の列アドレス
信号としてデコードし前記メモリセルの前記列を指定す
る列選択信号を生成する列デコーダとを備える記憶装置
において、 前記行選択信号の値を格納しこの行選択信号の値を前記
プログラムの進行時のクロックの供給に応答して順次上
位の値にシフトするようシフト動作して第１のシフト値
を生成する２H ビットの第１のシフトレジスタと、 前記列選択信号の値を格納しこの列選択信号の値を前記
クロックの供給に応答して順次上位の値にシフトするよ
うシフト動作して第２のシフト値を生成する２L ビット
の第２のシフトレジスタと、各々の入出力の論理を前記行デコーダおよび列デコーダ
の各々と逆論理で構成し前記第１，第２のシフト値の各
々を予め定めた論理にしたがってＨビットの符号，Ｌビ
ットの符号にそれぞれエンコードして前記第１，第２の
シフトレジスタの各々のシフト動作時の前記メモリセル
の第２の行および列アドレス信号をそれぞれ生成する行
および列エンコーダと、 前記プログラムの進行時には前記クロックの供給に応答
して前記第１および第２のシフトレジスタの前記シフト
動作をさせ前記分岐命令の実行を指示する分岐信号の供
給に応答して前記シフト動作を停止するとともに前記前
記行選択信号および列選択信号の各々の値の格納動作を
行うシフト制御信号と、前記第１および第２のシフト値
がそれぞれ最上位値である第１および第２の最上位値に
達した場合にそれぞれ第１および第２の最上位値到達信
号とを出力するシフト制御手段とを備えることを特徴と
する記憶装置。 - 【請求項２】 前記シフト制御手段が、前記分岐信号と
前記第２のシフトレジスタの最上位ビット出力である第
２のシフトアウト信号との第１の論理演算により前記第
１のシフトレジスタの前記シフト制御信号を生成する第
１の論理回路 と、 前記分岐信号と前記第１および第２の最上位値到達信号
との第２の論理演算により前記メモリセルの最終番地か
らさらにインクリメントしようとすることを検知しエラ
ー信号を出力する第２の論理回路とを備えることを特徴
とする請求項１記載の記憶装置。 - 【請求項３】 前記第１および第２のシフトレジスタの
各々が、シフト制御信号の供給に応答してそれぞれ前記
行選択信号および列選択信号の各々のビット値と前記第
１，第２のシフト値のそれぞれ１ビット下位の第１，第
２の下位シフト値の各々のビット値とを切替るセレクタ
と、前記 クロックの供給に応答して動作し各々の前記セレク
タの出力値をラッチするフリップフロップとを備えるこ
とを特徴とする請求項１記載の記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041644A JPH0827715B2 (ja) | 1993-03-03 | 1993-03-03 | 記憶装置 |
| US08/204,997 US5371711A (en) | 1993-03-03 | 1994-03-03 | Instruction memory system for RISC microprocessor capable of preforming program counter relative addressing |
| DE69410660T DE69410660T2 (de) | 1993-03-03 | 1994-03-03 | Instruktionsspeichersystem für RISC-Mikroprozessor, fähig zu relativen Progammzahleradressierung |
| EP94103235A EP0614191B1 (en) | 1993-03-03 | 1994-03-03 | Instruction memory system for risc microprocessor capable of preforming program counter relative addressing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041644A JPH0827715B2 (ja) | 1993-03-03 | 1993-03-03 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314195A JPH06314195A (ja) | 1994-11-08 |
| JPH0827715B2 true JPH0827715B2 (ja) | 1996-03-21 |
Family
ID=12614052
Family Applications (1)
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