KR0167629B1 - 순차 액세스 동작을 수행하는 메모리 회로 - Google Patents

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Abstract

메모리 회로는 프리페치 프리디코더로 이루고, 상기 메모리 회로는 임의의 어드레스에 의해 순차적으로 액세스 될 수 있다. 상기 프리페치 프리디코더는 어드레스 버퍼와 열 디코더 사이에 삽입된다. 열 어드레스 및 버스트 길이의 하위 디지트 3 비트를 나타내는 정보를 수신시에, 프리페치 프리디코더는 상기와 같은 프리디코드 어드레스를 발생하여 상기 하위 디지트 3 비트에 대한 복호화 결과 및 버스트 길이를 나타내는 정보에 대응하는 또다른 복호화 결과 양쪽을 나타낸다. 프리디코드 어드레스 및, 열 어드레스의 상위 디지트 비트에 응답하여, 열 디코더는 복수의 열 선택선을 동시에 선택한다. 그 결과, 먼저 출력될 데이타와 그뒤 출력될 데이타 양쪽이 동시에 판독된다.

Description

순차 액세스 동작을 수행하는 메모리 회로
제1도는 본 발명의 실시예에 따른 메모리 회로에 대응하는 16Mbit DRAM(100)의 회로 다이어그램.
제2도는 제1도에 표시된 프리페치 프리디코더(104)의 상세한 회로 다이어그램.
제3도는 제1도에 표시된 열 디코더(106)의 상세한 회로 다이어그램.
제4도는 제1도에 표시된 프리디코더(105) 일부의 상세한 회로 다이어그램.
제5도는 제3도에 표시된 열 디코더(106)의 상세한 회로 다이어그램.
제6도는 제1도에 표시된 16Mbit DRAM(100)에 제공된 열 선택 선과 비트 선 사이의 접속관계의 상세한 회로 다이어그램.
제7도는 버스트 길이가 2 로 선택된 제1도에 표시된 16Mbit DRAM 의 다른 판독 타이밍 챠트.
제8도는 버스트 길이가 4 로 선택된 제1도에 도시된 16Mbit DRAM 의 다른 판독 타이밍 챠트.
제9도는 버스트 길이가 8 로 선택된 제1도에 도시된 16Mbit DRAM(100)의 다른 판독 타이밍 챠트.
제10도는 제2도에 표시된 프리페치 프리 디코더(104)에 의해 생성된 프리디코드 어드레스 도시도.
제11도는 다른 어드레스 래치 발생기 블록(281)의 도시도.
제12도는 또다른 어드레스 래치 발생기 블록(282)의 도시도.
제13도는 또다른 프리디코드 블록(291)의 도시도.
제14도는 본 발명의 또다른 실시예에 따른 메모리 회로에 제공된 또다른 프리페치 디코더(1400)의 도시도.
제15도는 니블(nibble) 모드 기능을 가진 종래의 메모리 회로의 다이어그램.
제16도는 2 비트 프리페치 기능을 가진 종래 메모리에 제공된 이들 열 선택 선에 의해 액세스된 열 선택 선 CSLs 및 어드레스 간의 관계 도시도.
* 도면의 주요부분에 대한 부호의 설명
100 : 16 Mbit DRAM 101 : 16 Mbit 메모리 셀 어레이
102 : 어드레스 버퍼 103 : 행 디코더
104 : 프리 디코더 107 : 클록 발생기
[발명의 분야]
본 발명은 순차 액세스 동작을 수행하는 메모리 회로에 관한 것이다.
[관련 기술의 설명]
최근에, CPU 의 동작 속도가 상당히 개선되었으며, 그러한 CPU 의 고속 동작은 주 메모리 엑세스 속도, 즉, DRAMs에 의해 간파하기가 어렵다. 통상 CPU 의 동작 속도와 주 메모리의 액세스 속도간의 차를 보상하기 위해, 고속 메모리로서 기능을 하는 캐시 메모리(cache memory)는 CPU 와 주 메모리 사이에 끼워놓는다. 그러한 캐시 메모리가 제공된 경우에, CPU 가 이들 캐시 메모리를 액세스할 때 규정된 히트(hit) 율은 90% 정도이다. 결국, CPU 가 주 메모리 유닛을 액세스할 때 규정된 미스 히트 율(miss hit ratio)은 10% 이다. 그러므로 CPU 는 상기 CPU 가 고속으로 실행되는(후에는 CPU 명령으로 불린다) 명령을 얻을 수 있다.
그러한 고 히트 속도가 실현되는 이유는 다음에 주어진다. 이것은 CPU 명령이 캐시 메모리에 기억되지 않기 때문이며, 이 CPU 명령은 주 메모리로부터 판독되고, 상기 CPU 명령 주위에 순차적으로 기억된 다른 명령은 CPU 명령에 따라 연속해서 판독된다. 이러한 CPU 명령과 이들 연속적인 판독 명령은 캐시 메모리에 기억된다. 이는 상기 CPU 명령 주위에 기억된 명령이 CPU 에 의해 순간적으로 판독을 실행할 때 높은 가능성의 경험으로부터 공지되어 있기 때문에, 다음 CPU 명령이 캐시 메모리에 기억되는 매우 높은 가능성이 예측된다.
더구나, 주 메모리로부터 순차적으로 판독되는 상기에서 기술된 다른 명령에 대해서는, 선택은 CPU 에 의한 캐시 메모리 관리를 쉽게 하기 위해, CPU 명령을 기억하는 어드레스와 (후에는 CPU 어드레스로 불림) 다른 최하위 디지트 비트만 어드레스에서 기억된 명령을 만든다. 결국, 주 메모리는 상기 기술된 어드레스 동작을 수행해야만 한다. 즉, 상기 CPU 명령은 일차적으로 출력되고, 다음에 그러한 어드레스에 기억된 명령, CPU 어드레스와 다른 최하위 디지트 비트만이 고속에서의 어드레스 순차로(후에는 순차적 액세스로 불림) 연속해서 출력된다.
다음에, 니블 모드 기능을 갖는 메모리는 그러한 순차적 액세스를 수행할 수 있는 메모리로서 알려져 있다. 제15도를 참고로하여, 니블 모드 기능을 갖는 4-Mbit DRAM(다이나믹 랜덤 액세스 메모리)가 기술된다.
제15도에서, 참조번호(1500)은 4 개의 블록(1), (2), (3), (4)로 보조분할된 4-Mbit 메모리 셀 어레이를 표시한다. 이들 블록 각각은 1Mbit 용량을 가지며 1024 비트 선과 1024 워드 선을 소유한다. 상기 워드 선은 공통적으로 각각의 블록에서 사용된다. 참조번호(1501)는 10-비트 열 어드레스 A0 내지 A9를 표시한다. 열 어드레스의 어드레스 값에 따라, 상기(1024) 열 선택 선 CSL(도시하지 않음)중 하나가 선택된다. 이들 열 선택 선 CLS 각각은 각 블록에서 하나의 비트 선을 선택한다. 참조번호(1502)는 10 비트 행 어드레스 A0 내지 A9를 선택한다. 행 어드레스의 어드레스 값을 근거로, 1024 워드 선중 하나가 선택된다. 니블 디코더(1505)는 이들 어드레스를 디코드하기 위해 행 어드레스(A10)와 열 어드레스(A10)을 취하며, 따라서, 4 개의 선택 스위치(1506)중 하나는 온되게 선택되고, 또한 CAS 클록에 응답하여 온된 선택 스위치들은 계속해서 바뀐다.
다음에, 제15도에 도시된 4-Mbit DRAM 에 대한 판독 동작을 설명한다. 먼저, 열 어드레스(1501) 및 행 어드레스(1502)가 공급되고, 결국, 하나의 선택 선 CSL 및 하나의 워드 선이 선택된다. 따라서, 각각의 블록에서 하나의 비트 선과 하나의 워드선이 이들 블록에서 선택되기 때문에, 하나의 메모리 셀은 각각의 이들 블록에서 판독되게 선택된다. 즉, 4 메모리 셀은 하나의 열 선택 선 CSL 및 하나의 워드 선에 의해 액세스 된다. 상기 4 메모리 셀로부터 판독된 4 비트 데이타는 데이타 래치 회로(1507)에 의해 래치된다. 다음에, 열 어드레스(A10)와 행 어드레스(A10)에 응답하여, 상기 니블 디코더(1505)는 데이타 래치 회로(1507)에서 래치된 대응 데이타를 출력하기 위해 4 개의 선택 스위치들(1506)에 따른 하나의 선택 스위치를 온한다. 결국, CAS 클록의 클록 동작에 응답하여, 상기 니블 디코더(1505)는 상기 데이타 래치 회로(1507)에 래치된 4 비트 데이타가 연속적으로 출력되도록 이들 선택 스위치(1506)를 온한다.
이들 4 비트 데이타는 상기와 같은 데이타이며, 열 어드레스(A10) 및 행 어드레스(A10)은 서로 다르다. 결국, 그러한 니블 모드 액세스를 수행할 수 있는 DRAM 은 캐시 메모리가 사용될 때 주 메모리의 상태가 만족스럽게 된다.
그러므로, 가장 최근에, 계속해서 출력된 데이타수는(후에는 버스트 길이로 불림) 4 내지 8, 또는 16 까지 증가한다. 제15도에 도시된 바와 같은 니블 모드 기능을 갖는 메모리는 연속적으로 출력된 데이타가 한시간내에 전체적으로 판독되는 문제점에 봉착하게 되며, 버스트 길이가 증가될 때, 매우 큰 양의 버스들과 래치 회로가 요구된다. 버스트 길이가 예를들어 8 로 선택되면, 8 개의 메모리 셀이 순간적으로 액세스 되기 때문에 8 래치 회로가 요구될 뿐 아니라 8 개의 버스들이 요구된다. 상기 래치 회로와 버스들의 전체수는 물론, 버스트 길이가 길게 될 뿐 아니라, 한시간내에 출력된 데이타의 비트 번호(후에 데이타 폭으로 불림)가 증가될 때, 증가한다.
한편, 2-비트 프리페치 기능을 갖는 메모리는 그런 어려움을 피하도록 제안된다. 상기 2-비트 프리페치 기능 메모리에서, 어떤 단일 열 선택 선 CSL 이 제1의 2 버스트 데이타로 판독되게 선택되고, 반면 이들 2 버스트 데이타가 출력되고, 다른 열 선택 선들 CSL 이 순차적으로 출력된 2 버스트 데이타를 판독하게 선택된다. 이 방법에서, 버스트 길이가 증가할 때 조차도, 단지 2 개의 버스트 데이타가 항상 한 시간내에 판독되기 때문에, 버스 및 래치 회로의 전체수가 증가되지 않는다.
2 비트 프리페치 기능에 의한 액세싱 상태를 제16도를 참조 하여 설명한다.
제16도에서, 기준 심벌 (a) 내지 (b)는 어드레스를 표시하며, 기준 심벌 CLS0-내지 CLS3은 어드레스(a) 및 (b), (c), (d), (e), (f), (g), (h) 각각을 순간적으로 선택하기 위한 CSL 을 도시한다. 제16도에 도시된 바와 같이, 어드레스 서로 다른 가장 중요한 비트(LSB)만이, 하나의 CSL 에 의해 선택된다. 예를들면, 버스트 길이는 4 로 되게 하고 입력된 CPU 어드레스는 (c)가 되게 취한다. 이 경우, CSL(1)은 상기 어드레스 (c) 및 (d)에 기억된 데이타가 판독되도록 가장 먼저 선택된다. 상기 데이타가 (c) 내지 (d)의 순서로 출력되는 동안, 이들 판독 데이타가 래치되며, 상기 CSL 선택은 CSL(1) 내지 CSL(0)까지 변화되고, 결국 상기 어드레스 (a) 및 (b)에 기억된 데이타가 판독된다. 따라서, 상기 데이타 판독 순차는 어드레스(d) 및 (a) 내지 어드레스(b)를 통해 어드레스(c)로부터 수행된다.
한편, 상기 CPU(c)에 기억된 CPU 명령은 출력을 시작하며, 상기 어드레스에서의 데이타, 최하위 디지트 2 비트는 서로 다르며, 상기 어드레스 등급으로 출력된다. 위의 기술과 같이, 상기 2 비트 프리페치 기능을 갖는 메모리는 캐시 메모리가 사용될 때 주 메모리의 상태를 만족한다.
그러므로, 제16도에 나타난 바와 같이, 다음에 따르는 문제점이 단일 열 선택 선 CSL 에 의해 출력된 2 개의 버스트 데이타가 이미 선택된 데이타 쌍으로 고정되기 때문에 생성된다. 즉, CPU 어드레스가 (d)이면, 열 선택 선 CSL1 은 상기 어드레스(c) 및 (d)에 기억된 데이타를 액세스하도록 선택된다. 상기 어드레스(d)에서 데이타가 출력되면, 상기 어드레스(c)에 기억된 데이타가 출력될 방법이 없고, 따라서 상기 어드레스(a) 및 (b) 내지 어드레스(c)를 통해 어드레스(d)로부터 어드레스 순차로 데이타를 출력하기가 불가능하다. 유사하게, 상기 데이타가 어드레스(f) 및 (g) 내지 어드레스(h)를 통해 어드레스(e)로부터 어드레스 순차로 출력될지라도, 상기 데이타는 어드레스(g) 및 (h) 내지 어드레스(e)를 통해 어드레스(f)로부터 또다른 어드레스 순차로 출력되지 않는다. 한편, 순차 액세스가 우수 어드레스로부터 이용가능할지라도, 상기 순차 액세스는 기수 어드레스로부터 이용할 수 없는 것으로 이해된다.
더구나, 또다른 2-비트 프리페치 파이프선 방법은 2 개의 2 비트 프리페치 회로 셋이 제공되기 때문에, 기수 어드레스가 이용될 수 있는 것으로 생각된다. 그러므로, 2 비트 프리페치 파이프선 방법은 래치 회로 및 버스의 전체수가 증가되는 문제점을 갖는다.
[발명의 요약]
그러므로, 본 발명의 목적은 순차 액세스를 수행할 수 있는 개선된 메모리 회로를 제공하는 것이다.
본 발명의 다른 목적은 큰 양의 래치 회로와 버스들을 요구하지 않고 임의의 어드레스로부터 순차 액세스를 수행할 수 있는 메모리 회로를 제공하는 것이다.
본 발명에 따른 메모리 회로는 다수의 열 선택 선 CSL 을 순간적으로 선택하기 위한 수단을 구비한다. 이 선택 수단은 CPU 어드레스에 대응하는 열 선택 선 CSL 및 기입된 CPU 어드레스 및 기입된 버스트 길이를 표시하는 정보 수신시 순간적으로 출력되는 어드레스 데이타에 대응하는 또다른 열 선택 선 CSL 둘다를 선택한다.
즉, 본 발명에 따른 메모리 회로에서, 입력 신호를 디코딩하는 디코더 회로는 다수의 비트로 이루어져 제1의 디코드 신호를 발생하며 제2디코드 신호는 제1디코드 신호와는 다르다. 상기 디코더 회로는 제1 및 제2부분으로 입력 신호를 분할하는 제1의 수단, 상기 제1의 디코드 신호를 생성하기 위해 입력 신호에 응답하는 제2수단, 중간 신호를 생성하도록 입력 신호중 제1부분의 내용을 교환하는 제3수단, 입력 신호의 제2부분과 제2디코드된 신호를 생성하는 중간 신호에 응답하는 제4수단을 구비한다.
즉, 즉 발명에 따른 메모리 회로에서, 단지 하나의 버스트 메모리 셀을 액세스하기 위해 사용된 각각의 다수의 열 선택 선 CSL 이 동시에 선택되기 때문에, 프리페치 또는 데이타는 서로 임의적으로 조합되며, 프리페치된 데이타를 출력하기 위해 순차적 제한이 없다. 결국, 임의 어드레스로부터의 순차 액세스는 버스 및 래치 회로의 수를 증가시키지 않고 이용할 수 있다. 따라서, 본 발명에 따른 메모리 회로는 동기 메모리로서 적당히 사용된다.
본 발명의 특징 및 장점들은 첨부된 도면을 참고로 아래의 설명으로 더욱 잘 나타난다.
[양호한 실시예의 상세한 설명]
본 발명의 실시예에 따른 메모리 회로에서, 2 열 선택 선 CSL 각각은 1 출력 타이밍(1 버스트)에서 출력된 데이타를 기억하는 메모리 셀만을 액세스하며 동시에 선택된다. 결국 2 출력 타이밍(2 버스트)에서 출력될 데이타는 한 시간에서 판독된다.
제1도에 표시된 16Mbit DRAM(100)은 반도체 칩상에 집적된다. 상기 16Mbit DRAM(100)은 6Megabit 메모리 셀 어레이(101)이다. 16 메가 피스(pieces)의 메모리 셀들은 4096 워드 선 및 512 열 선택 선 CSL(CSL0 내지 CSL511)에 의해 액세스된다. 결국, 8 메모리 셀은 하나의 워드 선과 하나의 열 선택 선 CSL 에 의해 액세스된다. 그러므로, 상기 데이타 폭은 8 비트이다.
어드레스 버퍼(102)에 공급된 어드레스 신호들 A0 내지 A11 은 행 디코더(103)로 기입되고, 어드레스 신호들 A0 내지 A8 은 프리페치 프리 디코더(104)로 기입된다. 상기 행 디코더(103)는 어드레스 신호들 A0 내지 A11 의 값에 응답하여 하나의 워드 선을 선택한다. 상기 프리페치 프리 디코더(104)는 어드레스 신호들 A3 내지 A8 을 프리디코더(105)에 공급하고, 프리디코드 어드레스 신호들 Y0 내지 Y7 은 열 디코더(106)에 공급하며, 어드레스 신호들 A0 내지 A8 의 값에 응답하여 선택 신호 CI0 를 I/O 스위치(107)에 공급하고, 여러 타이밍 신호들 및 버스트 신호들 B4, B8 은 클록 발생기(107)로부터 공급된다. 프리페치 프리 디코더(104) 및 프리 디코더(105)로부터 유도된 어드레스 신호값에 응답하여, 상기 열 디코더(106)는 열 선택 선 CSL 을 선택한다. 이들 선택된 워드 선과 열 선택 선 CSL 에 의해 액세스된다. 메모리 셀은 래치 회로(11)에 접속된다. 상기 래치 회로(111)는 상기 클록 발생기(107)로부터 공급된 제어 신호 레벨과 I/O 스위치(108)의 제어하에 입력/출력 단자 D0 내지 D7 에 접속된다.
다음에, 이 메모리 회로(100)내의 여러 회로 부분의 합성을 설명한다. 제2도에 설명된 바와 같이, 상기 프리페치 프리디코더(104)는 어드레스 래치 발생기 블록(208)과 프리디코더 블록(290)으로 구성된다. 열 어드레스 A0 내지 A8 를 수신시, 상기 어드레스 래치 발생기 블록(280)은 이들 열 어드레스 A0 내지 A8 의 3 개의 최하위 디지트 비트 A0 내지 A2 를 근거로하여 내부 어드레스 신호들 ADD0 내지 ADD2 를 발생한다. 심벌 Ai는 A3 내지 A8 을 표시한다. 내부 어드레스 신호들 ADD0 내지 ADD2 을 수신시, 상기 프리코드 블록(290)은 프리코드 어드레스 신호 Y0 내지 Y7 을 발생한다.
제2도에서, 참조번호(201) 내지 (203)은 래치 회로를 표시하며, 참조번호(204)는 선택 신호 발생 회로이고, (205)는 카운터이다. 상기 래치 회로(201)는 9 개의 래치 회로(201-0) 내지 (201-8)로 구성된다. 도면에서, 열 어드레스 A3 내지 A8 을 수신하는 래치 회로(201-3) 내지 (201-8)은 조합된 형태로 (201-i)로 표시된다. 유사하게 생긴 래치 회로(202)가 9 개의 래치 회로들(202-0) 내지 (202-8)에 의해 배열될지라도, 상기 래치 회로(202-3) 내지 (202-8)은 (202-i)로서 조합된 형태로 표시된다. 상기 래치 회로(203)는 7 개의 래치 회로들(203-0), 및 (203-3) 내지 (203-8)로 구성된다. LOAD 0 신호가 활성 레벨이되면, 상기 래치 회로(201)은 어드레스 값을 피치한다. LOAD1 신호가 활성 레벨이되면, 상기 래치 회로(202)는 어드레스 값을 피치한다. LOAD2 신호가 활성 레벨이되면, 래치 회로(203) 및 선택 신호 생성 회로(204) 둘다 어드레스 값을 피치한다. 상기 카운터(205)는 3 비트 카운터이며 카운터 래치 회로(205-0), (205-1), (205-2)에 의해 배열되며, 1, 2, 4 의 중량은 각각 가산된다. 한편, 상기 카운터(205)는 0 내지 7 을 계수하는 3 비트 카운터이다. LOAD2 신호 및 COUNT 신호 둘다는 카운터(205)에 공급된다. LOAD2 신호의 활성 레벨에 응답하여, 상기 카운터(205)는 어드레스값을 피치하며 상기 COUNT 신호에 응답하여 기억된 값을 계수한다.
상기 카운트 래치 회로(205-1) 내지 카운트 래치 회로(205-2)로부터의 수행 동작은 제2도에 도시된 바와 같이 AND 게이트(270)를 통해 수행된다. 이러한 AND 게이트(270)에 입력된 버스트 신호 B8 의 레벨은 1에 존재하며 (고레벨), 버스트 신호 B8 은 버스트 길이가 8 임을 표시한다. 결국, 카운트 래치 회로(205-1)에서 카운트 래치 회로(205-2)까지의 수행 동작은 버스트 길이가 8 임을 제외하고는 수행되지 않는다. 유사하게, 버스트 신호 B4 의 레벨이 1이 되면(고레벨), 버스트 신호 B4 는 버스트 길이가 4 임을 표시한다. 버스트 신호 B4 및 B8 의 레벨이 0(저레벨)에 존재하면, 이들 버스트 신호들은 버스트 길이가 2 임을 표시한다. 또한, COUNT 신호들은 선택 신호 생성 회로(204)에 공급되며, 이 선택 신호 생성 회로(204)에 기억된 데이타는 매번 반전되며 COUNT 신호가 활성된다.
제3도에 표시된 바와 같이, 상기 열 디코더(106)는 64 스위치 회로(106-0) 내지 (106-63)로 구성된다. 이들 64 스위치 회로 각각에 대해, 상기 3 개의 대응 디코드 신호는 프리디코더(105)로부터 공급되며 상기 프리페치 프리디코더(104)로부터의 프리 디코드 어드레스 신호들 Y0 내지 Y7 은 공통으로 공급된다.
제4도에 도시된 심벌 AX 및 AY 는 열 어드레스 신호 A3 및 A4 또는 열 어드레스 신호들 A5 및 A6, 또는 열 어드레스 신호들 A7 및 A8 이다. 열 어드레스의 3 개의 세트는 각각 디코드 신호들 AX0AY0, AX1AY0, AX0AY1,AX1AY1 을 발생하도록 디코드된다. 결국, 상기 디코드 신호는 12 비트 신호가 된다. 따라서, 상기 디코드 신호가 공급된 열 디코더(106)에서, 3 개의 디코드 신호 모두가 64 스위치 회로(106-0) 내지 (106-63)에 따라 1(고레벨)인 하나의 스위치만이 존재한다.
상기 스위치 회로는 후에 상세히 설명된다. 제5도에 표시된 바와 같이, 스위치 회로(106-K) 각각은 P-채널 MOS 트랜지스터(501) 내지 (503) 및 N-채널 MOS 트랜지스터(505) 내지 (507) 상기 프리코드 어드레스 Y0 내지 Y7 에 대응하는 버퍼 회로(521-0) 내지 (521-7)로 구성된다. 이들 버퍼 회로 각각은 P 채널 MOS 트랜지스터(504) 및 N-채널 MOS 트랜지스터(508)를 포함하며, 이들은 통상(521-j)로 표시된 바와 같이, 전원 공급 전위(Vcc)와 NAND 회로의 출력 단자 사이에서 직렬 접속되어 있다. 결국, 모든 디코더 신호들 A3XA4X, A5XA6X, A7XA8X 의 레벨이 1(고레벨)이 되면, 상기 스위치 회로는 활성되며, 따라서 프리디코드 어드레스 신호들 Y0 내지 Y7 은 버퍼 회로(521-0) 내지 (521-7)을 통해 대응 열 선택 선 CSL 에 출력된다. 이들 디코드 신호 A3XA4X, A5XA6X, A7XA8X 중 적어도 하나가 0(저레벨)인 경우, 상기 스위치 회로는 활성되지 않으며, 상기 버퍼 회로(520) 내지 (527)은 계속해서 0 을 출력한다. 이전에 설명한 바와 같이, 단지 하나의 스위치 회로가 활성되면, 고레벨이 되는 열 선택 선 CSL 은 활성된 스위치 회로에서 프리디코드 어드레스 Y0 내지 Y7 에 대응한다.
상기 열 선택 선 CSL 과 비트선 간의 접속 관계가 제6도에 도시되어 있다. 위의 설명과 같이, 16Mbit DRAM(100)의 데이타 폭이 8 비트 이기 때문에, 8 쌍의 비트 선이 하나의 열 선택 선 CSL 에 의해 선택되고, 단지 1 비트 데이타 폭이 제6도에 도시되어 있다. 제6도에서, 참조번호(601) 및 (602)는 입력/출력 단자 Dx 에 대응하는 한쌍의 I/O 버스를 도시하고, 연결 비트 선은 서로 다른 I/O 버스쌍에 접속되어 있다.
다음에, 16Mbit DRAM(100)의 판독 동작은 프리페치 프리디코더(104)의 동작에 따라 기술되어 있다. 다음의 설명은 기입 어드레스 신호 A2, A1, A0 가 0, 1, 1(3), 및 버스트 길이가 2, 4, 8 로 선택된다.
제1의 설명은 상기 버스트 길이가 제7도의 타이밍 챠트와 다른 참고번호를 갖는 2 일 때(B4=0, B8=0) 프리페치 프리디코더(104)의 동작을 설명한다. 가장먼저, 상기 프리페치 프리디코더(104)에 공급된 상기 열 어드레스 신호들(A0) 내지 (A8)은 LOAD0 신호의 발생에 응답하여 래치 회로(201)에 의해 래치된다. 결국, 0, 1, 1 이 래치 회로(201-2), (201-1), (201-0)에 각각 기억된다. 다음에, READ 명령이 CS 신호를 조합하므로서 공급되면, RAS 신호, CAS 신호, 내부적으로 공급된 WE 신호, LOAD1 신호 및 LOAD 신호가 발생된다. 그때, 상기 열 어드레스 신호들(A0) 내지 (A8)은 래치 회로(202)에 의해 래치된다. 이들 열 어드레스 신호들(A0) 내지 (A8)에 따른 열 어드레스 신호들(A3) 내지 (A8)은 또한 래치 회로(203-i)에 의해 래치되며, 반면 열 어드레스 신호들 A2, A1, A0 는 또한 카운트 래치 회로들(205-2), (205-1) 및 선택 신호 발생 회로(204)에 의해 래치된다. 상기 버스트 신호들 B4 및 B8 둘다가 0이기 때문에, 상기 OR 게이트(240)으로부터의 출력은 0이 된다. 그러므로, 상기 LOAD2 신호에 응답하는 상기 래치 회로(203-0) 래치 0은 열 어드레스 신호 A0 값에 부적절해진다. 또한, 전원 전위 Vss 는 카운터 래치 회로(205-0)의 입력 단자에 접속되어 있으며, 초기값은 0 이다. 상기 래치 회로(202)는 인터리브 액세스 동작이 수행될 때 종료를 검출하도록 제공된다. 위에 기술된 데이타가 각각의 래치 회로와 카운트 래치 회로에 의해 래치되는 바와 같이, 상기 AND 게이트(212)로부터의 출력만이 1이 된다. 그리고 프리디코드 블록(290)에 제공된 다른 AND 게이트(210), (211), (213) 내지 (223)로부터의 출력은 0이 된다. 결국, 상기 프리디코드 어드레스 신호들 Y2 및 Y3 은 1 이 되고 다른 프리디코드 어드레스 신호들은 0 이 된다.
래치 회로(203-i)에 의해서 래치된 열 어드레스 신호(A3 내지 A8)는 상술한 바와 같이 복호화 신호를 발생시키도록 프리디코더(105)에 공급된다. 따라서, 열 디코더(106)는 프리디코드 어드레스 신호(Y2 및 Y3)와 프리디코더(105)의 출력 신호에 대응하는 2 개의 열 선택선(CSLs)을 활성화시킨다. 다른 한편, 행 디코더(103)는 행 어드레스 신호(A0 내지 A11)에 응답하여 하나의 워드선을 선택한다.
하나의 워드선과 2 개의 CSLs 가 상술한 동작에 의해서 선택되므로, 16 메모리 셀이 액세스되며, 16 비트 데이타가 래치 회로(111)에 의해 래치된 다음, I/O 스위치(108)에 공급된다. 이때, 선택 신호(CI0)가 1이므로, 8 비트 데이타가 선택되며, 이는 I/O 스위치(108)에 공급된 기수 번호 어드레스로서 16 비트 데이타 중에서 프리디코드 어드레스(Y3)에 대응하고, 상기 선택된 8 비트 데이타는 출력 버퍼(109)에 공급된다. 그후, 2 인 버스트 길이에 따라서, 클록 발생기(107)는 LOAD1 신호와 LOAD2 신호가 발생되어진 후 COUNT 신호를 한번 발생시킨다. 상기 COUNT 신호가 발생되므로, 선택 신호 CI0 가 0으로 반전되며, 그 결과 우수 번호 어드레스로서 프리디코드 어드레스(Y2)에 대응하는 8 비트 데이타가 출력 버퍼(109)에 공급되도록 선택된다. 결국, 이 경우에, ...011(3), ...010(2)의 열 어드레스내에 저장되어진 데이타가 순차적으로 출력된다.
이후, 제8도의 타이밍 챠트를 참조하여 버스트 길이가 4(B4=1, B8=0)인 경우에 판독 동작에 대해 설명하기로 한다. 이 경우에, OR 게이트(240)로부터의 출력이 1이므로, 열 어드레스 신호(A0)는 LOAD2 신호에 응답하여 래치 회로(203-0)에 의해 래치된다. 버스트 길이가 2 인 앞의 경우에서와 동일한 데이타가 선택 신호 발생 회로, 및 다른 래치 회로 및 카운터 래치 회로내에 저장된다. 이들 상황하에, 배타적 OR 게이트(250 및 251)는 각각 0 및 1을 출력하고 AND 게이트(213)는 1을 출력한다. 이때에, 버스트 신호(V4)가 1 과 같으므로, AND 게이트(220)도 역시 1을 출력한다. 그 결과, 프리디코드 어드레스 신호(Y0 및 Y3)는 1이 되고 다른 프리디코드 어드레스 신호는 0이 된다. 프리디코더(105) 및 행 디코더(103)의 동작은 버스트 길이가 2 일때와 동일하다.
그 결과, 1 워드선 및 2 열 선택선이 선택되므로, 프리디코드 어드레스 신호(Y0 및 Y3)에 대응하는 16 메모리 셀이 판독된 다음에 래치 회로(111)에 래치된다. 상술한 바와 같이, I/O 스위치(108)에 공급된 선택 신호(CI0)에 응답하여, 프리디코드 어드레스(Y3)에 대응하는 8 비트 데이타가 먼저 선택되어 출력 버퍼(109)에 출력된다. 4 인 버스트 길이에 응답하여, 클록 발생기(107)는 LOAD1 신호 및 LOAD2 신호가 발생된 후 클록과 동기하여 COUNT 신호를 3 회 발생시킨다.
먼저, COUNT 신호의 제1의 발생에 응답하여, 선택 신호 CI0 는 0으로 반전되며, 그로써 I/O 스위치(108)가 선택되고 상기 8 비트 데이타는 Y0 인 프리디코드 어드레스에 대응한다. COUNT 신호의 제2발생에 응답하여, 0, 0, 및 0이 각각 카운터 래치 회로(205-2, 205-1, 및 205-0)에 저장되고, 그 다음에 AND 게이트(211)는 1을 출력한다. 그 결과, 프리디코드 어드레스 신호(Y1 및 Y2)는 1 이 되고 다른 프리디코드 어드레스 신호는 0 이 된다. 이때에, 선택 신호 CI0 는 2 회 반전되어 1 로 되돌아오게 된다. 따라서, I/O 스위치(108)는 프리디코드 어드레스(Y1)에 대응하는 8 비트 데이타를 선택하여 그 선택된 8 비트 데이타를 출력한다. 다음에, 제3의 COUNT 신호가 발생될 때, 선택 신호 CI0 는 상기 I/O 스위치(108)가 선택되어 프리디코드 어드레스(Y2)에 대응하는 8 비트 데이타로 전환되도록 0 으로 반전된다. 결국, ....011(3), ....000(0), ....001(1), ...010(2)의 열 어드레스에 저장된 데이타가 순차적으로 출력된다.
또한, 제9도에 도시된 타이밍 챠트를 참조하여 버스트 길이가 8(B4=0, B8=1)일 때의 판독 동작에 대해 설명하기로 한다. 이 경우에, 클록 발생기(107)는 LOAD1 신호 및 LOAD2 신호가 발생된 후 클록 신호에 응답하여 COUNT 신호를 7 회 발생시킨다. 그러나, OR 게이트(240)로부터의 출력이 1이므로, COUNT 신호가 발생되기전의 래치 회로의 상태는 버스트 길이가 4 인 앞의 경우에서와 같다. 그 결과, AND 게이트(213)가 1 을 출력할지라도, 버스트 신호(B4)는 0 이고 버스트 신호(B8)는 1 이며, 그때문에, AND 게이트(223)로부터의 출력은 1 이 되고, 프리디코드 어드레스 신호(Y3 및 Y4)는 1 이 된다.
또한, 버스트 신호(B8)가 1 과 같은 바와 같이, AND 게이트(270)는 활성 상태로 되며, 이때문에 제2COUNT 신호가 발생되며, 따라서 카운터(265)의 캐리동작(carry operation)이 카운트 래치 회로(205-2)까지 수행된다. 따라서, 제2COUNT 신호의 발생에 응답하여, 선택될 프리디코드 어드레스는 Y5 및 Y6 이다. 제4COUNT 신호의 발생에 응답하여, 선택된 프리디코드 어드레스는 Y0 및 Y7 이다. 다음에, 제6COUNT 신호의 발생에 응답하여 선택된 프리디코드 어드레스는 Y1 및 Y2 이다. 그 결과, I/O 스위치(108)는 먼저 프리디코드 어드레스(Y3)에 대응하는 8 비트 데이타를 선택하고, 그후, COUNT 신호가 발생될 때마다 프리디코드 어드레스(Y4, Y5, Y6, Y7, Y0, Y1 및 Y2)에 대응하는 8 비트 데이타를 선택한다. 결국, ....011(3), ...100(4), ...101(5), ...110(6), ...111(7), ...000(0), ...001(1), ...010(2)의 열 어드레스에 저장된 데이타가 순차적으로 출력된다.
상술한 바와 같이, 프리페치 프리디코더(104)는 입력된 어드레스 신호(A0 내지 A2)에 의해 선택된 프리디코드 어드레스 신호(Y)를 버스트 길이에 따라서 변화시킨다. 각각의 삽입된 어드레스 신호(A0 내지 A2) 및 각각의 버스트 길이에 토대로 선택된 프리디코드 어드레스 신호가 제10도에 표시되어 있다.
상술한 바와 같이, 본 실시예에 따른 메모리 회로가 프리페치 프리디코더(104)를 사용하고 있으므로, 후술한 액세스 동작이 수행될 수 있다. 즉, 버스트 길이가 2 이라고 선택될 때, 입력된 어드레스(CPU 어드레스)에 대응하는 데이타(CPU 명령)가 먼저 출력되며, 그후, 그와 같은 어드레스에 대응하는 데이타, 즉 CPU 어드레스의 것과 상이한 최하위 비트(LSB)만이 출력된다. 버스트 길이가 4 라고 선택될 때, 상기 CPU 명령이 먼저 개시되어 출력되며, 그후, 그와 같은 어드레스에 대응하는 데이타, 즉, CPU 어드레스의 것과 상이한 2 개의 하위 디지트 비트만이 순차적으로 출력된다. 버스트 길이가 8 이라고 선택될 때, CPU 명령이 먼저 출력되고, 그다음에, 그와 같은 어드레스에 대응하는 데이타, 즉, CPU 어드레스의 것과 상이한 3 개의 하위 디지트 비트만이 순차적으로 출력된다.
즉, 본 실시예에 따른 메모리 회로는 캐시 메모리가 사용될 때 주 메모리의 조건을 만족시킬 수 있다. 또한, 출력될 2 개의 버스트 데이타가 본 실시예에 따른 메모리 회로로부터 판독되므로, 버스트 길이가 길게될지라도, 버스 양이 증가되는 것을 필요로 하지 않으며, 이는 니블 모드 기능(nibble mode function)을 지닌 그러한 메모리 회로와는 상이하다. 따라서, 본 실시예의 메모리 회로로부터 1 회 판독되는 2 개의 버스트 데이타가 2 개의 열 선택된(CSLs)을 동시에 선택함으로써 판독되므로, 한번에 판독될 2 개의 버스트 데이타를 코밍(combing)하는데는 제한이 없다. 어떤 어드레스가 삽입될지라도, 연속 어드레스에 대응하는 데이타, 즉, 상기 어드레스의 것과 상이한 복수의 하위 디지트 비트만이 어드레스 순서에 따라서 순차적으로 출력될 수 있다.
제2도에 도시된 어드레스 래치 발생기의 블록(280)이 제11도에 도시된 어드레스 래치 발생기의 블록(281)으로 대체될 수 있다는 것이 주목될 것이다. 제2도에 도시된 어드레스 래치 발생기의 블록(280)의 AND 게이트(260)를 대체시키기 위해 상기 어드레스 래치 발생기의 블록(281)의 스위치(1101 및 1102)가 사용된다. 상기 어드레스 래치 발생기의 블록(281)은 제2도에 도시된 상술한 어드레스 래치 발생기의 블록(280)의 것과 동일한 기능을 갖는다. 열 어드레스의 상위 디지트 비트에 대응하는 어드레스 신호(A3 내지 A8)에 관련된 회로부분이 제2도의 것과 동일하므로 이들 회로부분은 생략되었다는 것이 주목될 것이다. 동도면에서, 버스트 길이가 4 또는 8 과 동등할 때, 버스트 신호(SL4, 8)는 1(고레벨)이 되는 신호이다. 버스트 신호(SL4, 8B)는 상기 버스트 신호(SL4, 8)에 대하여 역 신호이다. 스위치(1101 및 1102)는 이들 버스트 신호가 0일때 온(ON)되고, 이들 버스트 신호가 0일 때, 오프(OFF)된다. 그 결과, 버스트 길이가 2 일 때, VSS 전위(0)가 래치 회로(203-0)에서 래치된다. 버스트 길이가 4 또는 8 일때, A0 의 데이타가 상기 래치 회로(203-0)에서 래치된다. 어드레스 래치 발생기의 블록(281)이 사용될 때, 프리디코드 블록(290)의 OR 게이트(240)가 더이상 필요로 되지 않는다는 것이 장점이다.
또한, 상기 어드레스 래치 발생기의 블록(280)은 제12도에 도시된 어드레스 래치 발생기의 블록(282)으로 대체될 수도 있다. 제11도에 도시된 어드레스 래치 발생기의 블록(281)과 유사한 바와 같이, 열 어드레스의 상위 디지트 비트에 대응하는 A3 내지 A8 에 관계된 회로부분이, 어드레스 래치 발생기의 블록(280)의 것과 완전히 동일하므로, 이들 회로부분은 생략되었다는 것이 주목될 것이다. 제12도에 도시된 어드레스 래치 발생기의 블록(282)은 상술한 순차 액세스 동작과는 전혀 다른 인터리브 액세스 동작(interleave access operation)을 수행할 수 있다. 상기 순차 액세스 동작과 인터리브 액세스 동작은 액세스 제어 신호(FSL 및 FIL)에 응답하여 전환된다. 즉, 액세스 제어 신호(FSL)가 1(고레벨)이 되고 액세스 제어 신호(FIL)가 0(저레벨)이 될 때, 순차 액세스 동작이 수행된다. 액세스 제어 신호(FSL)가 0(저레벨)이 되고 액세스 제어 신호(FIL)가 1(고레벨)이 될 때, 인터리브 액세스 동작이 수행된다. 동도면에서, 스위치(1201 내지 1210)는 제11도에 도시된 스위치(1101 및 1102)의 것과 동일한 기능을 갖는다.
순차 액세스 동작이 수행될 때, 스위치(1201, 1203, 1208, 및 1209)가 온(ON)되는 반면에, 스위치(1202, 1204, 1207, 및 1210)는 오프(OFF)된다. 그러므로, 상기 어드레스 래치 발생기의 블록(282)은 제11도에 도시된 앞의 어드레스 래치 발생기의 블록(281)의 것과 동일한 동작을 수행한다. 다른 한편, 인터리브 액세스 동작의 경우에, 반대로, 스위치(1201, 1203, 1208, 및 1209)가 오프(OFF)되고 스위치(1202, 1204, 1207 및 1210)가 온(ON)되므로, 카운트 래치 회로(205-0, 205-1, 205-2)의 초기값은 반드시 VSS 전위(0)로 있는다. 또한, 래치 회로(205-1, 및 205-2)에서 래치된 데이타는 순차 액세스 동작의 것과 상이한 내부 어드레스 신호(ADD1 및 ADD2)를 직접 형성하지 않으나, 이들 데이타는 각각 래치 회로(202-1 및 202-2)에 의해 래치된 데이타와 함께 배타적 OR 게이트되어 내부 어드레스 신호(ADD1 및 ADD2)를 얻는다.
다른한편, 제2도에 도시된 프리디코드 블록(290)은 제13도에 도시된 프리디코드 블록(291)을 사용함으로서 대안적으로 실현될 수 있다. 즉, 제13도에 도시된 상기 프리디코드 블록(291)은 다음의 다른 점을 갖는다. 어드레스 래치 발생기의 블록으로부터 유도된 내부 어드레스 신호(ADD0 내지 ADD2)를 복호하는 방법이 제2도에 도시된 복호방법과는 다르다. 또한, AND 게이트(220 내지 223)는 스위치(1321 내지 1324)에 의해 대체된다. 상기 프리디코드 블록(291)이 제2도에 도시된 프리디코드 블록(290)의 것과 동일한 기능을 가질지라도, 제13도에 도시된 프리디코드 블록(291)의 회로 배열이 간단히 구성될 수 있으므로, 상기 회로 블록(291)이 보다 고밀도로 집적될 수 있다.
다음에, 본 발명의 또다른 실시예에 따른 메모리 회로에 대해 설명하기로 한다.
본 실시예의 메모리 회로에 따르면, 2 개의 버스트 데이타가 한번에 판독되지 않으나, (즉, 2 비트 프리페치), 4 개의 버스트 데이타가 한번에 판독된다(즉, 4 비트 프리페치), 본 실시예의 메모리 회로는 제14도에 표시된 바와 같이 프리페치 프리디코더(1400)가 제1도에 도시된 16Mbit DRAM(100)내에 사용된 상술한 프리페치 프리디코더(104) 대신에 사용되고, 또한 4 버스트 데이타를 선택할 수 있는 스위치도 I/O 스위치(108)로서 사용된다. 프리페치 프리디코더(104)와 유사하게, 프리페치 프리디코더(1400)는 열 어드레스 신호의 3 개의 하위 디지트 비트를 수신할 시에 프리디코드 어드레스 신호(Y0 내지 Y7)를 발생시킨다. 상기 프리페치 프리디코더(1400)가 Y0 내지 Y7 까지 4 개의 프리디코드 어드레스 신호를 선택하므로, 열 디코더(106)는 512 열 선택선으로부터 4 개의 열 선택선(CSLs)을 선택하며, 그로써, 32 메모리 셀이 동시에 판독된다.
프리페치 프리디코더(1400)에는 어드레스 래치 발생기의 블록(1440)이 배치되어 열 어드레스 신호의 3 개의 하위 디지트 비트에 응답하여 내부 어드레스 신호(ADD0 내지 ADD2)를 발생하고, 또한 프리디코드 블록(1450)도 배치되어 내부 어드레스 신호(ADD0 내지 ADD2)에 응답하여 프리디코드 어드레스(Y0 내지 Y7)를 발생한다. 제14도에서, 참조번호(201 내지 203, 1412 및 1414)는 래치 회로이며, 참조번호(1411)는 선택 신호 발생 회로를 나타내고, 참조번호(1441 내지 1444)는 스위치를 표시한다. 선택 신호 발생 회로(1411)는 카운터 래치 회로(1411-0 및 1411-1)로 구성된 2 비트 카운터이고, 상기 2 비트 카운터는 LOAD2 신호에 응답하여 데이타를 저장하고 카운트 신호에 응답하여 카운트 업하는 것이 주목될 것이다. 카운트 래치 회로(1411-0 내지 1411-1)로부터 캐리 동작이 AND 게이트(1460)를 거쳐서 수행된다는 것을 주목한다. 버스트 신호(B8)는 버스트 길이가 8 일때 1(고레벨)이 된다. 버스트 신호(B4, 2)는 버스트 길이가 4 또는 2 일때 1 이 된다. 그 다음에, 버스트 신호(B4, 8)는 버스트 길이가 4 또는 8 일때 1 이 된다.
본 실시예의 구체적인 동작에 대하여, 프리페치 프리디코더(1400)내에 삽입된 어드레스(A2, A1, A0)가 각각 0, 1, 1(3), 이고, 버스트 길이가 각각 2, 4, 및 8 이 선택되는 예를 참조하여 설명한다.
먼저, 버스트 길이가 2(B8=0, B4=1, B4, 8=0)인 경우에 대해 설명한다. 먼저, 어드레스 버퍼(102)로부터 공급된 열 어드레스(A0 내지 A8)가 LOAD 0 신호의 발생에 응답하여 래치 회로(201)에 의해 래치된다. 따라서, 0, 1, 1 이 각각 래치 회로(201-2, 201-1, 201-0)에 저장된다. 스위치(1442 및 1443)이 온(ON)되므로, VSS 전위(0)는 래치 회로(1412 및 1413)에 래치된다. 그 결과, AND 게이트(1420)는 1을 출력한다. 따라서, 선택될 프리디코드 어드레스 신호 Y0, Y1, Y2 및 Y3 이다. 이들의 발생 프리디코드 어드레스 신호에 기초하여, 상기 어드레스 신호에 대응하는 4 개의 열 선택 선(CSLs)이 선택되고, 32 비트 데이타가 래치 회로(111)로 래치된다.
다른한편, 열 어드레스(A0 및 A1)가 카운터(1411)을 구성하는 카운트 래치 회로(1411-0 및 1411-1)에 저장되어 있으므로, 선택 신호(CI0 및 CI1)가 공통으로 1이다. 이들 선택 신호는 I/O 스위치(108)에 공급된다. 이들 선택 신호가 수신될 시에, I/0 스위치(108)는 32 비트 데이타로부터 프리디코드 어드레스(Y3)에 대응하는 8 비트 데이타를 선택하고 그 선택된 8 비트 데이타를 출력 버퍼(109)에 공급한다. 그러므로, 카운트 래치 회로(1411-0)에 저장된 데이타는 COUNT 신호가 발생될 때마다 반전되므로, 선택 신호(CI0)도 역시 0(저레벨)이 되도록 반전된다. 그러나, 버스트 신호 B4, 8 가 0이고 AND 게이트(1460)가 0이 될 때, 카운트 래치 회로(1411-1)에 대해 캐리 동작이 수행되는 일이 없으며, 그로써 선택 신호(CI1)도 반전되지 않는다. 그결과, COUNT 신호가 발생되므로, 선택 신호(CI1 및 CI0) 1 및 0 이 되고, I/O 스위치(108)는 프리디코드 어드레스 신호(Y2)에 대응하는 8 비트 데이타를 선택하여, 상기 선택된 8 비트 데이타를 출력 버퍼(109)에 출력한다. 결국, ....011(3), ...010(2)의 열 어드레스에 저장된 데이타가 순차적으로 출력된다.
또한, 버스트 길이가 4 일때, AND 게이트(1420)는 1을 출력하고 선택된 프리디코드 어드레스 신호는 Y0, Y1, Y2 및 Y3 로 된다. 양쪽의 선택 신호(CI1 및 CI0)가 1일지라도, 버스트 길이가 4 일때 카운트 래치 회로(1411-1)에 대한 캐리 동작이 수행되며, 카운터(1411)의 값(개시점에서 1,1)은 COUNT 신호의 3 개의 발생에 응답하여 0,0, 0, 1으로 변화된다. I/O 스위치(1108)은 먼저 프리디코드 어드레스 신호(Y3)에 대응하는 8-비트 데이타를 선택하고, COUNT 신호에 상기 순서로 응답하여 상기 순서로 프리디코드 어드레스 신호(Y0, Y1, Y2)를 순차적으로 선택한다. 최후에, ...011(3), ...000(0), ...001(1), ...010(2)의 열 어드레스에 저장된 데이타가 순차적으로 출력된다.
다른한편, 버스트 길이가 8 일때, 양쪽의 스위치(1441 및 1444)가 온되므로, 열 어드레스(A0 및 A2)가 각각 래치 회로(1412 및 1413)에 저장된다. 그 결과, 이 경우에, 1이 래치 회로(1412 및 1413)에 저장되고, 그 다음에 AND 게이트(1423)가 1을 출력한다. 따라서, 선택된 프리디코드 어드레스는 Y3, Y4, Y5 및 Y6 이다. 따라서, 판독 데이타는 상술한 바와 같이, COUNT 신호에 응답하여 순차적으로 출력된다. 그러나, 버스트 길이가 8 일때, COUNT 신호는 7 회 발생되며, 카운터(1410)의 캐리 동작이 COUNT 신호의 제4발생에 응답하여 카운트 래치 회로(1410-2)에 수행된다. 그러므로 내부 어드레스 신호(ADD2)는 반전되어 1로 되며, 그로써, AND 게이트(1427)가 1을 출력하므로, 선택된 프리디코드 어드레스는 Y7, Y0, Y1, 및 Y2 로 전환된다. 유사하게, 이들의 프리디코드 어드레스는 COUNT 신호에 응답하여 순차적으로 출력된다. 결국, ...011(3), ...100(4), ....101(5), ...110(6), ...111(7), ...000(0), ...001(1), ...010(2)의 열 어드레스에 저장된 데이타는 순차적으로 출력된다.
이미 상세하게 설명된 바와 같이, 본 발명에 따른 메모리 회로는 상술한 실시예에 따른 메모리 회로의 것과 유사한 기능을 갖는다. 또한, 32 비트 데이타가 4 개의 열 선택선(CSLs)을 동시에 선택함으로써 한번에 판독된다. 그 결과, 16 비트 데이타가 판독되는 이전의 실시예에서 보다도 빠른 메모리 회로로부터 데이타가 판독될 수 있다.

Claims (6)

  1. 복수의 비트로 이루어진 입력 신호를 복호하고, 제1복호화 신호 및 상기 제1복호화 신호와는 다른 제2복호화 신호를 발생하는 디코더 회로에 있어서, 상기 입력 신호를 제1 및 제2부분으로 분할하는 제1수단과; 상기 입력 신호에 응답하여 상기 제1복호화 신호를 발생하는 제2수단과; 상기 입력 신호의 상기 제1부분의 내용을 변경하여 중간 신호를 발생시키는 제3수단과; 상기 입력 신호의 상기 제2부분과 상기 중간 신호에 응답하여 상기 제2복호화 신호를 발생시키는 제4수단을 포함하는 것을 특징으로 하는 디코더 회로.
  2. 제1항에 있어서, 상기 제3수단은 상기 입력 신호의 상기 제1부분에 1 을 가산함으로써 상기 중간 신호를 발생시키는 것을 특징으로 하는 디코더 회로.
  3. 제1항에 있어서, 상기 입력 신호의 상기 제1부분의 비트수는 1 이고, 상기 제2수단은 상기 제1부분이 논리 레벨의 하나일 때 제1값을 취하는 상기 제1복호화 신호를 발생하고, 상기 제4수단은 상기 제1부분의 내용이 상기 다른 논리 레벨일 때 상기 제1값을 취하는 상기 제2복호화 신호를 발생시키는 것을 특징으로 하는 디코더 회로.
  4. 제3항에 있어서, 상기 제4수단은 상기 제1부분의 내용이 상기 논리 레벨의 한쪽일 때 제2값을 취하는 상기 제2복호화 신호를 발생시키고, 상기 제2수단은 상기 제1부분의 내용이 상기 논리 레벨의 다른쪽일때 상기 제2값을 취하는 상기 제1복호화 신호를 발생시키는 것을 특징으로 하는 디코더 회로.
  5. 적어도 하나의 제1입력 비트 및 복수의 제2입력 비트로 이루어진 입력 정보를 복호하고, 복수의 출력 비트로 이루어진 출력 정보를 발생하는 디코더 회로에 있어서, 상기 입력 정보의 상기 제2입력 비트에 의해 표시된 값을 임시로 래칭하고, 그 자체에 공급되는 카운트 신호에 응답하여 상기 값을 갱신하는 제1회로와; 버스트 신호에 응답하고, 상기 버스트 신호가 제1값을 취할 때의 초기값과, 상기 버스트 신호가 상기 제1값과는 상이한 제2값을 취할 때 상기 입력 정보의 상기 제1입력 비트에 의해서 표시된 값을 임시로 래칭하는 제2회로와; 상기 제1회로의 값을 복호하고 상기 출력 비트중 하나를 활성화시키는 제1디코더와; 상기 제1회로의 값, 상기 제2회로의 값 및 상기 버스트 신호의 값을 복호하고 상기 출력 비트중 다른 하나를 활성화시키는 제2디코더를 포함하는 것을 특징으로 하는 디코더 회로.
  6. 복수의 워드선중 대응하는 하나와, 제1 및 제2그룹으로 분할되어 있는 복수의 열 선택선중 대응하는 하나에 각각 결합된 복수의 메모리 셀을 구비하는 메모리 셀 어레이와; 행 어드레스를 복호하고 상기 복수의 워드선중 하나를 선택하는 행 디코더 회로와; 열 어드레스 및 버스트 신호의 일부분을 복호하고 제1 및 제2프리디코드 신호와 선택 신호를 발생하는 프리디코드 회로와; 상기 열 어드레스 및 상기 제1프리디코드 신호의 나머지 부분을 복호하고 상기 제1그룹에 속하는 상기 열 선택선 중 제1열 선택선을 선택하는 제1열 디코더 회로와; 상기 열 어드레스 및 상기 제2프리디코드 신호의 상기 나머지 부분을 복호하고 상기 제2그룹에 속하는 상기 열 선택선 중 제2열 선택선을 선택하는 제2열 디코더 회로와; 상기 워드선중 상기 하나의 워드선 및 상기 열 선택선중 상기 제1의 열 선택선에 결합된 상기 메모리 셀 중 제1메모리 셀로부터 판독한 제1데이타와, 상기 워드선중 상기 하나의 워드선 및 상기 열 선택선중 상기 제2열 선택선에 결합된 상기 메모리 셀 중 제2메모리 셀로부터 판독한 제2데이타를 래칭하는 래치 회로와; 상기 선택 신호에 응답하여 상기 래치 회로에서 래칭하는 상기 제1 및 제2데이타 중 하나를 선택하고 이것을 데이타 단자에 공급하는 선택 회로를 포함하는 것을 특징으로 하는 메모리 회로.
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