JPS6298430A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS6298430A JPS6298430A JP60238752A JP23875285A JPS6298430A JP S6298430 A JPS6298430 A JP S6298430A JP 60238752 A JP60238752 A JP 60238752A JP 23875285 A JP23875285 A JP 23875285A JP S6298430 A JPS6298430 A JP S6298430A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- fetch
- address
- serial port
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、特に命令フェッチ
を通常のメモリ・リード・タイミングとは異なるデュア
ルポート彎メモリのシリアル・ポート・タイミングでも
行ない、命令の高速フェッチが可能なものに関する。
を通常のメモリ・リード・タイミングとは異なるデュア
ルポート彎メモリのシリアル・ポート・タイミングでも
行ない、命令の高速フェッチが可能なものに関する。
従来のマイクロプロセッサは、命令フェッチトデータ・
リードを全く同じメモリ・リード舎タイミングで時分割
に行なっており、どちらも同じアクセス時間を要してい
た。
リードを全く同じメモリ・リード舎タイミングで時分割
に行なっており、どちらも同じアクセス時間を要してい
た。
上述した従来のマイクロプロセッサでは、本来の目的で
あるデータ処理以外の命令フェッチがバスを多く使用す
るため、命令フェッチがデータ処理の高速化のネックと
なっている。このことはマイクロプロセッサの高性能化
に伴う、メモリ相対アドレシングやメモリーメモリ演算
によるデータ・アクセス頻度の増加及び、１命令当たヤ
の命令コード長の長大化により、より深刻な問題となっ
ている。
あるデータ処理以外の命令フェッチがバスを多く使用す
るため、命令フェッチがデータ処理の高速化のネックと
なっている。このことはマイクロプロセッサの高性能化
に伴う、メモリ相対アドレシングやメモリーメモリ演算
によるデータ・アクセス頻度の増加及び、１命令当たヤ
の命令コード長の長大化により、より深刻な問題となっ
ている。
本発明のマイクロプロセッサは、従来の−ｒ４クロプロ
セッサが行なうメモリ中アクセスのほかに、命令フェッ
チに関してはプーアルボート・メモリのシリアル・ポー
ト（ランダムボートと比較［２て数倍の高速リードがで
きる）からも行なうことができるように、命令フェッチ
せん用の制御回路及び制御信号を有している。
セッサが行なうメモリ中アクセスのほかに、命令フェッ
チに関してはプーアルボート・メモリのシリアル・ポー
ト（ランダムボートと比較［２て数倍の高速リードがで
きる）からも行なうことができるように、命令フェッチ
せん用の制御回路及び制御信号を有している。
次に、本発明について図面を用いて説明する。
第１図は、本発明の実施例を示すマイクロプロセッサ内
部の命令フェッチ部のブロック図である。
部の命令フェッチ部のブロック図である。
命令キュー１はキー−に空ができると内部バスアービタ
７に対して命令フェッチを信号９によって要求する。内
部バスアービタ７はデータ要求信号１１と命令要求信号
１０を調停し、優先されるバス・サイクルを起動する。
７に対して命令フェッチを信号９によって要求する。内
部バスアービタ７はデータ要求信号１１と命令要求信号
１０を調停し、優先されるバス・サイクルを起動する。
内部バスアービタ７から出力されるＩ／Ｄ信号３は、バ
ス・サイクルが命令フェッチ・サイクルかデータ・アク
セス・サイクルかを外部に知らせる。内部パスアービタ
７からのもう１つの出力信号６は、フェッチ・カウンタ
８に供給され、フェッチ・アドレスの更新を行なう。フ
ェッチ・カウンタ８は常に現在のフェッチ・アドレスを
保持しており、デスアルポート・メモリのシリアル・ポ
ートへのアドレス設定のタイミングを監視し、アドレス
設定の必要があるときは５ＥＴＡＤＲ信号４を出力し、
命令フェッチを休止してデュアルポート・メモリのシリ
アル・ポートへ新しいアドレスを設定する。アドレス設
定の必要がない場合は、ＦＥＴＣＨ信号５より命令フェ
ッチ要求パルスを出力し、プーアルポート・メモリのシ
リアル・ポートからの命令フェッチを行なう。シリアル
・ポートへのアドレス設定が必要になる条件には２種類
ある。１つは分岐命令による分岐である。分岐が起きた
場合、シリアル・ポートのアドレスを設定し直さなけれ
ば分岐先の命令をフェッチできないからである。命令デ
コーダ１３が分岐を検出し７エツチ・カウンタ８に分岐
検出信号１２によって知らせると、フェッチ・カウンタ
８けプログラム・カウンタの値を内部アドレス・バス９
から読み込み、分岐先のアドレスを示すようになる。こ
のとき、同じアドレスがシリアル・ポートに設定される
。また、分岐検出信号１２は命令キュー１にも接続され
ており、分岐が検出されると命令キュー１はクリアされ
る。アドレス設定が必要になるもう１つの条件は、デス
アルポート・メモリ内のシリアル・ポート用バッファの
境界検出である。シリアル・ポートにアドレスが設定さ
れると、そのアドレスを含むある決められた大きさのペ
ージがシリアル・ポート用バッファに一度にロードされ
る。その後、シリアル・ポートへリード要求パルスが入
力されるごとに、設定され九アドレスからのデータを高
速に出力する。そして、バッファの上限を越えるリード
要求があると、バッファの下限からのデータを循環して
出力するようになっている。このため、フェッチ・カウ
ンタ８はシリアル・ポートのバッファの境界を検出する
機能を持っており、バッファ境界を検出したときにシリ
アル・ポートのアドレスを設定し直す。シリアル・ポー
トのバッファ容量はメモリによって異なるので、ソフト
ウェアで様々な容量のバッファに対応可能となっている
。バッファ境界の検出によるシリアル・ポートのアドレ
ス設定の場合は、分岐の場合と異なシフエッチ・カウン
タ８の変更や命令キュー１のクリアは起こらない。プロ
グラムの流れは、局所的に見れば連続アドレスとなって
いるため、シリアル・ポートヘのアドレス設定は数１０
バイトに１回程度となる。
ス・サイクルが命令フェッチ・サイクルかデータ・アク
セス・サイクルかを外部に知らせる。内部パスアービタ
７からのもう１つの出力信号６は、フェッチ・カウンタ
８に供給され、フェッチ・アドレスの更新を行なう。フ
ェッチ・カウンタ８は常に現在のフェッチ・アドレスを
保持しており、デスアルポート・メモリのシリアル・ポ
ートへのアドレス設定のタイミングを監視し、アドレス
設定の必要があるときは５ＥＴＡＤＲ信号４を出力し、
命令フェッチを休止してデュアルポート・メモリのシリ
アル・ポートへ新しいアドレスを設定する。アドレス設
定の必要がない場合は、ＦＥＴＣＨ信号５より命令フェ
ッチ要求パルスを出力し、プーアルポート・メモリのシ
リアル・ポートからの命令フェッチを行なう。シリアル
・ポートへのアドレス設定が必要になる条件には２種類
ある。１つは分岐命令による分岐である。分岐が起きた
場合、シリアル・ポートのアドレスを設定し直さなけれ
ば分岐先の命令をフェッチできないからである。命令デ
コーダ１３が分岐を検出し７エツチ・カウンタ８に分岐
検出信号１２によって知らせると、フェッチ・カウンタ
８けプログラム・カウンタの値を内部アドレス・バス９
から読み込み、分岐先のアドレスを示すようになる。こ
のとき、同じアドレスがシリアル・ポートに設定される
。また、分岐検出信号１２は命令キュー１にも接続され
ており、分岐が検出されると命令キュー１はクリアされ
る。アドレス設定が必要になるもう１つの条件は、デス
アルポート・メモリ内のシリアル・ポート用バッファの
境界検出である。シリアル・ポートにアドレスが設定さ
れると、そのアドレスを含むある決められた大きさのペ
ージがシリアル・ポート用バッファに一度にロードされ
る。その後、シリアル・ポートへリード要求パルスが入
力されるごとに、設定され九アドレスからのデータを高
速に出力する。そして、バッファの上限を越えるリード
要求があると、バッファの下限からのデータを循環して
出力するようになっている。このため、フェッチ・カウ
ンタ８はシリアル・ポートのバッファの境界を検出する
機能を持っており、バッファ境界を検出したときにシリ
アル・ポートのアドレスを設定し直す。シリアル・ポー
トのバッファ容量はメモリによって異なるので、ソフト
ウェアで様々な容量のバッファに対応可能となっている
。バッファ境界の検出によるシリアル・ポートのアドレ
ス設定の場合は、分岐の場合と異なシフエッチ・カウン
タ８の変更や命令キュー１のクリアは起こらない。プロ
グラムの流れは、局所的に見れば連続アドレスとなって
いるため、シリアル・ポートヘのアドレス設定は数１０
バイトに１回程度となる。
第２図及び第３図は、本発明のマイクロプロセッサを用
いたマイクロコンピュータ−システムの構成例と、その
動作例を示すタイミング・チャートである。
いたマイクロコンピュータ−システムの構成例と、その
動作例を示すタイミング・チャートである。
マイクロプロセッサ２０とデュアルポート・メモリ２１
は、アドレス−バス２３、データｅバス２、リード信号
２４、ライト信号２５のほか、命令フェッチ要求を出力
するＦＥＴＣＨ信号５、シリアル・ポートのアドレス設
定を示す５ＥＴＡＤＲ信号４及び、命令フェッチとデー
タ・アクセスを区別するＩ／Ｄ信号３によ多接続されて
いる。Ｉ／Ｄ信号はデュアルポートφメモリのランダム
・ボート（Ｒ−ＰＯＲＴ）２６とシリアル・ポート（Ｓ
−ＰＯＲＴ） ２７の選択をするだめのマルチプレクサ
２２を制御する。
は、アドレス−バス２３、データｅバス２、リード信号
２４、ライト信号２５のほか、命令フェッチ要求を出力
するＦＥＴＣＨ信号５、シリアル・ポートのアドレス設
定を示す５ＥＴＡＤＲ信号４及び、命令フェッチとデー
タ・アクセスを区別するＩ／Ｄ信号３によ多接続されて
いる。Ｉ／Ｄ信号はデュアルポートφメモリのランダム
・ボート（Ｒ−ＰＯＲＴ）２６とシリアル・ポート（Ｓ
−ＰＯＲＴ） ２７の選択をするだめのマルチプレクサ
２２を制御する。
次に動作を第３図に従って説明する。
サイクル３１けシリアル・ポートにアドレスを設定して
いる。サイクル３２はこのマイクログロセッサの特徴を
＋見わしている命令フェッチ・サイクルである。シリア
ル・ポートのアクセスは、ランダム・ボートのアクセス
と比較すると、アドレス設定が名略できる場合は数倍高
速に行なうことかびきる。また、命令フェッチは平均数
１０バイトは連続したアドレスから行々われる。このた
め、命令フェッチをシリアル・ポートから行なうことに
より、大部分の命令フェッチは高速に行なえることにな
る。ランダム・ボートのリード・サイクルが４クロツク
で構成される場合には、シリアル・ポートのリードは１
クロツクで行なえるため、１サイクルで４回の命令フェ
ッチが可能になっている。サイクル３３はメモリ・デー
タのリード・サイクルであり、従来と同じランダム・ボ
ートからのアクセスのため１サイクルで１回のアクセス
が竹なわれる。サイクル３４は再び命令フェッチ・サイ
クル、サイクル３５ｔｊ、メモリへのデータ・ライト・
サイクルである。
いる。サイクル３２はこのマイクログロセッサの特徴を
＋見わしている命令フェッチ・サイクルである。シリア
ル・ポートのアクセスは、ランダム・ボートのアクセス
と比較すると、アドレス設定が名略できる場合は数倍高
速に行なうことかびきる。また、命令フェッチは平均数
１０バイトは連続したアドレスから行々われる。このた
め、命令フェッチをシリアル・ポートから行なうことに
より、大部分の命令フェッチは高速に行なえることにな
る。ランダム・ボートのリード・サイクルが４クロツク
で構成される場合には、シリアル・ポートのリードは１
クロツクで行なえるため、１サイクルで４回の命令フェ
ッチが可能になっている。サイクル３３はメモリ・デー
タのリード・サイクルであり、従来と同じランダム・ボ
ートからのアクセスのため１サイクルで１回のアクセス
が竹なわれる。サイクル３４は再び命令フェッチ・サイ
クル、サイクル３５ｔｊ、メモリへのデータ・ライト・
サイクルである。
サイクル：（６−４０とサイクル４ｌ−４５ｒＪそれぞ
れバッファ境界検出、分岐検出によってシリアル・ポー
トへのアドレス設定が行なわれる鴨合のタイミングであ
る。これら２つのタイミングの違いはアドレス設定サイ
クル（サイクル３７及びサイクル４２）の次のサイクル
に現われる。バッファ境界検出のＪＰｊ訃は次の命令の
実行を行なう（サイクル３８）が、分岐率つ）出の場合
は命令キー−１がクリアされているため命令フェッチを
行う（サイクル４３）。
れバッファ境界検出、分岐検出によってシリアル・ポー
トへのアドレス設定が行なわれる鴨合のタイミングであ
る。これら２つのタイミングの違いはアドレス設定サイ
クル（サイクル３７及びサイクル４２）の次のサイクル
に現われる。バッファ境界検出のＪＰｊ訃は次の命令の
実行を行なう（サイクル３８）が、分岐率つ）出の場合
は命令キー−１がクリアされているため命令フェッチを
行う（サイクル４３）。
以上説明したように本発明は、デ、アルボート・メモリ
のシリアルボートから命令７エツチを行なうことにより
、従来の数倍のスピードでの命令フェッチが可能となり
、データ処理の中での命令フェッチによるオーバヘッド
を小さくできるとｂう効果がある。
のシリアルボートから命令７エツチを行なうことにより
、従来の数倍のスピードでの命令フェッチが可能となり
、データ処理の中での命令フェッチによるオーバヘッド
を小さくできるとｂう効果がある。
第１図は本発明の実施例を示すマイクロプロセッサ内の
ブリフェッチ部のブロック図、１■２図は本発明のマイ
クロプロセッサを用いたマイクロコンピュータ・システ
ムの構成例、第３図は第２図の動作を示すタイミング・
チャートである。 １・・・・・・命令キ、−１２・・・・・・データ・バ
ス、３・・・・・・命令／データ織別餉号、４・・・・
・・シリアル・ポートのアドレス設定信号、５・・・・
・・命令フェッチ要求信号、６・・・・・・フェッチ・
カラ／り更新信号、７・・・・・・内部バスアービタ、
８・・・・・・フェッチ・カウンタ、９・・・・・・内
部−ｙ”ドレス・バス、１０・・・・・・命令要求信号
、ＩＩ・・・・・・データ要求信号、１２・・・・・・
分岐検出信号、１３・・・・・・命令デコーダ、２０・
−・・・・（本発明の）マイクロプロセッサ、２１・・
・・・・ランダム／シリアルの２つのボートを持つデュ
アルポート・メモリ、２２・・・・・・ランダム／シリ
アル・ポートを切り替乏るマルチプレクサ、２３・・・
・・・アドレス・バス、２４・・・・・・ランダム・ボ
ートのリード要求信号、２５・・・・・・ランダムボー
トのライト要求信相、２６・・・・・・デュアルポート
・メモリのランダム・ボート、２７・・・・・・デュア
ルポート・メモリのシリアルボート、３０・・・・・・
マイクロプロセッサへのクロック信号、３１〜４４・・
・・・・マイクロプロセッサの基本サイクル。
ブリフェッチ部のブロック図、１■２図は本発明のマイ
クロプロセッサを用いたマイクロコンピュータ・システ
ムの構成例、第３図は第２図の動作を示すタイミング・
チャートである。 １・・・・・・命令キ、−１２・・・・・・データ・バ
ス、３・・・・・・命令／データ織別餉号、４・・・・
・・シリアル・ポートのアドレス設定信号、５・・・・
・・命令フェッチ要求信号、６・・・・・・フェッチ・
カラ／り更新信号、７・・・・・・内部バスアービタ、
８・・・・・・フェッチ・カウンタ、９・・・・・・内
部−ｙ”ドレス・バス、１０・・・・・・命令要求信号
、ＩＩ・・・・・・データ要求信号、１２・・・・・・
分岐検出信号、１３・・・・・・命令デコーダ、２０・
−・・・・（本発明の）マイクロプロセッサ、２１・・
・・・・ランダム／シリアルの２つのボートを持つデュ
アルポート・メモリ、２２・・・・・・ランダム／シリ
アル・ポートを切り替乏るマルチプレクサ、２３・・・
・・・アドレス・バス、２４・・・・・・ランダム・ボ
ートのリード要求信号、２５・・・・・・ランダムボー
トのライト要求信相、２６・・・・・・デュアルポート
・メモリのランダム・ボート、２７・・・・・・デュア
ルポート・メモリのシリアルボート、３０・・・・・・
マイクロプロセッサへのクロック信号、３１〜４４・・
・・・・マイクロプロセッサの基本サイクル。
Claims (1)
- マイクロプロセッサにおいて、命令フェッチをデュアル
ポート・メモリのシリアル・ポートから高速に行なえる
ことを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238752A JPS6298430A (ja) | 1985-10-24 | 1985-10-24 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238752A JPS6298430A (ja) | 1985-10-24 | 1985-10-24 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298430A true JPS6298430A (ja) | 1987-05-07 |
Family
ID=17034732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238752A Pending JPS6298430A (ja) | 1985-10-24 | 1985-10-24 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298430A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285635A (ja) * | 1987-05-18 | 1988-11-22 | Fanuc Ltd | プロセッサ制御方式 |
| JPS63305406A (ja) * | 1987-06-06 | 1988-12-13 | Fanuc Ltd | プログラマブル・コントロ−ラ |
| JPH01106949U (ja) * | 1987-12-29 | 1989-07-19 | ||
| JPH02282994A (ja) * | 1989-04-25 | 1990-11-20 | Toshiba Corp | 半導体記憶装置 |
| JPH04230546A (ja) * | 1990-10-31 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | ビデオ・ランダム・アクセス・メモリ |
| JPH06314195A (ja) * | 1993-03-03 | 1994-11-08 | Nec Corp | 記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031646A (ja) * | 1983-08-02 | 1985-02-18 | Nec Corp | デ−タ処理装置 |
| JPS60175147A (ja) * | 1984-02-21 | 1985-09-09 | Nec Corp | 命令先取方式 |
-
1985
- 1985-10-24 JP JP60238752A patent/JPS6298430A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031646A (ja) * | 1983-08-02 | 1985-02-18 | Nec Corp | デ−タ処理装置 |
| JPS60175147A (ja) * | 1984-02-21 | 1985-09-09 | Nec Corp | 命令先取方式 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285635A (ja) * | 1987-05-18 | 1988-11-22 | Fanuc Ltd | プロセッサ制御方式 |
| WO1988009535A1 (en) * | 1987-05-18 | 1988-12-01 | Fanuc Ltd | Processor control system |
| JPS63305406A (ja) * | 1987-06-06 | 1988-12-13 | Fanuc Ltd | プログラマブル・コントロ−ラ |
| JPH01106949U (ja) * | 1987-12-29 | 1989-07-19 | ||
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| JPH06314195A (ja) * | 1993-03-03 | 1994-11-08 | Nec Corp | 記憶装置 |
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