JPS63285635A - プロセッサ制御方式 - Google Patents
プロセッサ制御方式Info
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- JPS63285635A JPS63285635A JP12090887A JP12090887A JPS63285635A JP S63285635 A JPS63285635 A JP S63285635A JP 12090887 A JP12090887 A JP 12090887A JP 12090887 A JP12090887 A JP 12090887A JP S63285635 A JPS63285635 A JP S63285635A
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- Japan
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- bus
- instruction
- microprocessor
- instructions
- memory
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Links
- 230000015654 memory Effects 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 5
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のメモリを有するプロセッサ制御方式に関
し、特に命令読込み専用バスを有し、シーケンシャルな
命令を高速に実行するプロセッサ制御方式に関する。
。
し、特に命令読込み専用バスを有し、シーケンシャルな
命令を高速に実行するプロセッサ制御方式に関する。
。
一般のマイクロプロセッサシステムにおいては、アクセ
スの高速なメモリや低速のメモリが同一バスに接続され
ている。この例を第４図に示す。図において、１はマイ
クロプロセッサであり、２はアドレスバス、３はデータ
バスであり、５は命令格納用メモリであり、実行する命
令が格納されている。６はワークメモリであり、７はＩ
ｌｏである。
スの高速なメモリや低速のメモリが同一バスに接続され
ている。この例を第４図に示す。図において、１はマイ
クロプロセッサであり、２はアドレスバス、３はデータ
バスであり、５は命令格納用メモリであり、実行する命
令が格納されている。６はワークメモリであり、７はＩ
ｌｏである。
第４図のような構成のマイクロプロセッサシステムでは
、アドレスバス２及びデータバス３は、命令の実行のた
めに、命令格納メモリ５、ワークメモリ６及びｌ１０７
へのアクセスを交互に繰り返すことになる。従って、こ
れらのメモリ、Ｉｌｏに低速のデバイスがあると、マイ
クロプロセッサ１の処理速度はそのデバイスによって限
定されてしまい、その処理能力が低下する。
、アドレスバス２及びデータバス３は、命令の実行のた
めに、命令格納メモリ５、ワークメモリ６及びｌ１０７
へのアクセスを交互に繰り返すことになる。従って、こ
れらのメモリ、Ｉｌｏに低速のデバイスがあると、マイ
クロプロセッサ１の処理速度はそのデバイスによって限
定されてしまい、その処理能力が低下する。
一般的に高速のメモリはその記憶容量が小さく、記憶容
量の大きいメモリは速度が低速であるという傾向を持つ
。従って、数値制御装置のように大容量のメモリを有す
るリアルタイム制御の必要なマイクロプロセッサシステ
ムに関しては、マイクロプロセッサ自身の持つ処理能力
が大容量のメモリによって制限され、その処理能力を充
分に発揮させることが困難である場合が多い。
量の大きいメモリは速度が低速であるという傾向を持つ
。従って、数値制御装置のように大容量のメモリを有す
るリアルタイム制御の必要なマイクロプロセッサシステ
ムに関しては、マイクロプロセッサ自身の持つ処理能力
が大容量のメモリによって制限され、その処理能力を充
分に発揮させることが困難である場合が多い。
本発明の目的は上記問題点を解決し、命令読込み専用バ
スを有し、シーケンシャルな命令を高速に実行するプロ
セッサ制御方式を提供することにある。
スを有し、シーケンシャルな命令を高速に実行するプロ
セッサ制御方式を提供することにある。
本発明では上記の問題点を解決するために、第１図に示
すように、 複数のメモリ等（５，６，７）を有するプロセッサ制御
方式において、 マイクロプロセッサ（１）に通常のアドレスバス（２）
とデータバス（３）以外に専用の命令読込みバス（４）
を有し、 該命令読込み専用バス（４）に命令格納メモリ（５）を
接続したことを特徴とするプロセッサ制御方式が、 提供される。
すように、 複数のメモリ等（５，６，７）を有するプロセッサ制御
方式において、 マイクロプロセッサ（１）に通常のアドレスバス（２）
とデータバス（３）以外に専用の命令読込みバス（４）
を有し、 該命令読込み専用バス（４）に命令格納メモリ（５）を
接続したことを特徴とするプロセッサ制御方式が、 提供される。
マイクロプロセッサは命令を命令取り込み専用バスから
連続的に取り込み、命令を実行する。次の命令を読込む
フェッチサイクル中にアドレスバスとデータバスを使用
して、命令を実行する。従って低速のメモリ等のアクセ
スによるマイクロプロセッサの処理能力の低下を相当防
ぐことができる。
連続的に取り込み、命令を実行する。次の命令を読込む
フェッチサイクル中にアドレスバスとデータバスを使用
して、命令を実行する。従って低速のメモリ等のアクセ
スによるマイクロプロセッサの処理能力の低下を相当防
ぐことができる。
Ｃ実施例〕
以下本発明の一実施例を図面に基づいて説明する。
第１図に本発明の一実施例のブロック図を示す。
図において、１はマイクロプロセッサであり、２はアド
レスバス、３はデータバスである。４は命令取り込み専
用バスであり、命令の取り込み専用に使用される。５は
命令格納用メモリであり、この実施例では、命令格納用
メモリはパラレルデータ出力と、シリアルデータ出力と
を有する２ポー）ＲＡＭを使用している。また、マイク
ロプロセッサ１が実行する命令はこの命令格納メモリ５
にのみ格納されている。６はワークメモリであり、７は
Ｉｌｏであり、外部のＩ１０デバイスとのインターフェ
イスである。
レスバス、３はデータバスである。４は命令取り込み専
用バスであり、命令の取り込み専用に使用される。５は
命令格納用メモリであり、この実施例では、命令格納用
メモリはパラレルデータ出力と、シリアルデータ出力と
を有する２ポー）ＲＡＭを使用している。また、マイク
ロプロセッサ１が実行する命令はこの命令格納メモリ５
にのみ格納されている。６はワークメモリであり、７は
Ｉｌｏであり、外部のＩ１０デバイスとのインターフェ
イスである。
第２図に命令格納メモリ５に使用される２ボー）ＲＡＭ
の詳細を示す。図において、５ａはアドレス入力であり
、５ｂはメモリ部であり、６５５３６ワード×４ビツト 構成であり、５ｃは４ビツトのシリアル出力である。５
ｄはシリアルレジスタであり、１０２４ビツトのシリア
ルレジスタになっている。５ｅはシリアルの出力である
。このように、２ポートＲＡＭ５はパラレル出力とシリ
アル出力を有し、本実施例では、命令の取り込みには高
速に読出しのできるシリアル出力５ｅを使用する。但し
、シリアル出力５ｅは命令の出力がシーケンシャルであ
り、命令の実行があちらこちらヘジャンプする命令体系
を実行するようなマイクロプロセッサシステムには向か
ない。本実施例ではプログラマブルコントローラ（ＰＣ
）のラダー命令のように命令の実行がシーケンシャルな
マイクロプロセッサシステムに最適である。
の詳細を示す。図において、５ａはアドレス入力であり
、５ｂはメモリ部であり、６５５３６ワード×４ビツト 構成であり、５ｃは４ビツトのシリアル出力である。５
ｄはシリアルレジスタであり、１０２４ビツトのシリア
ルレジスタになっている。５ｅはシリアルの出力である
。このように、２ポートＲＡＭ５はパラレル出力とシリ
アル出力を有し、本実施例では、命令の取り込みには高
速に読出しのできるシリアル出力５ｅを使用する。但し
、シリアル出力５ｅは命令の出力がシーケンシャルであ
り、命令の実行があちらこちらヘジャンプする命令体系
を実行するようなマイクロプロセッサシステムには向か
ない。本実施例ではプログラマブルコントローラ（ＰＣ
）のラダー命令のように命令の実行がシーケンシャルな
マイクロプロセッサシステムに最適である。
次に本実施例の動作について説明する。第３図にフロー
チャート図を示す。図において、Ｆｌ、Ｆ２、Ｆ３はマ
イクロプロセッサ１が命令格納メモリ５から、命令取り
込み専用バス４を経由して命令をシーケンシャルにフェ
ッチしてくる状態を表す。Ｅｌ、Ｅ２、Ｅ３は命令の実
行を、Ｗｌ、Ｗ２、Ｗ３は実行した命令をワークメ、モ
リ６或いはｌ１０７に書込む状態を表す。図に示すよう
に、Ｆｌで取り込まれた命令を実行中Ｅ１及びその結果
をワークメモリ６等に書込み中Ｗ１のときに同時に命令
取り込み専用バス４を使用して、次の命令をフェッチす
ることができる。このように、命令取り込み専用バス４
があるので、命令を取り込みながら、アドレスバス２及
びデータバス３を使用して命令を実行していくことがで
きる。従って、マイクロプロセッサ１は命令の取り込み
に関しては、ワークメモリ６及びｌ１０７等の速度の影
響を少なくすることができる。
チャート図を示す。図において、Ｆｌ、Ｆ２、Ｆ３はマ
イクロプロセッサ１が命令格納メモリ５から、命令取り
込み専用バス４を経由して命令をシーケンシャルにフェ
ッチしてくる状態を表す。Ｅｌ、Ｅ２、Ｅ３は命令の実
行を、Ｗｌ、Ｗ２、Ｗ３は実行した命令をワークメ、モ
リ６或いはｌ１０７に書込む状態を表す。図に示すよう
に、Ｆｌで取り込まれた命令を実行中Ｅ１及びその結果
をワークメモリ６等に書込み中Ｗ１のときに同時に命令
取り込み専用バス４を使用して、次の命令をフェッチす
ることができる。このように、命令取り込み専用バス４
があるので、命令を取り込みながら、アドレスバス２及
びデータバス３を使用して命令を実行していくことがで
きる。従って、マイクロプロセッサ１は命令の取り込み
に関しては、ワークメモリ６及びｌ１０７等の速度の影
響を少なくすることができる。
尚本実施例のようなマイクロプロセッサシステムを構成
するためには、専用の命令取り込み専用バスを存するマ
イクロプロセッサが必要であるが、このようなマイクロ
プロセッサはゲートアレイのようなカスタムＬＳＩによ
って容易に作成することができる。
するためには、専用の命令取り込み専用バスを存するマ
イクロプロセッサが必要であるが、このようなマイクロ
プロセッサはゲートアレイのようなカスタムＬＳＩによ
って容易に作成することができる。
以上説明したように本発明では、通常のバス以□外に専
用の命令取り込み専用バスを設けて、命令の取り込みを
このバスで専用に取り込みながら命令を実行するので、
通常のバスに結合されたメモリの速度影響をすくなくす
ることができ、マイクロプロセッサの処理能力を発揮さ
せることができる。
用の命令取り込み専用バスを設けて、命令の取り込みを
このバスで専用に取り込みながら命令を実行するので、
通常のバスに結合されたメモリの速度影響をすくなくす
ることができ、マイクロプロセッサの処理能力を発揮さ
せることができる。
第１図は本発明の一実施例のブロック図、第２図は命令
格納メモリに使用される２ポートＲＡＭの詳細図、 １−・−・−−−一一一−マイクロプロセッサ２−−−
−−−一・−・−・−アドレスバス３・・−・−−−−
−−−・データバス４−一−−−−−−−−−−・−命
令取り込み専用バス５−−−−−−−−−−−−−−・
命令格納メモリ６・−・−・・−一一一−−−−ワーク
メモリ７−・−・−−−−−−−−−Ｉ ／ Ｏ特許出
願人 ファナック株式会社 代理人 弁理士 服部毅巖 第１図 第２図 第３図 第４図
格納メモリに使用される２ポートＲＡＭの詳細図、 １−・−・−−−一一一−マイクロプロセッサ２−−−
−−−一・−・−・−アドレスバス３・・−・−−−−
−−−・データバス４−一−−−−−−−−−−・−命
令取り込み専用バス５−−−−−−−−−−−−−−・
命令格納メモリ６・−・−・・−一一一−−−−ワーク
メモリ７−・−・−−−−−−−−−Ｉ ／ Ｏ特許出
願人 ファナック株式会社 代理人 弁理士 服部毅巖 第１図 第２図 第３図 第４図
Claims (3)
- （１）複数のメモリ等を有するプロセッサ制御方式にお
いて、 マイクロプロセッサに通常のアドレスバスとデータバス
以外に専用の命令読込みバスを有し、該命令読込み専用
バスに命令格納メモリを接続したことを特徴とするプロ
セッサ制御方式。 - （２）前記命令格納用メモリはパラレルデータ出力と、
シリアルデータ出力とを有する２ポートＲＡＭであるこ
とを特徴とする特許請求の範囲第１項記載のプロセッサ
制御方式。 - （３）前記マイクロプロセッサは実行すべき次の命令を
フェッチする間に前記アドレスバスとデータバスを使用
して、命令を実行するように構成したことを特徴とする
特許請求の範囲第１項記載のプロセッサ制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12090887A JPS63285635A (ja) | 1987-05-18 | 1987-05-18 | プロセッサ制御方式 |
| PCT/JP1988/000468 WO1988009535A1 (en) | 1987-05-18 | 1988-05-17 | Processor control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12090887A JPS63285635A (ja) | 1987-05-18 | 1987-05-18 | プロセッサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63285635A true JPS63285635A (ja) | 1988-11-22 |
Family
ID=14797975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12090887A Pending JPS63285635A (ja) | 1987-05-18 | 1987-05-18 | プロセッサ制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS63285635A (ja) |
| WO (1) | WO1988009535A1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6033634A (ja) * | 1983-08-04 | 1985-02-21 | Nec Corp | デ−タ処理装置 |
| JPS6298430A (ja) * | 1985-10-24 | 1987-05-07 | Nec Corp | マイクロプロセツサ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4079455A (en) * | 1976-12-13 | 1978-03-14 | Rca Corporation | Microprocessor architecture |
-
1987
- 1987-05-18 JP JP12090887A patent/JPS63285635A/ja active Pending
-
1988
- 1988-05-17 WO PCT/JP1988/000468 patent/WO1988009535A1/ja unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6033634A (ja) * | 1983-08-04 | 1985-02-21 | Nec Corp | デ−タ処理装置 |
| JPS6298430A (ja) * | 1985-10-24 | 1987-05-07 | Nec Corp | マイクロプロセツサ |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1988009535A1 (en) | 1988-12-01 |
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