WO1988009535A1 - Processor control system - Google Patents

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WO1988009535A1
WO1988009535A1 PCT/JP1988/000468 JP8800468W WO8809535A1 WO 1988009535 A1 WO1988009535 A1 WO 1988009535A1 JP 8800468 W JP8800468 W JP 8800468W WO 8809535 A1 WO8809535 A1 WO 8809535A1
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processor control
processor
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PCT/JP1988/000468
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Inventor
Jiro Kinoshita
Original Assignee
Fanuc Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching

Definitions

  • the present invention relates to a processor control method having a plurality of memories, and more particularly to a processor control method having a dedicated instruction read bus and executing a sequential instruction at high speed.
  • Fig. 4 shows an example of a general microprocessor processor system in which high-speed and low-speed memory are connected to the same bus.
  • 1 is a microprocessor
  • 2 is an address bus
  • 3 is a data bus
  • 5 is an instruction storage memory, which stores instructions to be executed.
  • 6 is a work memory
  • 7 is an I / O.
  • the address bus 2 and the data bus 3 are connected to the instruction storage memory 5, the work memory 6 and the memory 107 for executing the instruction.
  • the access will be repeated alternately. Therefore, if there is a low-speed device in these memories, I ⁇ 0, the processing speed of the microprocessor 1 is limited by the device, and the processing capability is reduced.
  • high-speed memory tends to have a small storage capacity
  • memory having a large storage capacity tends to have a low speed
  • An object of the present invention is to solve the above problems and to provide a processor control method which has an instruction read-only bus and executes sequential instructions at high speed.
  • a dedicated instruction read bus (4) is provided in the microprocessor (1) in addition to the normal address bus (2) and data bus (3).
  • the instruction storage memory is provided in the dedicated instruction read bus (4).
  • the processor control method characterized by connecting (5)
  • the microprocessor fetches instructions continuously from the instruction fetch bus, and executes the instructions. Execute the instruction using the address and data buses during a fetch cycle that reads the next instruction. Therefore, it is possible to considerably prevent a decrease in the processing capability of the Micro ⁇ processor due to access to low-speed memory or the like.
  • FIG. 1 is a block diagram of one embodiment of the present invention.
  • FIG. 2 is a detailed view of the 2-port RAM used for instruction storage memory
  • Fig. 3 is a timing chart showing the execution of instructions.
  • FIG. 4 is a diagram showing a conventional microphone opening processor system. BEST MODE FOR CARRYING OUT THE INVENTION
  • BEST MODE FOR CARRYING OUT THE INVENTION an embodiment of the present invention will be described with reference to the drawings.
  • FIG. 1 shows a block diagram of one embodiment of the present invention.
  • 1 is a microprocessor
  • 2 is an address bus
  • 3 is a data bus
  • 4 is a dedicated instruction fetch bus, which is used exclusively for fetching instructions.
  • Reference numeral 5 denotes an instruction storage memory.
  • the instruction storage memory uses a two-port RAM having a parallel data output and a serial data output.
  • microphone Ropurose Tsu instruction Sa 1 is executed is 6 6 stored only in the instruction storage Note Li 5 This Ri Wakume mode Li der, 7 is 1 Z 0, external I / 0 An interface with the device.
  • Figure 2 shows the details of the 2-port RAM used for instruction storage memory 5.
  • 5a is an address input
  • 5b is a memory part
  • 5 c is a 4-bit number. This is a parallel output.
  • 5d is This is a serial register, and is a 124-bit serial register.
  • 5 e is the serial output.
  • the two-port RAM 5 has a parallel output and a serial output.
  • a serial output 5 e that can be read at a high speed is used for fetching an instruction.
  • the serial output 5e is not suitable for a microprocessor system in which the instruction output is sequential and the instruction system executes an instruction system in which the execution of the instruction jumps to various places.
  • the execution of an instruction such as a ladder instruction of a programmable controller (PC) is most suitable for a microprocessor system in which the execution is sequential.
  • PC programmable controller
  • FIG. 3 shows a flowchart.
  • F1, F2, and F3 indicate the state in which the microprocessor 1 sequentially executes instructions from the instruction storage memory 5 via the instruction fetch dedicated bus 4.
  • E 1 and E 2 indicate the execution of the instruction
  • W 1 and W 2 indicate the state in which the execution result is written to the work memory 6 or I 07.
  • the instruction fetched by F1 is being executed.E1 and the result is being written to the work memory 6, etc.At the same time as W1, the instruction fetch bus 4 is used to execute the next instruction. You can touch it.
  • the microprocessor 1 can reduce the influence of the speed of the work memory 6 and 1/07 on the instruction fetch.
  • a microprocessor having a dedicated instruction fetch bus is required. It can be easily created by a custom LSI such as a gate array.
  • a dedicated instruction fetch bus is provided in addition to a normal bus, and instructions are executed while fetching instructions exclusively on this bus.
  • the effect of the speed of the memory can be reduced, and the processing capability of the microprocessor can be demonstrated.

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Abstract

A processor control system having a plurality of memories (5, 6, 7). A microprocessor (1) is provided with an ordinary address bus (2), a data bus (3), and a dedicated instruction read bus (4) connected with an instruction memory (5). Since the instruction read bus (4) is provided, the processor (1) executes the instruction while reading the instruction from the instruction read bus (4). Therefore, the processor (1) can operate at an increased speed.

Description

明 to プロセ ッサ制御方式 技 術 分 野  Akira to processor control technology
本発明は複数のメ モ リ を有するプロセ ッサ制御方式に関し 特に命令読込み専用バスを有し、 シーケ ン シャルな命令を高 速に実行するプロセ ッサ制御方式に関する。 背 景 技 術  The present invention relates to a processor control method having a plurality of memories, and more particularly to a processor control method having a dedicated instruction read bus and executing a sequential instruction at high speed. Background technology
一般のマイ ク 口プロ セ ッ サ システムにおいては、 ア ク セス の高速なメ モ リ や低速のメ モ リ が同一バスに接続されている この例を第 4図に示す。 図において、 1 はマイ ク ロプロセ ッ サであり、 2 はア ドレスバス、 3 はデータバスであり、 5 は 命令格納用メ モ リ であり、 実行する命令が格納されている。 6 はワークメ モ リ であり、 7 は I / Oである。  Fig. 4 shows an example of a general microprocessor processor system in which high-speed and low-speed memory are connected to the same bus. In the figure, 1 is a microprocessor, 2 is an address bus, 3 is a data bus, and 5 is an instruction storage memory, which stores instructions to be executed. 6 is a work memory, and 7 is an I / O.
第 4 図のよう な構成のマイ ク ロプロセ ッサシステムでは、 ァ ドレスバス 2及びデータバス 3 は、 命令の実行のために、 命令格納メ モ リ 5 、 ワーク メ モ リ 6及び 1 ノ0 7 へのァ ク セ スを交互に繰り返すこ とになる。 従って、 これらのメ モ リ 、 I Ζ 0 に低速のデバイ スがある と、 マイ ク 口 プロセ 'ン サ 1 の 処理速度はそのデバィ スによって限定されてしまい、 その処 理能力が低下する。  In the microprocessor system having the configuration shown in FIG. 4, the address bus 2 and the data bus 3 are connected to the instruction storage memory 5, the work memory 6 and the memory 107 for executing the instruction. The access will be repeated alternately. Therefore, if there is a low-speed device in these memories, IΖ0, the processing speed of the microprocessor 1 is limited by the device, and the processing capability is reduced.
一般的に高速のメ モ リ はその記憶容量が小さ く 、 記憶容量 の大きいメ モ リ は速度が低速である という傾向を持つ。 従つ Generally, high-speed memory tends to have a small storage capacity, and memory having a large storage capacity tends to have a low speed. Follow
o o
1 て、 数値制御装置のように大容量のメモリ を有するリ ァルタ ィ ム制御の必要なマイ ク ロプロセ ッ サシステムに閬しては、 マイ ク ロプロセ ッサ自身の持つ処理能力が大容量のメモ リ に よって制限され、 その処理能力を充分に発揮させることが困However, for a microprocessor system that requires real-time control, such as a numerical controller, that has a large capacity of memory, the processing capacity of the microprocessor itself must be large. And it is difficult to fully utilize the processing capacity.
5 難である場合が多い。 発 明 の 開 示 5 It is often difficult. Disclosure of the invention
本発明の目的ば上記問題点を解決し、 命令読込み専用バス を有し、 シーケンシャルな命令を高速に実行するプロセ ッサ 制御方式を提供するこ とにある。  SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems and to provide a processor control method which has an instruction read-only bus and executes sequential instructions at high speed.
本発明では上記の問題点を解決するために、 第 1図に示す ように、  In the present invention, in order to solve the above problems, as shown in FIG.
複数のメモリ等 （ 5、 6、 7 ) を有するプロセ ッサ制御方 式において、 In a processor control method having a plurality of memories (5, 6, 7),
5 マイ ク ロプロセ ッ サ （ 1 ) に通常のア ド レスバス （ 2 ) と データバス （ 3 ) に加え専用の命令読込みバス （ 4 ) を設け. 該命令読込み專用バス （ 4 ) に命令格納メ モ リ （ 5 ) を接 続したことを特徴とするプロセッサ制御方式が、 5 A dedicated instruction read bus (4) is provided in the microprocessor (1) in addition to the normal address bus (2) and data bus (3). The instruction storage memory is provided in the dedicated instruction read bus (4). The processor control method characterized by connecting (5)
提供される。 Provided.
0 マイ クロプロセッサは命令を命令取り込み専用バスから連 続的に取り込み、 命令を実行する。 次の命令を読込むフェ ツ チサイ クル中にァ ドレスバスとデータバスを使用して、 命令 を実行する。 従って低速のメ モ リ等のアク セスによるマイ ク πプロセッサの処理能力の低下を相当防ぐことができる。5 図 面 の 簡 単 な 説 明 0 The microprocessor fetches instructions continuously from the instruction fetch bus, and executes the instructions. Execute the instruction using the address and data buses during a fetch cycle that reads the next instruction. Therefore, it is possible to considerably prevent a decrease in the processing capability of the Micro π processor due to access to low-speed memory or the like. Five Brief explanation of drawings
第 1 図は本発明の一実施例のプロ ッ ク図、  FIG. 1 is a block diagram of one embodiment of the present invention.
第 2 図は命令格納メ モ リ に使用される 2 ポー ト R A Mの詳 細図、  Figure 2 is a detailed view of the 2-port RAM used for instruction storage memory,
第 3 図は命令の実行を示すタイ ムチ ヤ一 ト図、  Fig. 3 is a timing chart showing the execution of instructions.
第 4 図は従来のマイ ク 口プロセ ッサシステムを示す図であ る。 発明を実施するための最良の形態 以下本発明の一実施例を図面に基づいて説明する。  FIG. 4 is a diagram showing a conventional microphone opening processor system. BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第 1 図に本発明の一実施例のプロ ッ ク図を示す。 図におい て、 1 はマイ ク ロプロセ ッ サであり 、 2 はア ド レスバス、 3 はデータバスである。 4 は命令取り込み専用バスであり、 命 令の取り込み専用に使用される。 5 は命令格納用メ モ リ であ り、 こ の実施例では、 命令格納用メ モ リ はパラ レルデータ出 力と、 シリ アルデータ出力とを有する 2 ポー ト R A Mを使用 している。 また、 マイ ク ロプロセ ッサ 1 が実行する命令はこ の命令格納メ モ リ 5 にのみ格納されている 6 6 はワークメ モ リ であ り 、 7 は 1 Z 0であり 、 外部の I / 0デバイ ス とのィ ンターフ ェ イ スである。 FIG. 1 shows a block diagram of one embodiment of the present invention. In the figure, 1 is a microprocessor, 2 is an address bus, and 3 is a data bus. 4 is a dedicated instruction fetch bus, which is used exclusively for fetching instructions. Reference numeral 5 denotes an instruction storage memory. In this embodiment, the instruction storage memory uses a two-port RAM having a parallel data output and a serial data output. Further, microphone Ropurose Tsu instruction Sa 1 is executed is 6 6 stored only in the instruction storage Note Li 5 This Ri Wakume mode Li der, 7 is 1 Z 0, external I / 0 An interface with the device.
第 2図に命令格納メ モ リ 5 に使用される 2 ポー ト R A Mの 詳細を示す。 図において、 5 a はア ド レス入力であり、 5 b はメ モ リ部であり、  Figure 2 shows the details of the 2-port RAM used for instruction storage memory 5. In the figure, 5a is an address input, 5b is a memory part,
6 5 5 3 6 ワー ド X 4 ビ ッ ト  6 5 5 3 6 Word X 4 bits
構成であり、 5 c は 4 ビ ッ ト のノ、。ラ レル出力である。 5 d は シ リ アルレジスタであり、 1 0 2 4 ビ ッ トのシリ アノレレジス タになっている。 5 e はシリアルの出力である。 このように、 2ポート R A M 5 はバラレル出力とシリアル出力を有し、 本 実施例では、 命令の取り込みには高速に読出しのできるシリ アル出力 5 eを使用する。 但し、 シリ アル出力 5 eは命令の 出力がシーケンシャルであり、 命令の実行があちらこちらへ ジャンプする命令体系を実行するようなマイ クロプロセッサ システムには向かない。 本実施例ではプログラマブルコ ン ト ローラ （ P C ) のラダー命令のように命令の実行がシーケン シャルなマイ クロプロセ ッサシステムに最適である。 5 c is a 4-bit number. This is a parallel output. 5d is This is a serial register, and is a 124-bit serial register. 5 e is the serial output. As described above, the two-port RAM 5 has a parallel output and a serial output. In this embodiment, a serial output 5 e that can be read at a high speed is used for fetching an instruction. However, the serial output 5e is not suitable for a microprocessor system in which the instruction output is sequential and the instruction system executes an instruction system in which the execution of the instruction jumps to various places. In this embodiment, the execution of an instruction such as a ladder instruction of a programmable controller (PC) is most suitable for a microprocessor system in which the execution is sequential.
次に本実施例の動作について説明する。 第 3図にフローチ ヤー ト図を示す。 図において、 F l、 F 2、 F 3 はマイ クロ プロセ ッ サ 1が命令格納メ モ リ 5から、 命令取り込み専用バ ス 4を経由して命令をシ一ケンシャルにフユツチしてく る状 態を表す。 E 1、 E 2 は命令の実行を、 W 1、 W 2 は実行し た結果をワークメ モ リ 6或いは Iノ 0 7 に書込む状態を表す。 図に示すように、 F 1で取り込まれた命令を実行中 E 1及び その結果をワークメモリ 6等に書込み中 W 1 のときに同時に 命令取り込み専用バス 4を使用して、 次の命令をフユ ツチす ることができる。 このように、 命令取り込み専用バス 4があ るので、 命令を取り込みながら、 ア ドレスバス 2及びデータ - ' バス 3を使用して命令を実行していく ことができる。 従って、 マイ ク口プロセ ッサ 1 は命令の取り込みに関しては、 ワーク メ モ リ 6及び 1 / 0 7等の速度の影響を少なくすることがで きる。 尚本実施例のよ うなマイ ク 口プロセ ッサシステムを構成す るためには、 専用の命令取り込み専用バスを有するマイ ク ロ プロセ 'ン サが必要である力 、 このよう なマイ ク ロプロセ ッサ はゲ一 トア レイ のよう なカスタム L S I によって容易に作成 する こ とができる。 Next, the operation of this embodiment will be described. Fig. 3 shows a flowchart. In the figure, F1, F2, and F3 indicate the state in which the microprocessor 1 sequentially executes instructions from the instruction storage memory 5 via the instruction fetch dedicated bus 4. Represent. E 1 and E 2 indicate the execution of the instruction, and W 1 and W 2 indicate the state in which the execution result is written to the work memory 6 or I 07. As shown in the figure, the instruction fetched by F1 is being executed.E1 and the result is being written to the work memory 6, etc.At the same time as W1, the instruction fetch bus 4 is used to execute the next instruction. You can touch it. As described above, since the instruction fetch bus 4 is provided, the instructions can be executed using the address bus 2 and the data- 'bus 3 while fetching the instructions. Therefore, the microprocessor 1 can reduce the influence of the speed of the work memory 6 and 1/07 on the instruction fetch. In order to configure a microprocessor processor system as in this embodiment, a microprocessor having a dedicated instruction fetch bus is required. It can be easily created by a custom LSI such as a gate array.
以上説明したよう に本発明では、 通常のバス以外に専用の 命令取り込み専用バスを設けて、 命令の取り込みをこ のバス で専用に取り込みながら命令を実行するので、 通常のバスに 結合されたメ モ リ の速度影響をす く な く するこ とができ、 マ ィ ク ロプロセ ッサの処理能力を発揮させる こ とができ る。  As described above, in the present invention, a dedicated instruction fetch bus is provided in addition to a normal bus, and instructions are executed while fetching instructions exclusively on this bus. The effect of the speed of the memory can be reduced, and the processing capability of the microprocessor can be demonstrated.

Claims

請 求 の 範 面 Scope of claim
1 . 複数のメ モリ等を有するプロセ ッサ制御方式において. マイ ク 口プロセ ッ サに通常のァ ドレスバス とデータバスに 加え専用の命令読込みバスを設け、  1. In a processor control system with multiple memories, etc .. A dedicated instruction read bus is provided in the microphone port processor in addition to the normal address bus and data bus.
該命令読込み専用バスに命令格納メ モリを接続したことを 特徴とするプロセ ッ サ制御方式。  A processor control method, wherein an instruction storage memory is connected to the instruction read-only bus.
2 . 前記命令格納用メ モ リ はパラ レルデータ出力と、 シリ アルデータ出力とを有する 2ボー ト R A Mであることを特徴 とする特許請求の範囲第 1項記載のプロセ ッサ制御方式。  2. The processor control method according to claim 1, wherein said instruction storage memory is a two-port RAM having a parallel data output and a serial data output.
3 . 前記マイ ク口プロセッサは実行すべき次の命令をフユ ツチする間に前記ァ ドレスバスとデータバスを使用して、 命 令を実行するように構成したことを特徴とする特許請求の範 囲第 1項記載のプロセ ッサ制御方式。  3. The microprocessor of claim 2, wherein the microprocessor is configured to execute instructions using the address bus and the data bus while fetching the next instruction to be executed. The processor control method described in item 1 in the box.
PCT/JP1988/000468 1987-05-18 1988-05-17 Processor control system WO1988009535A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP62/120908 1987-05-18
JP12090887A JPS63285635A (en) 1987-05-18 1987-05-18 Processor control system

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Publication number Priority date Publication date Assignee Title
JPS5374858A (en) * 1976-12-13 1978-07-03 Rca Corp Microprocessor
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