JPS5821300B2 - Memory address information - Google Patents

Memory address information

Info

Publication number
JPS5821300B2
JPS5821300B2 JP49030981A JP3098174A JPS5821300B2 JP S5821300 B2 JPS5821300 B2 JP S5821300B2 JP 49030981 A JP49030981 A JP 49030981A JP 3098174 A JP3098174 A JP 3098174A JP S5821300 B2 JPS5821300 B2 JP S5821300B2
Authority
JP
Japan
Prior art keywords
bits
address
register
contents
registers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP49030981A
Other languages
Japanese (ja)
Other versions
JPS50125646A (en
Inventor
山崎勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP49030981A priority Critical patent/JPS5821300B2/en
Publication of JPS50125646A publication Critical patent/JPS50125646A/ja
Publication of JPS5821300B2 publication Critical patent/JPS5821300B2/en
Expired legal-status Critical Current

Links

Landscapes

  • Memory System (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 本発明は電子計算機のメモリアドレス指定方式に係り、
特に演算制御部とメモリ部とを結ぶ入出力線数が制限さ
れている場合のメモリアドレス指1定方式に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory addressing method for an electronic computer.
In particular, the present invention relates to a memory addressing method when the number of input/output lines connecting an arithmetic control section and a memory section is limited.

近時、大規模集積回路(LSI)技術のめざましい発展
によって電子計算機の主要部の1つである演算制御部(
以下cpu部と略称する)をワンチップで作製できるよ
うになった。
In recent years, with the remarkable development of large-scale integrated circuit (LSI) technology, the arithmetic control section (which is one of the main parts of an electronic computer) has
(hereinafter abbreviated as "CPU part") can now be manufactured in one chip.

しかし現在の技術ではメインメモリまで同じ1個のLS
Iに入れることはできず、通常メモリ部は外部に設けら
れている。
However, with current technology, even the main memory is the same single LS.
The memory section is usually provided externally.

このときcpu部とメモリ部とはデータ線、アドレス線
で接続される。
At this time, the CPU section and the memory section are connected by data lines and address lines.

一方cpu部が1個のLSIで構成される場合、現在の
LSI技術の制約から、出入りする信号線の総本数は非
常に制限されてしまう。
On the other hand, if the CPU section is composed of one LSI, the total number of signal lines going in and out is extremely limited due to limitations of current LSI technology.

従って、cpu部とメモリ部とを結ぶデータ線及びアド
レス線を上記制限本数以内におさめる対策が必要となる
Therefore, it is necessary to take measures to keep the number of data lines and address lines connecting the CPU section and the memory section within the above-mentioned limit.

その対策として、データ線のビット幅を4ないし8程度
(4ビツトないし8ビット程度の本数)におさえる技術
は知られているが、アドレス線はメモリの総容量からき
まるアドレスのビット数によって決められるので、ビッ
ト幅を減らすのは容易でない。
As a countermeasure, a technique is known to reduce the bit width of the data line to about 4 to 8 (the number of lines is about 4 to 8 bits), but the address line is determined by the number of address bits determined from the total memory capacity. Therefore, it is not easy to reduce the bit width.

従来これを解決するために、アドレスビットを上位ピッ
1−(AH)と下位ビット(AL)の2つに分け、まず
上位ビット(AH)をメモリ部に送り、その後下位ピッ
I−(AL)をメモリ部へ送るようにしたアドレス指定
方式が考えられている。
Conventionally, in order to solve this problem, the address bits are divided into two parts, the upper bit (AH) and the lower bit (AL), and the upper bit (AH) is first sent to the memory section, and then the lower bit is sent to the lower bit (AL). An addressing method has been considered in which the data is sent to the memory section.

このようにアドレスを2つに分けてメモリ部に送るよう
にすれば、cpu部とメモリ部を結ぶアドレス線は半分
ですむことになり、cpu部のLSI化を容易にするこ
とができる。
By dividing the address into two parts and sending them to the memory section in this way, the number of address lines connecting the CPU section and the memory section can be reduced to half, making it easier to integrate the CPU section into an LSI.

しかしながらこの方式は常に2サイクルの転送サイクル
が必要であるため、メモリアクセス時間が極度に遅くな
り処理速度の低下をまねく。
However, since this method always requires two transfer cycles, the memory access time becomes extremely slow, resulting in a reduction in processing speed.

この人魚を解決するために出願人は第1図に示すような
アドレス指定方式を先に出願した。
In order to solve this mermaid problem, the applicant first applied for an addressing method as shown in FIG.

第1図において1は演算制御部(以下Cpu部と略称す
る)、2はメモリ部である。
In FIG. 1, 1 is an arithmetic control section (hereinafter abbreviated as CPU section), and 2 is a memory section.

Cpu部1とメモリ部λの間は8ビツトのアドレス線5
、入出力データ線6等で結ばれている8ビツトのアドレ
ス線5はメモリ本体に接続されるとともにメモリ部λ内
で分岐されてレジスタ3及びレジスタ4に接続され、こ
れらレジスタ3゜4の出力によって上位ビット(AH)
が作られている。
An 8-bit address line 5 is connected between the CPU section 1 and the memory section λ.
, an 8-bit address line 5 connected by input/output data lines 6, etc. is connected to the memory main body, and is branched within the memory section λ and connected to registers 3 and 4, and the outputs of these registers 3 and 4 are connected to each other. upper bit (AH)
is being made.

一方下位ビット(AL )はcpu部1からアドレス線
5を通して与えられている。
On the other hand, the lower bit (AL) is given from the CPU section 1 through the address line 5.

レジスタ3゜4は命令フェッチ用とその他用に別個に設
けられたもので、実行中のモードが命令フェッチの場合
はレジスタ3が使われ、それ以外のフェッチの場合はレ
ジスタ4が使われる。
Registers 3 and 4 are provided separately for instruction fetch and other purposes; register 3 is used when the execution mode is instruction fetch, and register 4 is used for other fetches.

この方式における回路の動作を簡単に述へる。The operation of the circuit in this method will be briefly described.

まず実行中のモードが命令フェッチモードの場合は、c
pu部1から制御信号線10を通して信号″0”が加え
られる。
First, if the running mode is instruction fetch mode, c
A signal "0" is applied from the PU section 1 through the control signal line 10.

レジスタ3及び4は、D端子にel 091が加わった
場合のみそのレジスタ内の情報を出力し、E端子に0″
が加わりC端子に制御線9を介してセットパルスが加わ
った場合に情報を記憶するという。
Registers 3 and 4 output the information in the register only when el 091 is added to the D terminal, and 0'' is applied to the E terminal.
It is said that information is stored when a set pulse is applied to the C terminal via the control line 9.

ものである。It is something.

従ってアドレス線5に上位8ビツトを送ればこれはレジ
スタ3にセットされる。
Therefore, if the upper 8 bits are sent to address line 5, they will be set in register 3.

セットが完了すればセットパルスを解除し、上位ビット
に変更がない限りレジスタ3の内容の書き換えは行なわ
れない。
When the setting is completed, the set pulse is released, and the contents of the register 3 are not rewritten unless the upper bits are changed.

以後cpu部1からアドレス線;には下位8ビツトのみ
が送られ、高位ビットはレジスタ3の内容を繰り返し読
み出すことによって得られる。
Thereafter, only the lower 8 bits are sent from the CPU unit 1 to the address line; the higher bits are obtained by repeatedly reading the contents of the register 3.

次に命令フェッチ以外のモード即ちデータの読出し書込
みモードの場合には制御信号線10に信ご号″1パが送
られる。
Next, in a mode other than instruction fetch, that is, in a data read/write mode, a signal "1P" is sent to the control signal line 10.

この状態でアドレス線5にまず上位ビットが送られ、そ
の情報がレジスタ4にセットされる。
In this state, the upper bit is first sent to the address line 5, and the information is set in the register 4.

セットが完了すればセットパルスは解除され、上位ビッ
トに変更がない限りレジスタ4の書き換えは行なわれな
い。
When the setting is completed, the set pulse is released and the register 4 is not rewritten unless the upper bits are changed.

そして以後 4Cpu部1からアドレス線には下位8ビ
ツトのみが送られ、上位ビットはレジスタ4の内容を繰
り返し読み出すことによって得られる。
Thereafter, only the lower 8 bits are sent from the 4CPU unit 1 to the address line, and the upper bits are obtained by repeatedly reading the contents of the register 4.

また命令フェッチモードにおける上位ビットの変更の状
態はプログラムカウンタ中での桁上げ発生信号によって
判定されており、データの読出し書込みモードにおける
上位ビットの変更の状態はプログラムによって決定され
る。
Further, the state of modification of the upper bits in the instruction fetch mode is determined by a carry generation signal in the program counter, and the state of modification of the upper bits in the data read/write mode is determined by the program.

即ち命令フェッチモードの場合は、桁上げ発生に基因し
て反転するフェイズ用のフリップフロップの出力信号を
レジスタ3のセットパルスとして使用し、一方データの
読出し書込みモードの場合は、プログラマ−によって、
プログラム作成時にレジスタ4の内容ンの変更指示が与
えられる。
That is, in the instruction fetch mode, the output signal of the phase flip-flop, which is inverted due to the occurrence of a carry, is used as a set pulse for the register 3, while in the data read/write mode, the programmer
An instruction to change the contents of register 4 is given at the time of program creation.

以上に述べた指定方式によればアドレス線が8本ですみ
、更に命令フェッチモードにおける上位ビットを記憶し
て繰り返し読み出すレジスタ3と、データの書込み読出
しモードにおける上位ビットを記憶して繰り返し読み出
すレジスタ4を設けることによっていずれのモードであ
っても上位ビットに変更がない限りCpu部1からは下
位ビットのみを送ればよい。
According to the specification method described above, only eight address lines are required, and there is also a register 3 that stores and repeatedly reads the upper bits in the instruction fetch mode, and a register 4 that stores and repeatedly reads the upper bits in the data write/read mode. By providing this, in any mode, only the lower bits need to be sent from the CPU section 1 as long as there is no change in the upper bits.

従ってアドレス指定毎に2度のビット転送を必要とした
従来の方式に比し処理速度が大幅に向上する。
Therefore, the processing speed is significantly improved compared to the conventional method which required bit transfer twice for each address specification.

しかしながら、上位ビットに変更がありレジスタの内容
を書き換える必要が生じた場合に、それをプログラムで
行なうことが必要であるためプログラマ−の負担が大き
くまたプログラムミスも考えられる。
However, if there is a change in the upper bits and it becomes necessary to rewrite the contents of the register, it is necessary to do this by programming, which places a heavy burden on the programmer and may also lead to programming errors.

従って上位ビットの変化状態を常に自動的に監視するた
めの何らかの手段が備わることが望まれる。
Therefore, it is desirable to have some kind of means for constantly and automatically monitoring the state of change in the upper bits.

本発明はこの要望に鑑みてなされたもので、上位ビット
の変化状態を自動的に監視してレジスタの書き換えを行
なうことのできるメモリアドレス指定方式を提供するこ
とを目的とする。
The present invention has been made in view of this need, and it is an object of the present invention to provide a memory addressing system that can automatically monitor changes in the upper bits and rewrite registers.

本発明は、メモリ部と該メモリ部にアドレス及びデータ
を送る演算制御部とを備え、複数のモードでアドレス指
定が行なわれる電子計算機において、前記メモリ部の全
記憶領域を指定するためのビット数(M)より少ないビ
ット数(N)を前記演算制御部から前記メモリ部へ送る
とともに、前記演算制御部及び前記メモリ部の各々に残
りのビット数(M−N)をセットするためのレジスタを
前記モード数だけ設け、前記演算制御部内のレジスタの
内容と前記M−Nビットの内容との比較結果に従って前
記メモリ部内のレジスタの内容を書き換え読み出し制御
することを特徴とする電子計算機のメモリアドレス指定
方式である。
The present invention provides an electronic computer that includes a memory section and an arithmetic control section that sends addresses and data to the memory section, and that performs addressing in a plurality of modes. (M) a register for sending a smaller number of bits (N) from the arithmetic control section to the memory section and setting the remaining number of bits (M-N) in each of the arithmetic control section and the memory section; Memory address designation for an electronic computer, characterized in that as many modes as the above are provided, and the contents of the registers in the memory section are rewritten and read and controlled according to the comparison result between the contents of the registers in the arithmetic control section and the contents of the M-N bits. It is a method.

以下図面を参照して本発明の詳細な説明する。The present invention will be described in detail below with reference to the drawings.

第2図は本発明の一実施例を示す図で、図中UはCpu
部、りはメモリ部である。
FIG. 2 is a diagram showing an embodiment of the present invention, in which U represents CPU
Parts and ri are memory parts.

cpu部Uとメモリ部りの間は8ビツトのアドレス線1
3.8ビツトのデータ線14、制御信号機1516で結
ばれている。
There is an 8-bit address line 1 between the CPU part U and the memory part.
They are connected by a 3.8-bit data line 14 and a control signal 1516.

cpu部111こおいて1718は合わせて16ビツト
の内部アドレス線であり、そのうち17は上位8ビツト
(AH)、18は下位8ピツ)(AL)を受けもってい
る。
In the CPU section 111, 1718 are internal address lines of 16 bits in total, of which 17 receive the upper 8 bits (AH) and 18 receive the lower 8 bits (AL).

また19及び20は8ビツトの内部レジスタ、21は8
ビツトの一致回路である。
Also, 19 and 20 are 8-bit internal registers, and 21 is an 8-bit internal register.
This is a bit matching circuit.

また内部アドレス線17及び18をアドレス線13に出
力するためにバッフアゲ゛−ト22及び23が設けられ
る。
Buffer gates 22 and 23 are also provided for outputting internal address lines 17 and 18 to address line 13.

一致回路21は左右の入力端から入る8ビツトのデータ
をビット毎に比較し、全ビットが一致している時出力端
24に信号e+ 1 yyを出力し、一致していない時
は”0″を出力する。
The matching circuit 21 compares the 8-bit data input from the left and right input terminals bit by bit, and outputs a signal e+1 yy to the output terminal 24 when all bits match, and outputs "0" when they do not match. Output.

内部レジスタ19及び20はそれぞれセット端子Sにセ
ットパルスが加わった時右端の入力端子にあられれてい
る8ビツトのデータをレジスタ内にセラ4トし、また出
力制御端子Uに信号n 1 P+が加えられた時その内
容を左端の出力端から8ビツトの信号線25に出力する
Internal registers 19 and 20 respectively set the 8-bit data present at the rightmost input terminal into the register when a set pulse is applied to the set terminal S, and also output the signal n 1 P+ to the output control terminal U. When added, the contents are output to the 8-bit signal line 25 from the leftmost output terminal.

一方メモリ部賞において26及び21は8ビツトの外部
レジスタであり、端子Eに信号”0″4が加わった時に
そのレジスタの内容を左端の出力端子から信号線28に
出力する。
On the other hand, in the memory section, 26 and 21 are 8-bit external registers, and when the signal "0" 4 is applied to the terminal E, the contents of the registers are outputted to the signal line 28 from the leftmost output terminal.

また端子Eに信号″″0″が加わった状態で端子Cにセ
ットパルスが加えられると、その時右端の入力端子にあ
られれていた8ビツト情報をレジスタ内にセットする。
Furthermore, when a set pulse is applied to terminal C while the signal ``0'' is applied to terminal E, the 8-bit information that was present at the rightmost input terminal at that time is set in the register.

外部レジスタ26及び27の端子Eに加わる信号は一方
がインバータ29によって反転されるので制御信号線1
5を介して信号11117が送られる場合はレジスタ2
6が選択され、信号”0″が送られる場合はレジスタ2
7が選択されることになる6また信号線28及び31は
メモリ本体(図示せず)がメモリ動作を行なうときの1
6ビツトのアドレスとして用いられ、信号線28はその
うちの上位ビット(AH)、信号線31はそのうちの下
位ビット(AL)とされる。
Since one of the signals applied to the terminals E of the external registers 26 and 27 is inverted by the inverter 29, the control signal line 1
If signal 11117 is sent through register 2
6 is selected and the signal “0” is sent, register 2
7 is selected, and the signal lines 28 and 31 are 1 when the memory main body (not shown) performs a memory operation.
It is used as a 6-bit address, of which the signal line 28 is the upper bit (AH) and the signal line 31 is the lower bit (AL).

以上のように構成された回路によってアドレスを指定す
る本発明のアドレス指定方式について述べる。
The addressing method of the present invention in which addresses are designated by the circuit configured as described above will be described.

本実施例のcpu部UはLSI化にあたって、その入出
力線を制限するために16ビツトのアドレスを8ビツト
ずつに分割して、上位ビットと下位ビットとを同じアド
レス線13を通してメモリ部賞へ送るようにされている
When converting the CPU unit U of this embodiment into an LSI, the 16-bit address is divided into 8 bits each in order to limit its input/output lines, and the upper and lower bits are sent to the memory unit through the same address line 13. It is supposed to be sent.

メモリ部12はアドレスの上位8ビツトを外部レジスタ
26又は27に一担セットし、その出力を繰り返して用
いる。
The memory unit 12 sets the upper 8 bits of the address in an external register 26 or 27, and uses the output repeatedly.

外部レジスタ26.27はそれぞれ制御線15の信号に
よってcpu部口の特定の動作モードに対応づけられ、
例えば命令フェッチモードの場合はレジスタ26が、デ
ータの読出し]書込みフェッチモードの場合はレジスタ
27が選択される。
The external registers 26 and 27 are each associated with a specific operating mode of the CPU section by a signal on the control line 15,
For example, register 26 is selected in the instruction fetch mode, and register 27 is selected in the data read/write fetch mode.

またcpu部Uの内部レジスタ19゜20も同様に対応
づけられ、後述する方法で常に内部レジスタ19と外部
レジスタ26の内容が一致するように制御され、また同
様に内部レジスタ20と外部レジスタ27の内容が一致
するように制御される。
In addition, the internal registers 19 and 20 of the CPU unit U are similarly correlated, and are controlled so that the contents of the internal register 19 and the external register 26 always match by the method described later. The content is controlled to match.

この回路に電源が投入されイニシアライズされると、上
記4個のレジスタ19,20,26゜27には線40よ
りクリアパルスが送られて全てのレジスタに′0”がセ
ットされる。
When this circuit is powered on and initialized, a clear pulse is sent from the line 40 to the four registers 19, 20, 26, 27, and all registers are set to '0'.

この後プログラムの実行に入るが、今nステップ目の実
行後レジスタ19と26の内容が一致しており、またレ
ジスタ20と27の内容が一致しているものとし、n+
1ステップ目が命令フェッチモードである場合について
説明する。
After this, the program begins to run, but it is assumed that after the execution of the n-th step, the contents of registers 19 and 26 match, and the contents of registers 20 and 27 match, and n+
A case where the first step is the instruction fetch mode will be explained.

命令フェッチモードの場合、cpu11内のプログラム
カウンタ41の内容が内部アドレス線17及び18に送
り出される。
In the instruction fetch mode, the contents of the program counter 41 in the CPU 11 are sent to the internal address lines 17 and 18.

同時に制御信号線44に信号“1″を送ることによって
レジスタ19の内容が信号線25に出され、一致回路2
1の左側の入力端子に加えられる。
At the same time, by sending a signal "1" to the control signal line 44, the contents of the register 19 are sent to the signal line 25, and the matching circuit 2
1 to the left input terminal.

このとき内部アドレス線の上位8ビツト17は一致回路
21の右側の入力端子に加えられている。
At this time, the upper eight bits 17 of the internal address line are applied to the right input terminal of the match circuit 21.

よって一致回路21は内部アドレス線の上位8ビツト1
7の内容とレジスタ19の内容とをビット毎に比較し、
全てのビットが一致していれば線24に信号″′1″を
出力する。
Therefore, the match circuit 21 uses the upper 8 bits 1 of the internal address line.
Compare the contents of 7 and the contents of register 19 bit by bit,
If all bits match, a signal "'1" is output on line 24.

この一致出力信号は制御回路42に送られ、制御回路4
2はこの信号を受けて制御信号線49にff I P+
を出力してバッファーゲート23を開状態にするととも
に、制御信号線15にn 1 ppを送ってレジスタ2
6の内容を信号線28に送り出す。
This coincidence output signal is sent to the control circuit 42, and the control circuit 4
2 receives this signal and sends ff I P+ to the control signal line 49.
is output to open the buffer gate 23, and also sends n 1 pp to the control signal line 15 to open the register 2.
6 is sent to the signal line 28.

従って信号線28にはレジスタ26内に蓄えられていた
nステップ目と同じ内容が上位8ビツトとして送り出さ
れ、信号線31には内部アドレス線のうちの下位8ビッ
トがそのまま送られてくる。
Therefore, the same contents as the n-th step stored in the register 26 are sent to the signal line 28 as the upper 8 bits, and the lower 8 bits of the internal address line are sent as they are to the signal line 31.

逆に上位8ビツト17の内容とレジスタ19の内容が異
なっており一致回路21が線24に不一致信号“0″を
出力したときは、制御回路42は制御信号線45に信号
n 1 ?1を出力するとともに制御信号線15及び1
6に信号t+ 191を送り、また制御信号線48にも
信号゛1”を送る。
Conversely, when the content of the upper 8 bits 17 and the content of the register 19 are different and the match circuit 21 outputs a mismatch signal "0" to the line 24, the control circuit 42 sends the signal n 1 ? to the control signal line 45. 1 and control signal lines 15 and 1.
The signal t+191 is sent to the control signal line 48, and the signal ``1'' is also sent to the control signal line 48.

制御信号線45はレジスタ19のセット端子に接続され
ているため上位8ビツト11の内容はレジスタ19にセ
ットされる。
Since the control signal line 45 is connected to the set terminal of the register 19, the contents of the upper eight bits 11 are set in the register 19.

同時に上位8ビツト17の内容は開状態にされたバッフ
ァゲート22を介して信号線13に送られ、選ばれたレ
ジスタ26内にセットされる。
At the same time, the contents of the upper eight bits 17 are sent to the signal line 13 via the opened buffer gate 22 and set in the selected register 26.

制御回路42はその後制御信号線48に信号II OI
Iを送ってバッファゲート22を閉状態1こするととも
に信号線49に信号t+ 1 jlを送ってバッファゲ
ート23を開状態にして下位8ビツト18の内容を信号
線13に送り出す。
The control circuit 42 then sends the signal II OI to the control signal line 48.
I is sent to close the buffer gate 22 by 1, and a signal t+1 jl is sent to the signal line 49 to open the buffer gate 23 and send the contents of the lower 8 bits 18 to the signal line 13.

また同時に制御回路42は制御信号線16に送っていた
信号”1′′を”0″に変更して制御信号線15に送っ
ていた′1″のみをそのままの状態に保持する。
At the same time, the control circuit 42 changes the signal "1" sent to the control signal line 16 to "0" and keeps only the signal "1" sent to the control signal line 15 unchanged.

従ってレジスタ26内にセットされた内容が信号線28
に出力されるとともlと、信号線31にバッファゲート
23を介して下位ビットの内容が送られることになる。
Therefore, the contents set in the register 26 are
At the same time, the contents of the lower bits are sent to the signal line 31 via the buffer gate 23.

このように、内部アドレス線上位8ビツト17の内容と
レジスタ19の内容とがnステップ目で一致していれば
レジスタ19及び26の内容はn十1ステップ目におい
ても不変に保たれ、一方上位8ビット17の内容とレジ
スタ19の内容とがnステップ目で一致していなければ
上位8ビツト、17の内容がレジスタ19及び26にセ
ットされるのでやはりn + 1ステップ目でレジスタ
19及び26の内容は一致する。
In this way, if the contents of the upper 8 bits 17 of the internal address line match the contents of register 19 at the nth step, the contents of registers 19 and 26 are kept unchanged even at the n11th step; If the contents of 8 bits 17 and the contents of register 19 do not match at the n-th step, the contents of the upper 8 bits, 17, are set in registers 19 and 26, so the contents of registers 19 and 26 are set at the n+1 step. The contents match.

フェッチモードが終って次にフェッチされた命令の実行
モードに入り、その命令の機能からメモJりの読出しく
又は書込み)の必要がある場合には、そのアドレスが内
部アドレス線17及び18に送られてくる。
When exiting fetch mode and entering execution mode for the next fetched instruction, the address is sent to internal address lines 17 and 18 if the function of that instruction requires reading or writing a memo. It's coming.

これと同時に制御回路42は制御信号線46に”1″を
送る。
At the same time, the control circuit 42 sends "1" to the control signal line 46.

その結果レジスタ20の内容が信号線25を通して一致
回路211と送ら4れる。
As a result, the contents of register 20 are sent to match circuit 211 through signal line 25.

そこで一致回路21は内部アドレス線の上位8ビツト1
7の内容とレジスタ20から読み出された内容とをビッ
ト毎に比較し、全てのビットが一致しておれば一致信号
゛1′′を、一致していなけnば不一致信号910 +
1を制御回路42Iこ送る。
Therefore, the match circuit 21 uses the upper 8 bits 1 of the internal address line.
The contents of 7 and the contents read from the register 20 are compared bit by bit, and if all bits match, a match signal ``1'' is issued, and if they do not match, a mismatch signal 910 + is issued.
1 to the control circuit 42I.

制御回路42は一致回路21から一致信号I+ 19を
受けると、制御信号線49に信号n 1 nを送ってバ
ッファゲート23を開けるとともに制御信号線48に信
号e+ Onを送ってバッファゲート22を閉状態にす
る。
When the control circuit 42 receives the match signal I+ 19 from the match circuit 21, it sends the signal n 1 n to the control signal line 49 to open the buffer gate 23, and also sends the signal e+ On to the control signal line 48 to close the buffer gate 22. state.

またこれと同時に、制御回路42は制御信号線15に”
0″を送ってレジスタ27の内容を信号線28に送り出
し、さらにメモリ部に対し読出しく又は書込み)指令を
発する。
At the same time, the control circuit 42 connects the control signal line 15 with "
0'' to send the contents of the register 27 to the signal line 28, and further issues a read or write command to the memory section.

従って上位8ビツトはレジスタ27から得られ、また下
位8ビツトは内部アドレス線18から直接得られること
となる。
Therefore, the upper 8 bits are obtained from the register 27, and the lower 8 bits are obtained directly from the internal address line 18.

逆に一致回路21から制御回路42に不一致信号“07
1が送られた場合lとは、制御回路42はまず制御信号
線47に信号゛1″を送り上位8ビツト17の内容をレ
ジスタ20にセットすると同時に制御信号線48に′1
′′を、49)こ0′′を送って上位8ビツトの内容を
アドレス線13に送り出し、更に制御信号線15に0″
を、制御信号線16にII I IIを送って上記上位
8ビツトの内容をレジスタ27にセットする。
Conversely, a mismatch signal "07" is sent from the match circuit 21 to the control circuit 42.
When 1 is sent, the control circuit 42 first sends the signal ``1'' to the control signal line 47, sets the contents of the upper 8 bits 17 in the register 20, and at the same time sends the signal ``1'' to the control signal line 48.
'', 49) sends the contents of the upper 8 bits to the address line 13, and then sends 0'' to the control signal line 15.
is sent to the control signal line 16 to set the contents of the upper 8 bits in the register 27.

しかる後制御回路42は制御信号線48に°0”、49
に”1′、15に”0″′、16に′1″を出力して内
部アドレス線の下位8ビツト18の内容をアドレス線1
3を介して信号線31に送り、同時にレジスタ27から
上位8ビツトを信号線28に送り出す。
After that, the control circuit 42 connects the control signal line 48 to °0'', 49
outputs “1” to 15, “0” to 15, and “1” to 16, and transfers the contents of the lower 8 bits 18 of the internal address line to address line 1.
3 to the signal line 31, and at the same time sends the upper 8 bits from the register 27 to the signal line 28.

このように、実行モードにおいても、nステップ目で一
致回路21より一致信号゛1′′が得られればレジスタ
20とレジスタ27の内容は不変に保たれるのでn +
1ステツプ目においても両レジスタの内容は一致する
In this way, even in the execution mode, if the match signal ``1'' is obtained from the match circuit 21 in the n-th step, the contents of the register 20 and register 27 are kept unchanged, so that n +
Even in the first step, the contents of both registers match.

またnステップ目で一致回路21が不一致信号”0″を
出力した場合にはレジスタ20及び27には同じアドレ
スの上位8ビツトがセットされるのでやはりn + 1
ステツプ目ではこれら両レジスタの内容は一致している
Furthermore, when the coincidence circuit 21 outputs the mismatch signal "0" at the n-th step, the upper 8 bits of the same address are set in the registers 20 and 27, so it is still n + 1.
At the step, the contents of both registers match.

以上の説明かられかるようにレジスタ19と26、レジ
スタ20と27の内容はプログラムの実行中宮に上述の
一致関係を満たしている。
As can be seen from the above description, the contents of registers 19 and 26 and registers 20 and 27 satisfy the above-mentioned matching relationship during program execution.

以上、詳しく述べたように、本発明のメモリアドレス指
定方式は、メモリ部賞内tこマイクロ命令フェッチモー
ド用のレジスタ26と実行モード用のレジスタ27を設
け、これらのレジスタを制御信号線15の制御信号によ
って選択し、各モードにおけるメモリ動作の実行中に上
位8ビツトの変更があった場合にこれらのレジスタの内
容をセットし直すものであり、しかも上位8ビツトの変
更の状態をマイクロ命令フェッチモードの場合はレジス
タ19と一致回路21によって、また実行モードの場合
はレジスタ20と一致回路21によって自動的に判定す
るようにしたものである。
As described above in detail, the memory addressing method of the present invention provides a microinstruction fetch mode register 26 and an execution mode register 27 in the memory section, and connects these registers to the control signal line 15. The contents of these registers are selected by control signals and reset when the upper 8 bits are changed during execution of memory operations in each mode, and the status of the upper 8 bits is also fetched by the microinstruction. The mode is automatically determined by the register 19 and the matching circuit 21, and the execution mode is automatically determined by the register 20 and the matching circuit 21.

従って本発明のアドレス指定方式によれば、cpu部口
からメモリ部口(こ送られるアドレス線をメモリ部賞内
で分岐してその一方を上位ビット、他方を下位ビットと
することによってcpu部口からメモリ部賞へ送るアド
レス線の本数を半分にすることができるとともに、命令
フェッチモードにおけるアドレスの上位ビットを記憶す
るためのレジスタ26と実行モードにおけるアドレスの
上位ビットを記憶するためのレジスタ27を選択的に使
用できるので、これら2つのモードが交互に実行される
場合であってもその都度レジスタの内容を書き換える必
要がない。
Therefore, according to the addressing method of the present invention, the address line sent from the CPU section to the memory section is branched within the memory section and one of them is set as the upper bit and the other as the lower bit. The number of address lines sent from to the memory section can be halved, and the register 26 for storing the upper bits of the address in the instruction fetch mode and the register 27 for storing the upper bits of the address in the execution mode can be reduced by half. Since it can be used selectively, even if these two modes are executed alternately, there is no need to rewrite the contents of the register each time.

また各レジスタに記憶された上位ビットはその内容に変
更がない限り繰り返して読み出すことができるので、上
位ビットに変更がない期間はアドレス線には下位ビット
のみを送ればよく、従ってメモリアクセス動作を低下さ
せることがない。
Furthermore, since the upper bits stored in each register can be read repeatedly as long as there are no changes to the contents, only the lower bits need to be sent to the address line during the period when the upper bits do not change. It will not deteriorate.

更にプログラムカウンタから送り出される上位ビットに
変更があるか否かを判定するためにcpulI内にもモ
ード数に対応する数のレジスタを設けて上位ビットを記
憶しておき、この記憶内容と次のステップで送られてく
る上位ビットとを一致回路によって常に比較し、この比
較結果に従ってcpu部1部内1内レジスタ及びメモリ
部U内の各レジ。
Furthermore, in order to determine whether there is a change in the upper bits sent from the program counter, registers corresponding to the number of modes are provided in cpulI to store the upper bits, and the stored contents and the next step are The matching circuit constantly compares the high-order bits sent by the CPU unit 1 and each register in the memory unit U according to the comparison result.

スタの内容の書き換えを自動的に制御するようにしてい
るので、レジスタの内容変更指示をプログラムする必要
がなくプログラマ−の負担を全くかけないだけでなく、
プログラムミスによる誤動作も完全(こ防止することが
できる。
Since the rewriting of register contents is automatically controlled, there is no need to program register contents change instructions, and there is no burden on the programmer.
Malfunctions due to programming errors can be completely prevented.

前記実施例1こおいてはcpu部Uとメモリ部しlの間
を結ぶアドレス線を8ビツト、データ線を8ビツトとし
て説明したが、これらのビット数はこの値に限定される
ことはなく、メモリの総容量によって適宜決定してさし
つかえない。
In the first embodiment, the address line connecting between the CPU unit U and the memory unit L was explained as having 8 bits and the data line having 8 bits, but the number of bits is not limited to these values. , may be determined as appropriate depending on the total memory capacity.

また前記実施例においてはcpu部U内のレジスタ19
及び20、メモリ部口内のレジスタ26及び27をそれ
ぞれ別個に設けたが、2語8ビツトのRAMを使用して
もよい。
Further, in the above embodiment, the register 19 in the CPU unit U
Although the registers 26 and 27 in the memory section are provided separately, a 2-word, 8-bit RAM may also be used.

更にレジスタの数はcpu部U内に2個、メモリ部口内
に2個設けた例について述べたが、モード数が増加すれ
ばその分だけレジスタ数を増加させればよい。
Further, although an example has been described in which two registers are provided in the CPU section U and two registers are provided in the memory section, if the number of modes increases, the number of registers may be increased by that amount.

更にまた上記実施例においては16ビツトのアドレスを
上位8ビツトと下位8ビツトのように半分に分ける場合
について述べたが、一般的にメモリの全記憶領域を指定
するためのビット数をMとしたとき、C911部からメ
モリ部へ送るビット数をN(N<M)とし、残りのビッ
ト数(M−N)を上位ビット記憶用の各レジスタにセッ
トすればよい。
Furthermore, in the above embodiment, a case was described in which a 16-bit address was divided into halves such as the upper 8 bits and the lower 8 bits, but in general, the number of bits to specify the entire storage area of the memory is set to M. At this time, the number of bits to be sent from the C911 section to the memory section is set to N (N<M), and the remaining number of bits (M-N) may be set in each register for storing upper bits.

本発明のアドレス指定方式はLSI化を目差すマイクロ
コンピュータの分野において特に有効であるが、入出力
線数が制限される場合であれば他のいかなる計算機に対
しても効果を上げることができる。
Although the addressing method of the present invention is particularly effective in the field of microcomputers intended for LSI implementation, it can also be effective for any other computer where the number of input/output lines is limited.

制御信号線15.16もcpu部からメモリ部への他の
制御信号と組み合わせコード化されていてもよい。
The control signal lines 15 and 16 may also be coded in combination with other control signals from the CPU section to the memory section.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は演算制御部とメモリ部とを結ぶアドレス線の本
数が制限されている場合に有効なメモリアドレス指定方
式を示す図、第2図は第1図に示した指定方式を改良し
た本発明によるメモリアドレス指定方式を示す図である
。 11 = c p u部、(鼾・・・・・メモリ部、1
3・・・・・・アドレス線、14・・・・・・データ線
、15・・・・・・レジスタ選択用制御信号線、16・
・・・・・セット用制御信号線、17,18・・・・・
・内部アドレス線、19゜20.26,27・・・・・
・レジスタ、21・・・・・・−数回L22,23・・
・・・・バッフアゲ゛−ト、28・・・・・・上位ビッ
ト信号線、31・・・・・・下位ビット信号線、41・
・・・・・プログラムカウンタ、42・・・・・・制御
回路。
Figure 1 is a diagram showing a memory addressing method that is effective when the number of address lines connecting the arithmetic control section and the memory section is limited, and Figure 2 is an improved version of the designation method shown in Figure 1. FIG. 3 is a diagram illustrating a memory addressing scheme according to the invention; 11 = c p u part, (snoring...memory part, 1
3...address line, 14...data line, 15...control signal line for register selection, 16...
...Control signal line for set, 17, 18...
・Internal address line, 19°20.26,27...
・Register, 21...--Several times L22, 23...
...Buffer gate, 28... Upper bit signal line, 31... Lower bit signal line, 41...
...Program counter, 42...Control circuit.

Claims (1)

【特許請求の範囲】[Claims] 1 全記憶領域がMビットのアドレスで指定可能なメモ
リ部とこのメモリ部を利用する演算制御部とがNピッ1
−(N<M)のアドレス線で接続され、前記アドレスが
上位(M−N)ビットと下位Nビットとに分けて送られ
る電子計算機において、前記メモリ部及び演算制御部内
にそれぞれ少なくとも1つのアドレスの上位ビットを保
持するための第1及び第2のレジスタを設けるとともに
、前記アドレス線を介して送られた上位ビットをセット
すべき前記メモリ部内の第1のレジスタのうちの1つを
選択するための第1の信号線及び前記第1のレジスタ群
のうちの1つの内容を選択的に出力するための第2の信
号線とを設け、前記演算制御部が前記メモリ部にアドレ
スを転送する際には、その上位ビットが前記第2のレジ
スタ群の内容と一致するかどうかを検出し、一致した場
合には下位ビットのみを前記メモリ部へ転送するととも
に前記第2の信号線によって対応する第1のレジスタの
うちの1つの内容を出力させ、すべて不一致の場合には
当該上位ビットを前記メモリ部へ転送するとともに前記
第1の信号線によって当該上位ビットをセットすべき第
1のレジスタ群のうちの1つを選択し、かつ対応する第
2のレジスタのうちの1つに当該上位ビットをセットす
ることを特徴とする電子計算機のメモリアドレス指定方
式。
1 A memory section whose entire storage area can be specified by an M-bit address and an arithmetic control section that uses this memory section are arranged in an N-bit address.
- an electronic computer connected by (N<M) address lines and in which the address is sent separately into upper (M-N) bits and lower N bits; at least one address in each of the memory section and the arithmetic control section; providing first and second registers for holding the upper bits of the address line, and selecting one of the first registers in the memory section to set the upper bits sent via the address line; and a second signal line for selectively outputting the contents of one of the first register group, and the arithmetic control unit transfers an address to the memory unit. In this case, it is detected whether the high-order bits match the contents of the second register group, and if they match, only the low-order bits are transferred to the memory section and handled by the second signal line. A first register group that outputs the contents of one of the first registers, and if all of them do not match, transfers the upper bit to the memory section and sets the upper bit by the first signal line. 1. A memory addressing method for an electronic computer, characterized in that one of the registers is selected and its upper bit is set in one of the corresponding second registers.
JP49030981A 1974-03-20 1974-03-20 Memory address information Expired JPS5821300B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP49030981A JPS5821300B2 (en) 1974-03-20 1974-03-20 Memory address information

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP49030981A JPS5821300B2 (en) 1974-03-20 1974-03-20 Memory address information

Publications (2)

Publication Number Publication Date
JPS50125646A JPS50125646A (en) 1975-10-02
JPS5821300B2 true JPS5821300B2 (en) 1983-04-28

Family

ID=12318808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP49030981A Expired JPS5821300B2 (en) 1974-03-20 1974-03-20 Memory address information

Country Status (1)

Country Link
JP (1) JPS5821300B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55157048A (en) * 1979-05-25 1980-12-06 Matsushita Electric Ind Co Ltd Address output circuit
JPS57196334A (en) * 1981-05-26 1982-12-02 Toshiba Corp Memory interface
JPS62128351A (en) * 1985-11-29 1987-06-10 Yokogawa Medical Syst Ltd Data transfer equipment
JPS6336463A (en) * 1986-07-31 1988-02-17 Nec Corp Bus control system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4835736A (en) * 1971-08-31 1973-05-26
JPS4881446A (en) * 1972-02-01 1973-10-31

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4835736A (en) * 1971-08-31 1973-05-26
JPS4881446A (en) * 1972-02-01 1973-10-31

Also Published As

Publication number Publication date
JPS50125646A (en) 1975-10-02

Similar Documents

Publication Publication Date Title
JPS61156358A (en) Bus converter
JPH0414385B2 (en)
JPH01119828A (en) Microprocessor
US4641278A (en) Memory device with a register interchange function
JPS5821300B2 (en) Memory address information
JPS6029980B2 (en) One-chip microcomputer with test mode setting function
JPH01204147A (en) Address qualifying circuit
US5828859A (en) Method and apparatus for setting the status mode of a central processing unit
EP0256134A1 (en) Central processing unit
JPS6055911B2 (en) main storage
US4866608A (en) Microprocessor with improved execution of instructions
JPS5821299B2 (en) memory
JPS59123934A (en) Programmable logic controller
JPS59206970A (en) Microprocessor
JPS6136652B2 (en)
KR100304607B1 (en) System for processing high-speed command for programmable logic controller
JPS647520Y2 (en)
JPS6091461A (en) Expanding device for data address space of microprocessor
JPH0212358A (en) Data transfer system
JPS6320631A (en) Register selecting system
JPS6352237A (en) Arithmetic system
JPH0782462B2 (en) Multi-byte data protection system in standby RAM
JPH0545978B2 (en)
JPS6246493A (en) Semiconductor integrated circuit device
JPH1021690A (en) Dynamic associative access memory