CN112559441A - 一种数字信号处理器的控制方法 - Google Patents

一种数字信号处理器的控制方法 Download PDF

Info

Publication number
CN112559441A
CN112559441A CN202011453046.0A CN202011453046A CN112559441A CN 112559441 A CN112559441 A CN 112559441A CN 202011453046 A CN202011453046 A CN 202011453046A CN 112559441 A CN112559441 A CN 112559441A
Authority
CN
China
Prior art keywords
processing unit
data
processing
array
units
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011453046.0A
Other languages
English (en)
Inventor
刘雷波
王垚
魏少军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi Research Institute of Applied Technologies of Tsinghua University
Original Assignee
Wuxi Research Institute of Applied Technologies of Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi Research Institute of Applied Technologies of Tsinghua University filed Critical Wuxi Research Institute of Applied Technologies of Tsinghua University
Priority to CN202011453046.0A priority Critical patent/CN112559441A/zh
Publication of CN112559441A publication Critical patent/CN112559441A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G06F15/8076—Details on data register access

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)

Abstract

本发明涉及通信基带电路技术领域，具体公开了一种数字信号处理器的控制方法，其中，数字信号处理器包括可重构处理器、配置控制器和数据存储器，可重构处理器包括多个处理单元阵列，每个处理器单元阵列均包括多个处理单元，配置控制器包括多个配置存储器单元和多个配置控制器单元，配置存储器单元与配置控制器单元一一对应，数据存储器包括多个共享存储器，控制方法包括：初始化共享存储器和配置存储器单元；启动处理单元阵列的任务调度器；在确定处理单元阵列的任务完成后，关闭计时器打印数据；将经过处理单元阵列处理完成的数据搬运至共享存储器。本发明提供的数字信号处理器的控制方法具有高性能低功耗的优势。

Description

一种数字信号处理器的控制方法
技术领域
本发明涉及通信基带电路技术领域，尤其涉及一种数字信号处理器的控制方法。
背景技术
近些年来，随着对环境保护的重视，人们越来越多地追求低碳的生活方式，这也对通信系统提出了功耗的要求。除此之外，从物流、成本和电池技术的角度来看，不断增加电力消耗也是不能容忍的。在通信系统及基带处理电路中，功耗提高比数据传输速率的数量级提高得少，才能保持能量效率提高。能量效率的提高对IoT（The Internet of Things，物联网）的应用至关重要，因为大多数的IoT通信设备是由电池供电的，并且需要在没有人为干预的情况下工作很长时间。这种情况下电池的使用周期一般要达到10年甚至更长。对于IoT、M2M（Machine-to-Machine/Man）通信系统来说，除了提高能量效率之外，还需要一系列的能量管理技术来节约能量。除此之外，还可以利用可再生能源为设备供电，如太阳能电池等。如何提高通信系统和电路的能量效率以及设备电池的使用周期是下一代通信技术亟待解决的问题。与此同时，通信基带电路设计中，面积的降低将会一定程度带来功耗和成本的降低。如何降低芯片面积也将是一个亟待解决的问题。
发明内容
本发明提供了一种数字信号处理器的控制方法，解决相关技术中存在的性能低且功耗高的问题。
作为本发明的一个方面，提供一种数字信号处理器的控制方法，其中，所述数字信号处理器包括可重构处理器、配置控制器和数据存储器，所述配置控制器和所述数据存储器均与所述可重构处理器通信连接，所述可重构处理器包括多个处理单元阵列，每个所述处理器单元阵列均包括多个处理单元，所述配置控制器包括多个配置存储器单元和多个配置控制器单元，所述配置存储器单元与所述配置控制器单元一一对应，所述数据存储器包括多个共享存储器，所述数字信号处理器的控制方法包括：
初始化所述共享存储器和配置存储器单元；
启动处理单元阵列的任务调度器；
在确定处理单元阵列的任务完成后，关闭计时器打印数据；
将经过处理单元阵列处理完成的数据搬运至所述共享存储器。
进一步地，所述数字信号处理器的控制方法还包括在所述启动处理单元阵列的任务调度器之后进行的：
所述处理单元阵列执行数据处理任务。
进一步地，所述处理单元阵列执行数据处理任务，包括：
确定所述处理单元阵列的迭代次数及数据采样率；
所述处理单元阵列中的每个处理单元均执行计算任务；
在确定所有所述处理单元阵列均完成计算后，输出处理单元阵列计算完成信号。
进一步地，所述处理单元阵列中的每个处理单元均执行计算任务，包括：
所述处理单元阵列中的每个处理单元均根据处理单元的数据以及操作码进行计算；
判断当前处理单元阵列中的每个处理单元是否均计算完成；
若均计算完成，则输出处理单元计算完成信号。
进一步地，所述处理单元阵列中的每个处理单元均执行计算任务还包括：
根据每个处理单元的数据采样率使能操作码确定每个所述处理单元的数据以及操作码。
进一步地，所述处理单元阵列中的每个处理单元均执行计算任务还包括：
根据每个处理单元的数据采样率将数据依赖无关的操作码前移，以确定每个所述处理单元的数据及操作码。
进一步地，所述处理单元阵列执行数据处理任务还包括：
在确定所述处理单元阵列并非全部完成计算后，返回所述处理单元阵列中的每个处理单元均执行计算任务的步骤。
本发明提供的数字信号处理器的控制方法，基于可重构处理器实现，具有灵活性高的优势，且通过对可重构处理器的控制实现数字信号处理，最终可以实现提高数字信号处理的性能，且能够降低功耗的目的。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。
图1为本发明提供的数字信号处理器的控制方法的流程图。
图2为本发明提供的数字信号处理器的控制方法的一种具体地实施方式流程图。
图3为本发明提供的数字信号处理器的控制方法的另一种具体地实施方式流程图。
图4为本发明提供的处理单元阵列的可持续自适应配置信息图表。
图5为本发明提供的处理单元阵列的可持续自适应配置信息示意图。
图6为本发明提供的处理单元阵列的配置流程图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本实施例中提供了一种数字信号处理器的控制方法，其中，所述数字信号处理器包括可重构处理器、配置控制器和数据存储器，所述配置控制器和所述数据存储器均与所述可重构处理器通信连接，所述可重构处理器包括多个处理单元阵列，每个所述处理器单元阵列均包括多个处理单元，所述配置控制器包括多个配置存储器单元和多个配置控制器单元，所述配置存储器单元与所述配置控制器单元一一对应，所述数据存储器包括多个共享存储器，图1是根据本发明实施例提供的数字信号处理器的控制方法的流程图，如图1所示，所述数字信号处理器的控制方法包括：
S110、初始化所述共享存储器和配置存储器单元；
S120、启动处理单元阵列的任务调度器；
S130、在确定处理单元阵列的任务完成后，关闭计时器打印数据；
S140、将经过处理单元阵列处理完成的数据搬运至所述共享存储器。
本发明实施例提供的数字信号处理器的控制方法，基于可重构处理器实现，具有灵活性高的优势，且通过对可重构处理器的控制实现数字信号处理，最终可以实现提高数字信号处理的性能，且能够降低功耗的目的。
具体地，所述数字信号处理器的控制方法还包括在所述启动处理单元阵列的任务调度器之后进行的：
所述处理单元阵列执行数据处理任务。
具体地，所述处理单元阵列执行数据处理任务，包括：
确定所述处理单元阵列的迭代次数及数据采样率；
所述处理单元阵列中的每个处理单元均执行计算任务；
在确定所有所述处理单元阵列均完成计算后，输出处理单元阵列计算完成信号。
具体地，如图2和图3所示，所述处理单元阵列中的每个处理单元均执行计算任务，包括：
所述处理单元阵列中的每个处理单元均根据处理单元的数据以及操作码进行计算；
判断当前处理单元阵列中的每个处理单元是否均计算完成；
若均计算完成，则输出处理单元计算完成信号。
在一些实施方式中，所述处理单元阵列中的每个处理单元均执行计算任务还包括：
根据每个处理单元的数据采样率使能操作码确定每个所述处理单元的数据以及操作码。
在一些实施方式中，所述处理单元阵列中的每个处理单元均执行计算任务还包括：
根据每个处理单元的数据采样率将数据依赖无关的操作码前移，以确定每个所述处理单元的数据及操作码。
需要说明的是，如图3和图4所示，所述处理单元阵列执行数据处理任务还包括：
在确定所述处理单元阵列并非全部完成计算后，返回所述处理单元阵列中的每个处理单元均执行计算任务的步骤。
下面对本发明实施例中的具体实现过程进行详细说明。
（1）PEA顶层配置信息(PEA_TOP)
在一个配置包中，有一行描述PEA状态的配置信息(PEA_TOP)，其中包括配置包的迭代次数(ITER_PEA,32比特)。它是负责处理迭代计算的。如果ITER_PEA是n(n≠0)，所有的PE都会完成所有的配置行的执行，并继续执行刚刚执行的配置包n次。在PEA_TOP配置信息的每一行中，有32位的保留位。通过保留位去确保相同配置只会加载一次。
（2）PE顶层配置信息(PE_TOP)
每个PE都有一个顶层的配置信息，包括该PE配置信息在配置包中的行数(COUNT，8位)、PE的迭代次数(ITER_PE，7位)、迭代中PE的起始行数(ITER_LINE，5位)和定点移位信息(FIX，6位)。每行有38位的保留位。ITER_PE用于更简单地描述具有复杂依赖关系的流水线。如果ITER_PE是n(n≠0)，则PE将完成所有配置行，并继续执行刚执行的PE配置行㼿次。然后完成配置包中该PE配置信息的执行。在由一系列PE组成的流水线中，通常会有一些位于流水线中间的PE在流水初始化空拍之后不间断地执行部分配置信息。此时，仅仅描述PE的顶层迭代次数是不够的，因为PE的每个迭代默认从第0行(初始行)开始。在每次迭代中，PE将再次执行初始化并产生流水初始化空拍，这将导致流水线无法流动起来。为了解决初始化和空拍对PE流水线的影响，在PE的顶层引入了ITER_LINE。如果ITER_LINE=㼿，则执行该PE配置信息时，除了第一次迭代需要从第0行配置信息开始执行外，其他的㼿次迭代都是将从第㼿行配置信息开始执行。另外，PE的顶层配置信息包括“FIX”字段，用于存储定点移位信息。此字段指定PE中复数乘法的移位信息。这样，PE中的所有复数乘法和移位配置信息都可以从两行缩减为一行。
（3）PE配置信息(PE_CONF)
每个配置信息行包含PE的三个输入和一个输出，即：输入1(IN2)、输入2(IN2)、输入3(IN3)和输出(OUT1)。每一个都是13位。IN1、IN2和OUT1的前4位是用来描述数据的不同来源，包括路由、SM、立即数、GR等。此外，还有一个5位的配置信息来描述ALU的不同功能(即操作码OpCode)。由于一个PEA可以访问两个SM，因此有1位配置信息(OUT1_s)来选择对应的SM。每个PE行中有本配置行迭代次数配置字(ITER，6位)，这可以压缩相同的配置信息行。如果该字段是n(n≠0)，那么该PE将继续重复执行刚才执行的配置行㼿次，随后才完成该行的配置信息的执行。为了更清楚和完全地描述迭代行为，在每一行中引入了迭代间隔(II，3位)字段来描述当数据依赖关系较强时的迭代处理。当II是n(n≠0)，该PE将在执行配置行后每次都空闲n个周期，随后再继续执行。如果ITER是0、II是1、n≠0，那么II字段仍然有效。在这个时候，该PE执行配置行，随后空闲n个周期再执行下一行配置信息。因此，II可以替换大部分空闲配置信息行。当64位不能完全表达配置信息时，配置信息可以通过是否存在配置信息行扩展字段(INC_EX，1位)来进行扩展。在PE配置信息扩展(PE_CONF_EX)中，包括IN1、IN2、OUT1、迭代次数、和迭代间隔字段。同时，为了支持在迭代过程中对地址的连续访问，一个5位的地址增量字段也包含在IN1、IN2和OUT1的扩展配置信息中。
数字信号处理算法有大量的矩阵和向量运算。在PEA计算过程中，不同PE需要同时访问存储器同一bank的不同地址。因此，会有大量的存储器访问冲突。矩阵向量乘法也有类似的存储器访问冲突问题。为了优化可重构结构以适应大量矩阵和向量运算，本节提出了一种基于PEA的自适应矩阵-向量脉动阵列(OMSA)结构。根据配置信息，所有PEA都被配置为脉动阵列。值得说明的是，SM仲裁器是解决不同PE需要同时访问存储器同一bank的相同地址的问题。而OMSA技术是解决存储器访问冲突的问题，即不同PE需要同时访问存储器同一bank的不同地址的问题。OMSA有五种类型，可以根据算法和计算规模进行选择。
PEA的一个任务被命名为配置包，它包含一行PEA顶层配置信息(PEA_TOP，64位)和16个PE的配置信息。每个PE的配置信息包含一行PE顶层配置信息(PE_TOP，64位)和一些PE配置信息行(PE_CONF，64位)。当64位不能完全表示配置信息时，采用扩展配置信息行。在扩展的配置信息中加入一些不常用的语义，如32位立即数、大于8的迭代间隔等，这样可以保证各种语义都能被充分表达，并且在常见情况下配置信息仍然是64位的。在接收到使能信号后，PE将从第0行依次执行PE的配置信息。为了压缩配置信息，实现算法中的一些不规则循环，在配置信息行中有迭代次数定义，从而可以重复执行配置信息行。三个迭代中的每一个都可以在配置信息中指定为常量或在GR中的值。PEA的配置信息如图4所示。
设计出用于数字信号处理的片上任务管理器，动态地协调不同粒度PE 阵列间和嵌入式控制器的关系，控制PE 阵列进行并发的配臵和运算；实现对数据流和配置信息流的管理。
考虑到数字信号处理中频繁出现抽取差值的情况，系统主频与数据信号的实际频率不同，针对这种情况基于实际需求从低功耗和高性能2方面考虑，（1）低功耗，结合配置信息中PE_TOP及PE字段中定长循环及Wait，对PE配置中的ALU进行拆解，如多通道多项数字信号处理算法，当数据信号频率远小于系统主频时可通过添加Wait让ALU中的乘法器disable，并通过PE分时复用基于PEA、PE任务调度，cycle级关闭打开PEA、PE阵列；（2）高性能，通过数据相关性分析，基于配置信息或任务调度器将没有数据相关的算法前移。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (7)

1.一种数字信号处理器的控制方法，其特征在于，所述数字信号处理器包括可重构处理器、配置控制器和数据存储器，所述配置控制器和所述数据存储器均与所述可重构处理器通信连接，所述可重构处理器包括多个处理单元阵列，每个所述处理器单元阵列均包括多个处理单元，所述配置控制器包括多个配置存储器单元和多个配置控制器单元，所述配置存储器单元与所述配置控制器单元一一对应，所述数据存储器包括多个共享存储器，所述数字信号处理器的控制方法包括：
初始化所述共享存储器和配置存储器单元；
启动处理单元阵列的任务调度器；
在确定处理单元阵列的任务完成后，关闭计时器打印数据；
将经过处理单元阵列处理完成的数据搬运至所述共享存储器。
2.根据权利要求1所述的数字信号处理器的控制方法，其特征在于，所述数字信号处理器的控制方法还包括在所述启动处理单元阵列的任务调度器之后进行的：
所述处理单元阵列执行数据处理任务。
3.根据权利要求2所述的数字信号处理器的控制方法，其特征在于，所述处理单元阵列执行数据处理任务，包括：
确定所述处理单元阵列的迭代次数及数据采样率；
所述处理单元阵列中的每个处理单元均执行计算任务；
在确定所有所述处理单元阵列均完成计算后，输出处理单元阵列计算完成信号。
4.根据权利要求3所述的数字信号处理器的控制方法，其特征在于，所述处理单元阵列中的每个处理单元均执行计算任务，包括：
所述处理单元阵列中的每个处理单元均根据处理单元的数据以及操作码进行计算；
判断当前处理单元阵列中的每个处理单元是否均计算完成；
若均计算完成，则输出处理单元计算完成信号。
5.根据权利要求4所述的数字信号处理器的控制方法，其特征在于，所述处理单元阵列中的每个处理单元均执行计算任务还包括：
根据每个处理单元的数据采样率使能操作码确定每个所述处理单元的数据以及操作码。
6.根据权利要求4所述的数字信号处理器的控制方法，其特征在于，所述处理单元阵列中的每个处理单元均执行计算任务还包括：
根据每个处理单元的数据采样率将数据依赖无关的操作码前移，以确定每个所述处理单元的数据及操作码。
7.根据权利要求3所述的数字信号处理器的控制方法，其特征在于，所述处理单元阵列执行数据处理任务还包括：
在确定所述处理单元阵列并非全部完成计算后，返回所述处理单元阵列中的每个处理单元均执行计算任务的步骤。
CN202011453046.0A 2020-12-11 2020-12-11 一种数字信号处理器的控制方法 Pending CN112559441A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011453046.0A CN112559441A (zh) 2020-12-11 2020-12-11 一种数字信号处理器的控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011453046.0A CN112559441A (zh) 2020-12-11 2020-12-11 一种数字信号处理器的控制方法

Publications (1)

Publication Number Publication Date
CN112559441A true CN112559441A (zh) 2021-03-26

Family

ID=75061348

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011453046.0A Pending CN112559441A (zh) 2020-12-11 2020-12-11 一种数字信号处理器的控制方法

Country Status (1)

Country Link
CN (1) CN112559441A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115129393A (zh) * 2022-07-06 2022-09-30 北京中科海芯科技有限公司 一种应用配置确定方法、装置、电子设备及存储介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371711A (en) * 1993-03-03 1994-12-06 Nec Corporation Instruction memory system for RISC microprocessor capable of preforming program counter relative addressing
CN102279729A (zh) * 2011-06-14 2011-12-14 清华大学 动态可重构阵列调用配置信息的方法、缓存器和处理器
CN105487838A (zh) * 2015-11-23 2016-04-13 上海交通大学 一种动态可重构处理器的任务级并行调度方法与系统
CN109144702A (zh) * 2018-09-06 2019-01-04 陈彦楠 一种用于行列并行粗粒度可重构阵列多目标优化自动映射调度方法
CN111581148A (zh) * 2020-04-16 2020-08-25 清华大学 基于粗粒度可重构架构的处理器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371711A (en) * 1993-03-03 1994-12-06 Nec Corporation Instruction memory system for RISC microprocessor capable of preforming program counter relative addressing
CN102279729A (zh) * 2011-06-14 2011-12-14 清华大学 动态可重构阵列调用配置信息的方法、缓存器和处理器
CN105487838A (zh) * 2015-11-23 2016-04-13 上海交通大学 一种动态可重构处理器的任务级并行调度方法与系统
CN109144702A (zh) * 2018-09-06 2019-01-04 陈彦楠 一种用于行列并行粗粒度可重构阵列多目标优化自动映射调度方法
CN111581148A (zh) * 2020-04-16 2020-08-25 清华大学 基于粗粒度可重构架构的处理器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
GUIQIANG PENG; LEIBO LIU; SHENG ZHOU; SHOUYI YIN; SHAOJUN WE: "A 2.92-Gb/s/W and 0.43-Gb/s/MG Flexible and Scalable CGRA-Based Baseband Processor for Massive MIMO Detection", 《 IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *
孙进平，王俊，张有光: "《DSP/FPGA嵌入式实时处理技术及应用》", 30 September 2011, 北京航空航天大学出版社 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115129393A (zh) * 2022-07-06 2022-09-30 北京中科海芯科技有限公司 一种应用配置确定方法、装置、电子设备及存储介质
CN115129393B (zh) * 2022-07-06 2023-04-25 北京中科海芯科技有限公司 一种应用配置确定方法、装置、电子设备及存储介质

Similar Documents

Publication Publication Date Title
CN107315574B (zh) 一种用于执行矩阵乘运算的装置和方法
EP2972968B1 (en) Vector processing engines having programmable data path configurations for providing multi-mode vector processing, and related vector processors, systems, and methods
US9170816B2 (en) Enhancing processing efficiency in large instruction width processors
EP2877905A2 (en) Neural processing engine and architecture using the same
US8595467B2 (en) Floating point collect and operate
CN111027690B (zh) 执行确定性推理的组合处理装置、芯片和方法
JP3819686B2 (ja) マトリックス演算装置及びマトリックス演算機能を有するデジタル信号処理装置
CN112667289B (zh) 一种cnn推理加速系统、加速方法及介质
US11816061B2 (en) Dynamic allocation of arithmetic logic units for vectorized operations
US20230297375A1 (en) Hardware accelerator, data processing method, system-level chip, and medium
CN115456155A (zh) 一种多核存算处理器架构
CN112559441A (zh) 一种数字信号处理器的控制方法
Michaud et al. An exploration of instruction fetch requirement in out-of-order superscalar processors
EP4191441A1 (en) Graph computing apparatus, processing method, and related device
CN112988238A (zh) 一种基于可扩展指令集cpu内核的扩展运算装置及方法
Kohutka et al. A novel hardware-accelerated priority queue for real-time systems
EP3716057A1 (en) Method and apparatus for a multi-level reservation station with instruction recirculation
EP2860643A2 (en) Collective communications apparatus and method for parallel systems
US20190056941A1 (en) Reconfigurable microprocessor hardware architecture
CN112506853B (zh) 零缓冲流水的可重构处理单元阵列及零缓冲流水方法
CN113128688A (zh) 通用型ai并行推理加速结构以及推理设备
CN101042641B (zh) 一种具有动态提交流水线功能的数字信号处理器
US20190205143A1 (en) System, Apparatus And Method For Controlling Allocations Into A Branch Prediction Circuit Of A Processor
EP1387257B1 (en) System to dispatch multiple instructions to available hardware resources
CN116578342A (zh) 缩减指令执行方法、处理器、芯片及计算设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210326

RJ01 Rejection of invention patent application after publication