DE4126050C2 - Anordnung von Wortleitungstreiberstufen in einer Halbleiterspeicheranordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung von Wortleitungstreiberstufen in einer Halbleiterspeicheranordnung der im Oberbegriff des Patentanspruchs 1 genannten Art.

Bei einer solchen, aus der US-PS 42 62 340 bekannten Anordnung sind die Wortleitungstreiberstufen in einer Halbleiterspeicheranordnung in mehreren Unterstufen unterteilt, wodurch jede Wortleitung in mehrere kürzere Teilwortleitungen unterteilt wird, um den parasitären Eigenschaften, die von der Länge einer Leitung abhängen, entgegenzuwirken.

Aus der US-PS 49 18 662 ist eine Schaltungsanordnung bekannt, bei der ausgehend von einer Hauptwortleitung mehrere Teilwortleitungen über ihnen zugeordnete NOR-Gatter angesteuert werden.

Aufgabe der Erfindung ist es, eine Anordnung der im Oberbegriff des Anspruchs 1 genannten Art so weiterzubilden, daß ein Layout für eine Halbleiterspeicheranordnung höherer Dichte bei einer Verringerung der Längenausdehnung der Teilwortleitungen zur Verfügung gestellt wird.

Bei einer Anordnung der genannten Art wird diese Aufgabe durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.

Bei der erfindungsgemäßen Anordnung werden die einzelnen Wortleitungstreiberstufen in mehrere Unterstufen unterteilt. Von jeder zweiten Unterstufe aus erstrecken sich die Teilwortleitungen der einzelnen Wortleitungen derart, daß jede Teilwortleitung nur mit einer einzigen Unterstufe verbunden ist. Außerdem erstrecken sich von jeder zweiten Unterstufe aus die Teilwortleitungen der einzelnen Wortleitungen in der gleichen Weise. Unterhalb der Halbleiterspeicheranordnung verlaufen Leitungen, die die Teilwortleitungen, mit denen sie über jede zweite Unterstufe verbunden sind, mit einem Zeilendekodierer verbinden. Durch diese Art der Verschaltung kommt eine derart versetzte Anordnung von Teilwortleitungen zustande, daß jede Wortleitungstreiberunterstufe nur mit jeder zweiten Wortleitung verbunden ist. Dadurch wird eine dichtere Anordnung der gesamten Halbleiterschaltung bei einer Verkürzung der einzelnen Teilwortleitungen ermöglicht.

Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Herkömmliche und erfindungsgemäße Anordnungen werden anhand der Zeichnung näher erläutert.

Fig. 1 zeigt den Aufbau eines Ausführungsbeispieles der Halbleiterspeichervorrichtung.

Fig. 2 zeigt eine detaillierte Illustration eines Teils der Fig. 1.

Fig. 3 zeigt den Aufbau eines weiteren Ausführungsbeispieles der Halbleiterspeichervorrichtung.

Fig. 4 zeigt den Aufbau einer herkömmlichen Halbleiterspeichervorrichtung.

Fig. 5 zeigt eine detaillierte Illustration eines Teils der Fig. 4.

Fig. 6 zeigt das herkömmliche Verfahren zum Verbinden der Wortleitungen mit der Wortleitungstreiberstufe.

Fig. 1 zeigt ein Ausführungsbeispiel des Aufbaus der Halbleiterspeichervorrichtung. Eine Halbleiterspeichervorrichtung 100 ist in vier Speicherblöcke unterteilt. Jeder Speicherblock umfaßt: vier Speicherzellenanordnungen MCA/SA einschließlich der Leseverstärker; einen Spaltendekodierer 300; in fünf Unterstufen WD11, WD21, WD31, WD41, WD51 unterteilte Wortleitungstreiberstufen, die zwischen den Speicherzellenanordnungen und entlang der äußeren Kanten der oberen und unteren Speicherzellenanordnungen angeordnet sind; und einen Zeilendekodierer, der zusammen mit den in der Nähe angeordneten Speicherblöcken verwendet wird. Der restliche Bereich, außer den oben erwähnten Speicherblöcken, entspricht einem Peripherieschaltkreisbereich 110.

Die Wortleitungstreiberstufe ist in fünf Bereiche unterteilt, jedoch kann sie je nach Bedarf in eine Zahl größer oder kleiner als fünf unterteilt sein. Jedoch sollte diese Zahl wenigstens drei oder mehr betragen, wenn die erfindungsgemäße Wirkung erreicht werden soll.

Fig. 2 zeigt die Verbindungen zwischen den Wortleitungstreibern und den Wortleitungen, wobei der linke, obere Block der Fig. 1 als Beispiel genommen wurde. Wie in Fig. 2 gezeigt, ist eine erste Teilwortleitung WL1 mit den ersten, dritten und fünften Wortleitungstreiber-Unterstufen WD11, WD31 und WD51 verbunden, während eine zweite Teilwortleitung WL2 mit den zweiten und vierten Unterstufen WD21 und WD41 verbunden ist. Also werden Unterstufen mit einem Intervall von zwei Teilwortleitungsabständen möglich, und die Länge der Wortleitung kann proportional zur Anzahl der Unterteilungen der Wortleitungstreiberstufe gekürzt werden.

Demzufolge wird die von dem Wortleitungstreiber in der Längsrichtung des Zeilendekodierers beanspruchte Fläche um 50% reduziert. Insbesondere kann in dem Fall, wo die Unterteilungszahl der Wortleitungstreiberstufe fünf beträgt, wie in Fig. 1 und Fig. 2 gezeigt, die Länge der Teilwortleitung bis auf Viertel dessen, was bei dem herkömmlichen Verfahren möglich ist, gekürzt werden.

Fig. 3 zeigt einen anderen Aufbau der Wortleitungstreiberstufen in der Halbleiterspeichervorrichtung nach der Erfindung. Die Halbleiterspeichervorrichtung 101 ist in sechs Speicherblöcke unterteilt. Der Block oben links besitzt eine in drei Unterstufen, der linke, mittlere Block eine in vier Unterstufen und der linke, untere Block eine in drei Unterstufen unterteilte Wortleitungstreiberstufe.

Auch wenn nur zwei Ausführungsbeispiele erläutert sind, ist für den Fachmann leicht verständlich, daß die Wortleitungstreiberstufe in mehr Blöcke bzw. Unterstufen als in den Ausführungsbeispielen unterteilt werden kann.

Außerdem kann die Länge der Wortleitung gekürzt werden. Daher kann eine Abnahme des Lastwiderstands (oder Leitungswiderstands) der Wortleitung selbst durch Verwendung eines Materials mit einem niedrigene Schichtwiderstand ohne eine Verbindung zwischen einer Wortleitung und einer Metalleitung erreicht werden, um den Verzögerungseffekt zu reduzieren. Daher ist keine Fläche für das Verbinden einer Wortleitung mit einer Metalleitung erforderlich. Außerdem gehen Leitungen, die sich von dem unteren Dekodierer erstrecken, der Reihe nach an dem unteren Teil jeder Speicheranordnung vorbei, um mit jeder in Unterstufen unterteilten Wortleitungstreiberstufe in jeder Speicheranordnung verbunden zu werden.

Wie oben beschrieben, ist die beschriebene Anordnung, da die Länge der in Halbleiterspeichervorrichtungen hoher Dichte verwendeten Wortleitungen gekürzt werden kann, nicht nur für Halbleiterspeichervorrichtungen hoher Dichte geeignet, sondern auch für die Verringerung der Signalübertragungsverzögerung wirksam, die durch die Ausdehnung der Wortleitungslänge verursacht wird.

Außerdem ist, da die Länge der Wortleitung proportional zur Anzahl der Unterteilungen jeder Wortleitungstreiberstufe veringert werden kann, kein weiterer Prozeß zum Verringern des Schichtwiderstands der Wortleitung erforderlich.

Fig. 4 zeigt den Aufbau einer bekannten Halbleiterspeichervorrichtung. Eine solche bekannte Halbleiterspeichervorrichtung 10 ist in vier Blöcke aufgeteilt. Bezogen auf jeden Block sind um eine Speicherzellenanordnung 20 einschließlich eines Leseverstärkers ein Spaltendekodierer 30 und ein Zeilendekodierer 60 angeordnet. Eine Wortleitungstreiberstufe 50 ist zwischen der Speicherzellenanordnung 20 und dem Zeilendekodierer 60 angeordnet. Die Wortleitungstreiberstufe 50 wählt eine in Frage kommende Wortleitung in Abhängigkeit von den Dekodiersignalen des Zeilendekodierers 60 aus. Bei der Halbleiterspeichervorrichtung 10 stellt die übrige Fläche außer der Speicherzellenanordnung 20, dem Spaltendekodierer 30, dem Zeilendekodierer 60 und der Wortleitungstreiberstufe 50 einen peripheren Bereich 11 dar.

Die Verbindung zwischen der Wortleitungstreiberstufe 50 und der Speicherzellenanordnung 20 bei der herkömmlichen Speichervorrichtung der Fig. 4 kann leicht unter Bezugnahme auf die US-PS 4 481 609 verstanden werden.

Fig. 5, auf die in dieser Patentschrift Bezug genommen wird, zeigt einen Teil der Fig. 4 in größerem Detail. Innerhalb jedes Speicherzellenfeldes kreuzen sich eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bitleitungen BL unter einem rechten Winkel (in Fig. 5 ist als Beispiel eine 10×10 Anordnungen gezeigt, und die Speicherzellen 21 sind an den Schnittpunkten der Wortleitungen und Bitleitungen angeordnet. Durch einen Spaltenauswahlschaltkreis 31 (als Y-Gate bezeichnet), der durch ein Dekodiersignal des Spaltendekodierers 30 geschaltet wird, werden die Bitleitungen BL ausgewählt. Der Spaltenauswahlschaltkreis 31 ist mit dem Leseverstärker 22 verbunden. Alle Wortleitungen WL1-WL10 in der Speicherzellenanordnung 20 sind mit der Wortleitungstreiberstufe 50 verbunden, das heißt, daß die Wortleitungstreiberstufe 50 so viele Wortleitungstreiber besitzt, wie es Wortleitungen gibt, wie in Fig. 6A gezeigt.

In Fig. 6A wird die oben erwähnte Verdrahtung in einer leichter verständlichen Form gezeigt. Die Wortleitungstreiberstufe 50 besitzt dieselbe Anzahl an Wortleitungstreibern wie es Wortleitungen in der Speicherzellenanordnung 20 gibt. Jedoch verursacht die Verwendung eines solchen Speicherzellenaufbaus bei einer Speichervorrichtung hoher Dichte eine große Wortleitungslänge, daher wird der Leitungswiderstand der Wortleitung vergrößert und die Signalübertragung verzögert. Um diesen Nachteil, also die Verzögerung der Signalübertragungszeit, zu beseitigen, wird die Wortleitung mit einer Metalleitung verbunden.

Fig. 6B zeigt, daß die Wortleitung WL und die Metalleitung ML zusammen verdrahtet sind. Für den im herkömmlichen Verfahren mit Metall verbundenen Bereich 52 gilt, daß je größer die Anzahl der Verdrahtungen ist, desto größer wird die dadurch eingenommene Fläche. Diese Tatsache hat einen nachteiligen Einfluß auf die Designregel und die Layoutaufgabe. Daher besitzt das herkömmliche Verdrahtungsverfahren für die Wortleitung mit der Metalleitung eine unüberwindbare Beschränkung.

Zwischenzeitlich gibt es eine weitere, herkömmliche Konstruktion, die eine effektivere Anordnung der Wortleitungstreiber, die die Wortleitungen in geeigneter Weise für eine Halbleitervorrichtung hoher Dichte mit feinen Designregeln betreiben, zur Verfügung stellt. Bei dieser Konstruktion sind die Wortleitungstreiberstufen an den gegenüberliegenden Kanten der Speicherzellenanordnung 20 der Fig. 4 angeordnet, so daß jeder Wortleitungstreiber zwei Wortleitungsabstände umfaßt. Demzufolge ist das Problem einer sehr feinen Designregel gelöst. Jedoch sind, wie bei der in Fig. 4 gezeigten Konstruktion, da sich jede Wortleitung von jedem Wortleitungstreiber bis zum Ende der Speicherzellenanordnung erstreckt, der Leitungswiderstand und die parasitäre Kapazität der Wortleitung selbst hoch. Daher ist es nicht möglich, die Signalübertragungsverzögerung zu verhindern.

Claims (6)

1. Anordnung von Wortleitungstreiberstufen in einer Halbleiterspeicheranordnung, wobei die Halbleiterspeicheranordnung eine Mehrzahl von Wortleitungen (WL1, . . . , WL10), die von einem Zeilendekodierer (600) ausgewählt werden, Bitleitungen und Speicherzellen besitzt, wobei die Wortleitungstreiberstufen jeweils in mehrere Unterstufen unterteilt sind und eine der ihr zugeordneten Speicherzellen auswählen, und wobei jede Wortleitung in mehrere Teilwortleitungen unterteilt ist, dadurch gekennzeichnet, daß

• a) die Wortleitungstreiberstufen in wenigstens drei oder mehr Unterstufen (WD11, WD21, Wd31, . . .) unterteilt sind;
• b) jede Teilwortleitung einer ersten Gruppe von Wortleitungen ungerader Ordnungszahl (WL1, WL3, WL5, . . .) mit nur einer zugeordneten Unterstufe einer ersten Gruppe von Unterstufen mit ungerader erster Ordnungsziffer (WD11, WD31, WD51, . . .) verbunden ist;
• c) jede Teilwortleitung einer zweiten Gruppe von Wortleitungen gerader Ordnungszahl (WL2, WL4, . . .) mit nur einer zugeordneten Unterstufe einer zweiten Gruppe von mindestens einer Unterstufe mit gerader erster Ordnungsziffer (WD21, WD41, . . .) verbunden ist; und
• d) die Teilwortleitungen einer jeden Wortleitung über ihre jeweils zugeordneten Unterstufen mit dem Zeilendekodierer (600) verbunden sind.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Wortleitungstreiberunterstufen einen Teil der Teilwortleitungen auswählt, die im Bereich der an diese Wortleitungstreiberstufe grenzenden Speicherzellenanordnung liegen.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Länge der Teilwortleitung umgekehrt proportional zur Unterteilungszahl der Wortleitungstreiberstufen ist.

4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen in eine Mehrzahl von Speicherzellengruppen angeordnet sind, wobei jede der Speicherzellengruppen zwei Wortleitungstreiberstufen besitzt.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß jede der Wortleitungstreiberstufen einen Teil der Teilwortleitungen auswählt, die im Bereich der an diese Wortleitungstreiberstufe grenzenden Speicherzellengruppe liegen.

6. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Speicherzellengruppen so angeordnet sind, daß sich zwischen zwei Speicherzellengruppen jeweils eine der Wortleitungstreiberunterstufen befindet, und daß die Anzahl der Wortleitungstreiberstufen um eins größer ist als die Anzahl der Speicherzellengruppen.