JP2754642B2 - ダイナミック型半導体記憶装置 - Google Patents

ダイナミック型半導体記憶装置

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JP2754642B2 JP63333682A JP33368288A JP2754642B2 JP 2754642 B2 JP2754642 B2 JP 2754642B2 JP 63333682 A JP63333682 A JP 63333682A JP 33368288 A JP33368288 A JP 33368288A JP 2754642 B2 JP2754642 B2 JP 2754642B2
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Description

【発明の詳細な説明】 〔概要〕 DRAMのセル部電極配置に関し、 性能を向上させるために必要なチャネル幅Wをできる
だけ広げ、且つ、微細化、高密度化してビット線のピッ
チを狭くすることを目的とし、 素子分離領域により電気的に分離されて周期的に配設
された複数の素子領域と、一部がこの素子領域の上部に
位置し、この素子領域上ではゲートとなってこの素子領
域とともにトランスファゲート素子をそれぞれ構成する
複数のワード線と、この複数のワード線に直交し、この
トランスファゲート素子のこのゲートで平面的に分割さ
れたこの素子領域の一方と第1のコンタクト部でそれぞ
れ接続する複数のビット線と、このビット線の上部に形
成され、このトランスファゲート素子のこのゲートで平
面的に分割されたこの素子領域の他方と第2のコンタク
ト部でそれぞれ接続する複数のキャパシタ蓄積電極とを
有するダイナミック型半導体記憶装置であって、 このビット線はこの第1のコンタクト部を除いてこの
素子分離領域上に配設され、このトランスファゲート素
子のチャネル幅はこのビット線に垂直な方向になるよう
に形成され、この素子領域は、このトランスファゲート
素子のチャネル幅方向において、隣接する2つのビット
線の間に位置し、 この第2のコンタクト部は、このトランスファゲート
素子のチャネル幅方向において、この素子領域のチャネ
ル幅方向の中心よりも、このトランスファゲート素子の
この第2のコンタクト部に対応する第1のコンタクト部
と接続するビット線側のこの素子領域の端面から遠ざか
った位置に形成されていることを特徴とし、 また、この素子領域は、第1のコンタクト部におい
て、凸部を有することを特徴とする。
〔産業上の利用分野〕
本発明は半導体装置のうち、特にDRAM(Dynamic Rand
om Access Memory)のセル部電極配置に関する。
DRAMはLSIメモリの主役であつて極めて大容量化され
ているが、64Mビット,256Mと更に高集積化されることが
予測されている。そのような大容量DRAMにおいては一層
の高密度化が重要な課題である。
〔従来の技術〕
第2図は従来のDRAMのセル部の部分平面図(正確には
透過平面図)であつて、第3図はそのAA断面図を示して
いる。これら第2図,第3図において、Gはトランスフ
ァゲート素子,WLはワード線,BLはビット線,CPはキャパ
シタ,1はシリコン基板,2はフィールド絶縁膜(梨地部
分),3a,3bはトランスファゲート素子を設けた素子領
域,4はビット線コンタクト部(電極),5a,5bはキャパシ
タコンタクト部(電極),C1はキャパシタの蓄積電極,
C2は対向電極である。
本例はワード線WLとビット線BLとが直交して、ビット
線BLを下部に配置し、上部にキャパシタCPを設けた構成
で、このような構造はキャパシタの対向電極をセルアレ
イ内でパターンニングする必要がなく、且つ、ビット線
はカップリングなどの相互干渉を防げる利点のあるもの
である。
ところで、大容量DRAMにおいては微細化,高密度化す
るほど、信号遅延の減少など、高速動作が可能になるた
めに、出来るだけ微細化,高密度化が図られている。従
って、上記構造のDRAMのセル部においては、従来からワ
ード線ピッチ(ワード線間隔),ビット線ピッチ(ビッ
ト線間隔)を縮小するように検討されている。
例えば、第4図の従来の問題点を説明する図に示して
いるように、ビット線BLのピッチLはL=a+b+c+
dになり、aは方形キャパシタコンタクト部5bの一辺の
長さ,bはキャパシタコンタクト部5bの端部からビット線
BL端部までの幅,cはビット線BLの幅,dはビット線BL端部
からキャパシタコンタクト部5aの端部からまでの幅であ
るが、そのうちのコンタクト部の一辺の長さおよびビッ
ト線の幅を最少線幅Mとし、また、キャパシタコンタク
ト部の端部とビット線端部との幅を位置合わせ余裕Nに
して、これを所定寸法として作成している。即ち、a=
c=M,b=d=NになるからL=2(M+N)となつ
て、これが従来の構造における最少寸法である。且つ、
この幅(寸法)の計算では素子領域の幅、即ち、チャネ
ル幅Wの中心にキャパシタコンタクト部5a,5bが位置し
て、キャパシタコンタクト部の中心点Qから両側までの
距離はW/2であるとしており、このようにコンタクトを
中心に位置させるのは従来から公知の方法である。ま
た、最少線幅MはDRAMの特性によつて決定される因子、
位置合わせ余裕Nはリソグラフィ技術に関係する因子で
ある。
なお、ビット線ピッチは周辺回路のセンスアンプの幅
に相当するために、センスアンプピッチとも呼ばれてい
る。
〔発明が解決しようとする課題〕
しかし、上記のDRAMにおける位置合わせ余裕Nの寸法
はリソグラフィ技術によつて規定される最小の位置合わ
せ余裕寸法ではない。それは隣接する素子領域間の最短
距離、即ち、第4図に示す距離mが最小位置合わせ余裕
寸法になつており、この距離mがリソグラフィ技術によ
つて規制されていて、この距離mの最小値は維持する必
要がある。
また、上記のように、DRAMのセル部を微細化,高密度
化する一方、チャネル幅Wは出来るだけ大きくしてトラ
ンスファゲート素子に安定な特性を与えることが性能向
上の面から要望されており、それはチャネル幅Wを大き
くすると、しきい値のバラツキが減少し、基板バイアス
効果が低減される等、狭チャネル効果が防止できる利点
があるからである。ところが、このチャネル幅Wは、第
4図に示すように、素子領域3a,3bの幅と同一であるか
ら、このままでチャネル幅Wを大きくすると上記ビット
線のピッチLを広げることになつて、セル部の微細化,
高密度化を阻害することになる。
本発明はこのような矛盾した問題点を解消させて、性
能を向上させるために必要なチャネル幅Wをできるだけ
広げ、且つ、微細化、高密度化してビット線のピッチを
狭くすることを目的としたDRAMを提案するものである。
〔課題を解決するための手段〕
本発明のダイナミック型半導体記憶装置は、素子分離
領域により電気的に分離されて周期的に配設された複数
の素子領域と、一部がこの素子領域の上部に位置し、こ
の素子領域上ではゲートとなってこの素子領域とともに
トランスファゲート素子をそれぞれ構成する複数のワー
ド線と、この複数のワード線に直交し、このトランスフ
ァゲート素子のこのゲートで平面的に分割されたこの素
子領域の一方と第1のコンタクト部でそれぞれ接続する
複数のビット線と、このビット線の上部に形成され、こ
のトランスファゲート素子のこのゲートで平面的に分割
されたこの素子領域の他方と第2のコンタクト部でそれ
ぞれ接続する複数のキャパシタ蓄積電極とを有するダイ
ナミック型半導体記憶装置であって、 このビット線はこの第1のコンタクト部を除いてこの
素子分離領域上に配設され、このトランスファゲート素
子のチャネル幅はこのビット線に垂直な方向になるよう
に形成され、この素子領域は、このトランスファゲート
素子のチャネル幅方向において、隣接する2つのビット
線の間に位置し、 この第2のコンタクト部は、このトランスファゲート
素子のチャネル幅方向において、この素子領域のチャネ
ル幅方向の中心よりも、このトランスファゲート素子の
この第2のコンタクト部に対応する第1のコンタクト部
と接続するビット線側のこの素子領域の端面から遠ざか
った位置に形成されていることを特徴とし、 また、この素子領域は、第1のコンタクト部におい
て、凸部を有することを特徴とする。
〔作用〕
即ち、本発明は、最小位置合わせ余裕寸法になる距離
mの最小値を保つて、チャネル幅Wをできるだけ広げる
構成であり、そのため、素子領域の幅(チャネル幅)W
の中心にキャパシタコンタクト部を位置させず、素子領
域の幅方向の中心から外れてトランスファゲート素子の
接続ビット線側より遠いところ、換言すれば、素子領域
の幅方向におけるビット線側の距離が反対側の距離より
大きいところにキャパシタコンタクト部の中心点を位置
させるものである。そうすれば、上記に説明したa=c
=M,b=d=N,L=2(M+N)となる条件は保持されて
ビット線ピッチLは変らず、従って、距離mが維持され
て、距離mに無関係に素子領域の幅(チャネル幅W)を
広げることができる。
〔実施例〕 以下に図面を参照して実施例によつて詳細に説明す
る。
第1図は本発明にかかるDRAMのセル部の部分平面図
(透過平面図)で、第2図と同様の部分平面図を示し、
断面は第3図と同じである。図中の記号WLはワード線,B
Lはビット線,CPはキャパシタ,2はフィールド絶縁膜(梨
地部分),3a,3bはトランスファゲート素子を設けた素子
領域,4はビット線コンタクト部,5a,5bはキャパシタコン
タクト部で、W0はトランスファゲート素子のチャネル幅
(素子領域の幅)を示しており、素子領域5aと素子領域
5bとの最小距離mは第2図に示す従来のDRAM構造と同一
にして最小位置合わせ余裕寸法になつており、また、従
来構造と同じく、a=c=M,b=d=N,L=a+c+b+
d=2(M+N)なる条件は維持していて、ビット線ピ
ッチLは従来構造と同一寸法にしてあるから、セル部の
寸法は従来構造と同じである。
且つ、チャネル幅W0は従来のチャネル幅Wより大きく
してW0=W+R,W0>Wとし、キャパシタコンタクト部5
a,5bの中心点Qから接続ビット線側の端部までの距離を
W/2+R,キャパシタコンタクト部の中心点Qから接続ビ
ット線と反対側の端部までの距離をW/2として、キャパ
シタコンタクト部の位置が当該トランスファゲート素子
の接続ビット線側より距離Rだけ遠くに位置させてあ
る。従って、本発明にかかる構造はセル部の寸法を変化
させることなしに、チャネル幅W0を広くしてトランスフ
ァゲート素子の特性を安定にし、しかも、セル部の微細
化,高密度化を害することがない構成になる。
実施結果によれば、リソグラフィ技術に関わる制約か
ら最小線幅0.45μm,位置合わせ精度0.15μmの条件を与
えて、セル部の面積を4.4μm2とし、W0=0.7μm,a=0.1
5μm,b=0.1μmのサイズ(寸法)からなるDRAMセル部
を形成することができた。即ち、チャネル幅W0は従来の
チャネル幅Wより0.05μmだけ大きくして、セル部の面
積は不変としたものである。
〔発明の効果〕
以上の説明から明らかなように、本発明のDRAMの構造
にすれば、ビット線のピッチを変えないで、セル部の面
積を広げることなく、トランスファゲート素子のチャネ
ル幅を大きくすることができ、DRAMの性能を向上させる
ことが可能となる。
また、このことは逆にチャネル幅を一定に維持してビ
ット線のピッチを縮小して、セル部の面積を縮小するこ
とも可能になる。
【図面の簡単な説明】
第1図は本発明にかかるDRAMのセル部の部分平面図、 第2図は従来のDRAMのセル部の部分平面図、 第3図は第2図のAA断面図、 第4図は従来の問題点を説明する図である。 図において、 Gはトランスファゲート素子、WLはワード線、BLはビッ
ト線、CPはキャパシタ、1はシリコン基板、2はフィー
ルド絶縁膜、3a,3bはトランスファゲート素子の素子領
域、4はビット線コンタクト部、5a,5bはキャパシタコ
ンタクト部、W,W0はチャネル幅(素子領域の幅)、C1
キャパシタの蓄積電極、C2はキャパシタの対向電極、L
はビット線ピッチ、Qはキャパシタコンタクト部の中心
点、aは方形キャパシタコンタクト部5bの一辺の長さ、
bはキャパシタコンタクト部5bの端部からビット線BL端
部までの幅、cはビット線BLの幅、dはビット線BL端部
からキャパシタコンタクト部5aの端部からまでの幅、M
は最小線幅、Nは位置合わせ余裕寸法を、 示している。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/8242 H01L 27/108

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】素子分離領域により電気的に分離されて周
    期的に配設された複数の素子領域と、一部が前記素子領
    域の上部に位置し、前記素子領域上ではゲートとなって
    前記素子領域とともにトランスファゲート素子をそれぞ
    れ構成する複数のワード線と、前記複数のワード線に直
    交し、前記トランスファゲート素子の前記ゲートで平面
    的に分割された前記素子領域の一方と第1のコンタクト
    部でそれぞれ接続する複数のビット線と、前記ビット線
    の上部に形成され、前記トランスファゲート素子の前記
    ゲートで平面的に分割された前記素子領域の他方と第2
    のコンタクト部でそれぞれ接続する複数のキャパシタ蓄
    積電極とを有するダイナミック型半導体記憶装置であっ
    て、 前記ビット線は前記第1のコンタクト部を除いて前記素
    子分離領域上に配設され、前記トランスファゲート素子
    のチャネル幅は前記ビット線に垂直な方向になるように
    形成され、前記素子領域は、前記トランスファゲート素
    子のチャネル幅方向において、隣接する2つのビット線
    の間に位置し、 前記第2のコンタクト部は、前記トランスファゲート素
    子のチャネル幅方向において、前記素子領域のチャネル
    幅方向の中心よりも、前記トランスファゲート素子の該
    第2のコンタクト部に対応する第1のコンタクト部と接
    続するビット線側の前記素子領域の端面から遠ざかった
    位置に形成されていることを特徴とするダイナミック型
    半導体記憶装置。
  2. 【請求項2】前記素子領域は、第1のコンタクト部にお
    いて、凸部を有することを特徴とする請求項(1)記載
    のダイナミック型半導体記憶装置。
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